CN102571081A - 一种延迟锁定环电路 - Google Patents
一种延迟锁定环电路 Download PDFInfo
- Publication number
- CN102571081A CN102571081A CN2011104585491A CN201110458549A CN102571081A CN 102571081 A CN102571081 A CN 102571081A CN 2011104585491 A CN2011104585491 A CN 2011104585491A CN 201110458549 A CN201110458549 A CN 201110458549A CN 102571081 A CN102571081 A CN 102571081A
- Authority
- CN
- China
- Prior art keywords
- delay
- signal
- voltage
- output
- type flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种延迟锁定环电路，包括相位比较器、电荷泵、压控延迟链和滤波电容，还包括检测电路、压控电流源和开关，其中，检测电路配置为判断压控延迟链的延迟时间与输入时钟信号的时钟周期之间的大小关系，并输出用于控制压控电流源和开关的控制信号；压控电流源配置为接收控制信号，并根据控制信号调整其输出电流的大小；开关位于电荷泵的输出线路上，其配置为接收控制信号，并根据控制信号闭合或断开。本发明的延迟锁定环电路通过增加检测电路，能够自动检测压控延迟链的工作状态并对延迟时间进行调整，无需设计额外的上层***来对延迟锁定环电路进行复位。
Description
技术领域
本发明涉及一种延迟锁定环(DLL)电路，特别涉及一种能够自调节的延迟锁定环电路。
背景技术
如图1所示，现有技术中的延迟锁定环(DLL)电路包括用于比较输入时钟信号Fref和反馈信号Fbck的相位关系以生成超前信号up(反馈信号超前输入时钟信号)和滞后信号dn(反馈信号滞后输入时钟信号)的相位比较器(PD)1、由所述超前信号up和滞后信号dn控制的电荷泵(CP)2、连接到电荷泵2的输出端并提供直流电压信号的滤波电容cap和用于该响应直流电压信号以对所述输入时钟信号Fref进行延迟生成所述反馈信号Fbck的压控延迟链(VCDL)3。
如图2所示，压控延迟链(VCDL)3中包括多个级联的延迟单元。延迟锁定环(DLL)电路工作时，相位比较器(PD)1通过比较其输入的输入时钟信号Fref和反馈信号Fbck的相位关系，并产生超前信号up和滞后信号dn来控制电荷泵(CP)2的充放电，从而改变电压Vctrl，最终改变压控延迟链(VCDL)3的延迟时间，实现调整反馈信号Fbck的相位信息的目的。当延迟锁定环(DLL)电路稳定的时候，输入时钟信号Fref和反馈信号Fbck的相位差可以视为“0”。一般情况下，需要反馈信号Fbck落后输入时钟信号Fref整整一个周期(2pi相位)，也就是压控延迟链(VCDL)3的延迟时间Td等于一个输入时钟信号Fref的时钟周期Tref。
在延迟锁定环(DLL)电路中，经常遇到以下两个问题：
1、如果延迟锁定环(DLL)电路初始化的时候，电压Vctrl高，会使得压控延迟链的延迟时间过小，可能会导致整个延迟锁定环(DLL)电路不能锁定；
2、如果延迟锁定环(DLL)电路初始化的时候，电压Vctrl过低，会使得压控延迟链的延迟时间过大，由于延迟锁定环(DLL)电路的相位比较器只是比较相位关系，可能会使压控延迟链的延迟时间Td＝N*Tref，而不是要求的Td＝Tref，会出现这种情况是因为压控延迟链的延迟时间Td＝N*Tref时，也会使得延迟锁定环(DLL)电路稳定。
现有技术的延迟锁定环(DLL)电路通常采用单独设计的上层***来解决上述两个问题，以确保延迟锁定环(DLL)电路能够正常工作，当延迟锁定环(DLL)电路工作出错时，需要上层***给出一个复位信号对延迟锁定环(DLL)电路进行复位，延迟锁定环(DLL)电路才能再次正常工作，这对上层***的设计提出了要求，设计难度增大。
发明内容
本发明针对现有技术中存在的上述问题提供了一种延迟锁定环电路，以解决现有技术中的延迟锁定环电路工作出错时无法自动调整，只能依靠上层***给出一个复位信号才能使电路正常工作的问题。
为了解决上述问题，本发明提供了一种延迟锁定环电路，包括用于比较输入时钟信号和反馈信号的相位关系以生成超前信号和滞后信号的相位比较器、由所述超前信号和滞后信号控制的电荷泵、连接到电荷泵的输出端并用于提供直流电压信号的滤波电容和用于响应该直流电压信号以对所述输入时钟信号进行延迟生成所述反馈信号的压控延迟链，所述延迟锁定环电路还包括检测电路、压控电流源和开关，其中，
所述检测电路配置为判断所述压控延迟链的延迟时间与所述输入时钟信号的时钟周期之间的大小关系，并输出用于控制所述压控电流源和开关的控制信号；
所述压控电流源配置为接收所述控制信号，并根据所述控制信号调整其输出电流的大小以抬升或降低所述直流电压信号；
所述开关位于所述电荷泵的输出线路上，其配置为接收所述控制信号，并根据所述控制信号闭合或断开。
作为优选，所述检测电路具体配置为当所述延迟时间大于或等于所述时钟周期的8/7倍时所述控制信号控制所述压控电流源增大其输出电流并控制所述开关断开，当所述延迟时间小于或等于所述时钟周期的6/7倍时所述控制信号控制所述压控电流源减小其输出电流并控制所述开关断开，当所述延迟时间大于所述时钟周期的6/7倍且小于所述时钟周期的8/7倍时所述时钟周期时所述控制信号控制所述开关闭合。
作为进一步地优选，所述压控延迟链包括16个级联的延迟单元，所述检测电路包括5个D触发器，第一个D触发器的Qn输出端连接其D输入端和第二个D触发器的D输入端，第二个D触发器的Q输出端连接第三个D触发器的D输入端和Rn复位端，第三个D触发器的Q输出端连接第四个D触发器的D输入端和Rn复位端，第四个D触发器的Q输出端连接第五个D触发器的D输入端和Rn复位端，所述压控延迟链中第一个延迟单元的输入端、第三个延迟单元的输出端、第七个延迟单元的输出端、第十二个延迟单元的输出端和第十六个延迟单元的输出端分别连接所述5个D触发器的ck时钟输入端，所述检测电路输出所述第四个D触发器和第五个D触发器的Q输出端的信号以作为所述控制信号，所述压控延迟链中第十四个延迟单元的输出端的信号作为所述反馈信号。
与现有技术相比，本发明具有以下有益效果：本发明的延迟锁定环电路通过增加所述检测电路，能够自动检测所述压控延迟链的工作状态，当所述压控延迟链的延迟时间Td远离所述输入时钟信号的时钟周期Tref时，检测电路自动检测并控制所述压控电流源和开关对延迟锁定环电路进行调控，使得所述压控延迟链的延迟时间Td向所述输入时钟信号的时钟周期Tref靠近，避免了采用上层***给复位信号带来的麻烦，降低了设计难度；此外，即使所述输入时钟信号发生改变，所述检测电路也能自动检测并使***恢复稳定。
附图说明
图1为现有技术中延迟锁定环电路的结构示意图。
图2为图1所示的延迟锁定环电路中压控延迟链的结构示意图。
图3为本发明的延迟锁定环电路的结构示意图。
图4为图3所示的延迟锁定环电路中检测电路的结构示意图。
图5为当Td远大于Tref时图4所示的检测电路的信号波形图。
图6为当Td远小于Tref时图4所示的检测电路的信号波形图。
图7为当Td约等于Tref时图4所示的检测电路的信号波形图。
具体实施方式
下面结合附图对本发明的具体实施例进行详细说明。
如图3所示，本发明的延迟锁定环电路除包括用于比较输入时钟信号Fref和反馈信号Fbck的相位关系以生成超前信号up和滞后信号dn的相位比较器(PD)1、由所述超前信号up和滞后信号dn控制的电荷泵(CP)2、连接到电荷泵2的输出端并用于提供所述直流电压信号的滤波电容cap和用于响应该直流电压信号以对所述输入时钟信号Fref进行延迟生成所述反馈信号Fbck的压控延迟链(VCDL)3外，还包括检测电路4、压控电流源5和开关6，其中，
所述检测电路4配置为判断所述压控延迟链(VCDL)3的延迟时间与所述输入时钟信号Fref的时钟周期Tref之间的大小关系，并输出用于控制所述压控电流源5和开关6的控制信号；
所述压控电流源5配置为接收所述控制信号，并根据所述控制信号调整其输出电流的大小以抬升或降低所述直流电压信号；
所述开关6位于所述电荷泵(CP)2的输出线路上，其配置为接收所述控制信号，并根据所述控制信号闭合或断开。
在本实施例中，作为优选的实施方案，所述检测电路4具体配置为当所述延迟时间大于或等于所述时钟周期Tref的8/7倍时所述控制信号控制所述压控电流源5增大其输出电流并控制所述开关6断开，当所述延迟时间小于或等于所述时钟周期Tref的6/7倍时所述控制信号控制所述压控电流源5减小其输出电流并控制所述开关6断开，当所述延迟时间大于所述时钟周期Tref的6/7倍且小于所述时钟周期Tref的8/7倍时所述时钟周期Tref时所述控制信号控制所述开关6闭合。
如图3和图4所示，所述压控延迟链(VCDL)3包括16个级联的延迟单元，所述检测电路4包括5个D触发器，第一个D触发器401的Qn输出端连接其D输入端和第二个D触发器402的D输入端，第二个D触发器402的Q输出端连接第三个D触发器403的D输入端和Rn复位端，第三个D触发器403的Q输出端连接第四个D触发器404的D输入端和Rn复位端，第四个D触发器404的Q输出端连接第五个D触发器405的D输入端和Rn复位端，所述压控延迟链(VCDL)3中第一个延迟单元的输入端、第三个延迟单元的输出端、第七个延迟单元的输出端、第十二个延迟单元的输出端和第十六个延迟单元的输出端分别连接所述5个D触发器的ck时钟输入端，为所述5个D触发器提供时钟输入信号clk_0、clk_3、clk_7、clk_12和clk_16，所述检测电路4输出所述第四个D触发器404的Q输出端的信号samp12和第五个D触发器405的Q输出端的信号samp16以作为所述控制信号，所述压控延迟链(VCDL)3中第十四个延迟单元的输出端的信号作为所述反馈信号Fbck。由于第二个D触发器402的Q输出端连接第三个D触发器403的Rn复位端，第三个D触发器403的Q输出端连接第四个D触发器404的Rn复位端，第四个D触发器404的Q输出端连接第五个D触发器405的Rn复位端，因此，只有在第二个D触发器402的Q输出端输出高电平信号后，第三个D触发器403才开始对输入其D输入端的信号samp3进行采样；只有在第三个D触发器403的Q输出端输出高电平信号后，第四个D触发器404才开始对输入其D输入端的信号samp7进行采样；只有在第四个D触发器404的Q输出端输出高电平信号后，第五个D触发器405才开始对输入其D输入端的信号samp 12进行采样。
如图5所示，当Td≥8/7Tref，即Td远大于Tref时，在第五个D触发器405开始对输入其D输入端的信号samp12进行采样后，即第四个D触发器404的Q输出端输出高电平信号且第五个D触发器405的ck时钟输入端的时钟信号clk_16的上升沿到来之后，第四个D触发器404的Q输出端的信号samp 12和第五个D触发器405的Q输出端的信号samp16都为0，因此定义当第四个D触发器404的Q输出端的信号samp12和第五个D触发器405的Q输出端的信号samp 16都为0时Td远大于Tref，此时第四个D触发器404的Q输出端的信号samp12和第五个D触发器405的Q输出端的信号samp16控制所述压控电流源5增大其输出电流并控制所述开关6断开，使电压Vctrl升高且电荷泵(CP)2的输出线路断开。
如图6所示，当Td≤6/7Tref，即Td远小于Tref时，在第五个D触发器405开始对输入其D输入端的信号samp12进行采样后，即第四个D触发器404的Q输出端输出高电平信号且第五个D触发器405的ck时钟输入端的时钟信号clk_16的上升沿到来之后，第四个D触发器404的Q输出端的信号samp 12和第五个D触发器405的Q输出端的信号samp16都为1，因此定义当第四个D触发器404的Q输出端的信号samp12和第五个D触发器405的Q输出端的信号samp 16都为1时Td远小于Tref，此时第四个D触发器404的Q输出端的信号samp12和第五个D触发器405的Q输出端的信号samp16控制所述压控电流源5减小其输出电流并控制所述开关6断开，使电压Vctrl降低且电荷泵(CP)2的输出线路断开。
如图7所示，当6/7Tref＜Td＜8/7Tref，即Td约等于Tref时，在第五个D触发器405开始对输入其D输入端的信号samp12进行采样后，即第四个D触发器404的Q输出端输出高电平信号且第五个D触发器405的ck时钟输入端的时钟信号clk_16的上升沿到来之后，第四个D触发器404的Q输出端的信号samp12为1，第五个D触发器405的Q输出端的信号samp16为0，因此定义当第四个D触发器404的Q输出端的信号samp12为1且第五个D触发器405的Q输出端的信号samp16为0时，Td约等于Tref，此时第四个D触发器404的Q输出端的信号samp12和第五个D触发器405的Q输出端的信号控制所述压控电流源5保持其输出电流并控制所述开关6闭合，使电压Vctrl保持不变且电荷泵(CP)2的输出线路闭合。
本发明的延迟锁定环电路通过增加所述检测电路4，能够自动检测所述压控延迟链(VCDL)3的工作状态，当所述压控延迟链(VCDL)3的延迟时间Td远离所述输入时钟信号Fref的时钟周期Tref时，检测电路4自动检测并控制所述压控电流源5和开关6对延迟锁定环电路进行调控，使得所述压控延迟链(VCDL)3的延迟时间Td向所述输入时钟信号Fref的时钟周期Tref靠近；此外，即使所述输入时钟信号Fref发生改变，所述检测电路4也能自动检测并使***恢复稳定，避免了采用上层***给复位信号带来的麻烦。
以上实施例仅为本发明的示例性实施例，不用于限制本发明，本发明的保护范围由权利要求书限定。本领域技术人员可以在本发明的实质和保护范围内，对本发明做出各种修改或等同替换，这种修改或等同替换也应视为落在本发明的保护范围内。
Claims (3)
1.一种延迟锁定环电路，包括用于比较输入时钟信号和反馈信号的相位关系以生成超前信号和滞后信号的相位比较器、由所述超前信号和滞后信号控制的电荷泵、连接到电荷泵的输出端并用于提供直流电压信号的滤波电容和用于响应该直流电压信号以对所述输入时钟信号进行延迟生成所述反馈信号的压控延迟链，其特征在于，所述延迟锁定环电路还包括检测电路、压控电流源和开关，其中，
所述检测电路配置为判断所述压控延迟链的延迟时间与所述输入时钟信号的时钟周期之间的大小关系，并输出用于控制所述压控电流源和开关的控制信号；
所述压控电流源配置为接收所述控制信号，并根据所述控制信号调整其输出电流的大小以抬升或降低所述直流电压信号；
所述开关位于所述电荷泵的输出线路上，其配置为接收所述控制信号，并根据所述控制信号闭合或断开。
2.根据权利要求1所述的延迟锁定环电路，其特征在于，所述检测电路具体配置为当所述延迟时间大于或等于所述时钟周期的8/7倍时所述控制信号控制所述压控电流源增大其输出电流并控制所述开关断开，当所述延迟时间小于或等于所述时钟周期的6/7倍时所述控制信号控制所述压控电流源减小其输出电流并控制所述开关断开，当所述延迟时间大于所述时钟周期的6/7倍且小于所述时钟周期的8/7倍时所述时钟周期时所述控制信号控制所述开关闭合。
3.根据权利要求1或2所述的延迟锁定环电路，其特征在于，所述压控延迟链包括16个级联的延迟单元，所述检测电路包括5个D触发器，第一个D触发器的Qn输出端连接其D输入端和第二个D触发器的D输入端，第二个D触发器的Q输出端连接第三个D触发器的D输入端和Rn复位端，第三个D触发器的Q输出端连接第四个D触发器的D输入端和Rn复位端，第四个D触发器的Q输出端连接第五个D触发器的D输入端和Rn复位端，所述压控延迟链中第一个延迟单元的输入端、第三个延迟单元的输出端、第七个延迟单元的输出端、第十二个延迟单元的输出端和第十六个延迟单元的输出端分别连接所述5个D触发器的ck时钟输入端，所述检测电路输出所述第四个D触发器和第五个D触发器的Q输出端的信号以作为所述控制信号，所述压控延迟链中第十四个延迟单元的输出端的信号作为所述反馈信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110458549.1A CN102571081B (zh) | 2011-12-31 | 2011-12-31 | 一种延迟锁定环电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110458549.1A CN102571081B (zh) | 2011-12-31 | 2011-12-31 | 一种延迟锁定环电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102571081A true CN102571081A (zh) | 2012-07-11 |
| CN102571081B CN102571081B (zh) | 2014-08-13 |
Family
ID=46415661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110458549.1A Active CN102571081B (zh) | 2011-12-31 | 2011-12-31 | 一种延迟锁定环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102571081B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103731098A (zh) * | 2012-10-15 | 2014-04-16 | 北京门马科技有限公司 | 频率反馈环形振荡器 |
| CN110086463A (zh) * | 2019-05-17 | 2019-08-02 | 湖北京邦科技有限公司 | 延迟电路和包括该延迟电路的半导体装置 |
| CN110943736A (zh) * | 2018-09-21 | 2020-03-31 | 台湾积体电路制造股份有限公司 | 相位偏差产生器 |
| CN118018011A (zh) * | 2024-04-09 | 2024-05-10 | 西安航天民芯科技有限公司 | 可调延时锁相环锁定检测电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040135604A1 (en) * | 2003-01-10 | 2004-07-15 | Jong-Soo Lee | Delay locked loops having blocking circuits therein that enhance phase jitter immunity and methods of operating same |
| CN1612483A (zh) * | 2003-10-31 | 2005-05-04 | 三星电子株式会社 | 延迟锁定环电路 |
| CN202424687U (zh) * | 2011-12-31 | 2012-09-05 | 上海贝岭股份有限公司 | 一种自调节的延迟锁定环电路 |
-
2011
- 2011-12-31 CN CN201110458549.1A patent/CN102571081B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040135604A1 (en) * | 2003-01-10 | 2004-07-15 | Jong-Soo Lee | Delay locked loops having blocking circuits therein that enhance phase jitter immunity and methods of operating same |
| CN1612483A (zh) * | 2003-10-31 | 2005-05-04 | 三星电子株式会社 | 延迟锁定环电路 |
| CN202424687U (zh) * | 2011-12-31 | 2012-09-05 | 上海贝岭股份有限公司 | 一种自调节的延迟锁定环电路 |
Non-Patent Citations (1)
| Title |
|---|
| YONGSAM MOON,ETC.: "An All-Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide-Range Operation and Low-Jitter Performance", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103731098A (zh) * | 2012-10-15 | 2014-04-16 | 北京门马科技有限公司 | 频率反馈环形振荡器 |
| CN110943736A (zh) * | 2018-09-21 | 2020-03-31 | 台湾积体电路制造股份有限公司 | 相位偏差产生器 |
| CN110943736B (zh) * | 2018-09-21 | 2023-12-01 | 台湾积体电路制造股份有限公司 | 相位偏差产生器 |
| CN110086463A (zh) * | 2019-05-17 | 2019-08-02 | 湖北京邦科技有限公司 | 延迟电路和包括该延迟电路的半导体装置 |
| CN110086463B (zh) * | 2019-05-17 | 2024-06-07 | 湖北锐光科技有限公司 | 延迟电路和包括该延迟电路的半导体装置 |
| CN118018011A (zh) * | 2024-04-09 | 2024-05-10 | 西安航天民芯科技有限公司 | 可调延时锁相环锁定检测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102571081B (zh) | 2014-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060139108A1 (en) | Controlling a voltage controlled oscillator in a bang-bang phase locked loop | |
| US8698527B2 (en) | Circuit and method for preventing false lock and delay locked loop using the same | |
| US5892380A (en) | Method for shaping a pulse width and circuit therefor | |
| TWI465046B (zh) | 延遲鎖相迴路、迴路濾波器及延遲鎖相迴路的鎖相的方法 | |
| CN102571081B (zh) | 一种延迟锁定环电路 | |
| CN104113303A (zh) | 50%占空比时钟产生电路 | |
| CN1808907B (zh) | 一种锁相环及其方法和一种相频检测器及其方法 | |
| CN104467819A (zh) | 延迟锁相环、压控延迟线和延时单元 | |
| CN202424687U (zh) | 一种自调节的延迟锁定环电路 | |
| KR101591679B1 (ko) | 지연 동기화 루프 기반의 클럭 전송형 수신기 | |
| US20140049329A1 (en) | Divider-less phase locked loop (pll) | |
| US8570108B2 (en) | Injection-locking a slave oscillator to a master oscillator with no frequency overshoot | |
| CN101667830B (zh) | 锁相环频率综合器 | |
| CA2854589A1 (en) | Rf system for a radio-frequency lamp | |
| JP5815999B2 (ja) | 位相固定ループ | |
| CN102158221A (zh) | 锁相环及其快速锁定装置 | |
| JPWO2012127637A1 (ja) | クロック生成回路及びクロック生成回路制御方法 | |
| CN103001628B (zh) | 高速串行接口的多相时钟产生电路中用的鉴相和启动电路 | |
| CN102938645B (zh) | 电压控制器、频率控制电路、以及使用其的信号产生装置 | |
| TWI465045B (zh) | 延遲鎖定迴路及時脈訊號產生方法 | |
| CN101577544A (zh) | 具有崩溃保护机制的锁相环 | |
| US9948312B2 (en) | Phase lock loop with a digital charge pump | |
| CN105610434A (zh) | 一种自适应的延迟锁相环 | |
| CN102347759B (zh) | 具有自我校准的延迟锁相回路***及方法 | |
| US20120076180A1 (en) | Phase-locked loop and radio communication device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |