CN105229745A - 在存储器中共享支持电路 - Google Patents

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CN105229745A CN201480028683.XA CN201480028683A CN105229745A CN 105229745 A CN105229745 A CN 105229745A CN 201480028683 A CN201480028683 A CN 201480028683A CN 105229745 A CN105229745 A CN 105229745A
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Abstract

本发明揭示一种存储器装置、***及用于操作存储器装置的方法。在一个此类存储器装置中，所述存储器装置包括多个存储器单元串。多个漏极选择装置耦合到每一存储器单元串。上漏极选择装置与其它存储器单元串的一或多个上漏极选择装置共享共同支持电路(举例来说，选择/取消选择晶体管)。也可在多个存储器单元串之间共享下漏极选择装置的支持电路(举例来说，选择/取消选择晶体管)。

Description

在存储器中共享支持电路
优先申请案
本申请案主张2013年4月17日申请的第13/864,733号美国专利申请案的优先权的权益，所述申请案的全部内容以引用方式并入。
技术领域
本发明的实施例大体上涉及存储器且特定实施例涉及在存储器中共享支持电路。
背景技术
快闪存储器装置已发展成用于大范围电子应用的非易失性存储器的普遍来源。快闪存储器的一般用途包含个人计算机、个人数字助理(PDA)、数字摄像机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝电话及可装卸存储器模块。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极)的编程、捕捉层或其它物理现象，单元的阈值电压中的变化确定每一单元的数据状态。
存储器装置的存储器单元通常被布置成具有可被组织为存储器单元的串联串的多个群组(举例来说，块)的存储器阵列。支持电路可用以在存储器单元串的群组中选择数个存储器串的个别串以编程、读取或擦除选定串的单元。
图1说明用于选择及取消选择相应选定及取消选定的存储器块100、101中的存储器单元的个别串联串的典型现有技术支持电路150、151。由于数个存储器块可共享相同的存取线(举例来说，字线)及数据线(举例来说，位线)，所以应仅选择针对特定存储器操作(举例来说，编程、读取、擦除)而被存取的存储器块。
图1展示存储器块100(其经选择用于特定存储器操作(举例来说，编程、读取、擦除))及存储器块101(其经取消选择以使得其存储器单元不受字线WL0到WL32、位线110及/或源极111上的信号影响)。每一存储器块100、101展示为具有两个典型存储器单元的串联串120到123，其表示(举例来说)每一块中的多个串联串(举例来说，0到15)。每一串联串120到123可耦合到：相应漏极选择装置125到128，其可用以响应于局部漏极选择栅极控制信号SGD0到SGD15而选择性地将相应串联串耦合到位线110；及相应源极选择装置130到133，其可用以响应于局部源极选择栅极控制信号SGS而将相应串联串耦合到源极111。
为了清楚的目的，所展示的支持电路150、151表示用于选择性地将单一全局字线GWL0耦合到局部字线WL0且将单一全局漏极选择栅极GSGD0耦合到局部漏极选择栅极SGD0的典型电路。对于选定块100，字线选择晶体管103及漏极选择栅极选择晶体管105展示为由高信号BLKSEL(n)启用。漏极选择栅极取消选择晶体管106展示为由低信号BLKSELb(n)停用。类似地，对于取消选定块101，字线选择晶体管107及漏极选择栅极选择晶体管108展示为由低信号BLKSEL(n)停用，而漏极选择栅极取消选择晶体管109展示为由高信号BLKSELb(n)启用。
从图1可见，每一字线可分别由选择/取消选择晶体管103、107选择且每一漏极选择栅极可分别由两个选择/取消选择晶体管105、108及106、109选择。虽然未展示，但源极选择栅极也可各自使用两个选择/取消选择晶体管。由于典型存储器装置可能具有数十万个字线及选择栅极，所以可了解，存储器装置的支持电路可使用大量的集成电路裸片有效面积，其可能更好由额外存储器单元使用以实现更大的存储器密度。
附图说明
图1说明具有支持电路的典型现有技术选定及取消选定存储器块的示意图。
图2说明NAND架构存储器阵列的一部分的一个实施例的示意图。
图3A、3B及3C说明用于共享选择栅极的支持电路的制造步骤的一个实施例。
图4说明根据图3C的实施例的具有在串联串之间共享的共享支持电路的存储器阵列的一个实施例的示意图。
图5说明根据图2到4的实施例的具有共享支持电路的存储器阵列的一个实施例的框图。
图6说明图5的实施例的实施方案的一个实施例的示意图。
图7说明***的一个实施例的框图。
图8说明根据图3C的实施例的子块解码的表。
具体实施方式
在以下详细描述中，参考形成描述的一部分的附图且在所述附图中通过说明的方式来展示特定实施例。在图式中，相同数字实质上描述贯穿若干视图的类似组件。在不脱离本发明的范围的情况下可利用其它实施例且作出结构、逻辑及电气改变。因此，以下详细描述不应以限制意义来理解。
非易失性存储器可利用包含NOR及NAND的不同架构。架构设计是得自用以读取装置的逻辑。在NOR架构中，存储器单元的逻辑列与耦合到数据线(例如通常称为位线的数据线)的每一存储器单元并联耦合。在NAND架构中，存储器单元的列仅与耦合到位线的列的第一存储器单元串联耦合(举例来说，漏极到源极)。
图2说明包括非易失性存储器单元的串联串的NAND架构存储器阵列201的块的一部分的一个实施例的示意图。由于本文中揭示的实施例不限于任一存储器架构，所以所述NAND架构仅用于说明的目的。在一个实施例中，存储器阵列形成为三维架构，使得串联串的每一存储器单元可沿着垂直多晶硅柱形成于不同层级中。
存储器阵列201包括布置成列的非易失性存储器单元的阵列(举例来说，浮动栅极)。横跨多个串204、205的存取线(举例来说，字线)WL0到WL31耦合到在行中的每一存储器单元的控制栅极以便偏置所述行中的存储器单元的控制栅极。数据线220(举例来说，位线BL)耦合到串204、205且最终耦合到通过感测选定位线上的电流或电压而检测及存储每一单元的状态的感测电路及页缓冲器(未展示)。
存储器单元的每一串204、205通过源极选择装置216、217(举例来说，晶体管)耦合到源极206及通过至少两个漏极选择装置212、213及214、215(举例来说，晶体管)耦合到个别位线220。源极选择装置216、217是由耦合到其控制栅极的源极选择栅极控制信号SGS230控制。如随后将更详细描述，漏极选择装置212、213及214、215分别是由耦合到其控制栅极的个别漏极选择栅极控制信号SGDU3、SGDL3及SGDU0、SGDL0控制。
在存储器阵列的典型编程中，每一存储器单元可个别地经编程为单层级单元(SLC)或多层级单元(MLC)。单元的阈值电压(Vt)可用作存储于单元中的数据的指示。举例来说，在SLC存储器装置中，2.5V的Vt可能指示经编程的单元，而-0.5V的Vt可能指示经擦除的单元。在MLC存储器装置中，多个Vt范围可通过将位模式指派到特定Vt范围而各自指示不同状态。
图2的两个串204、205可表示(举例来说)存储器块的十六个串。所述串中的每一者可由两个或两个以上漏极选择装置(举例来说，晶体管)选择。图2的实施例展示每串204、205的上漏极选择装置212、214及下漏极选择装置213、215。上漏极选择装置可由有源上漏极选择栅极控制信号SGDU0、SGDU3启用且下漏极选择装置可由有源下漏极选择栅极控制信号SGDL0、SGDL3启用。因此，可在实质上同时启用所述上漏极选择装置及所述下漏极选择装置两者时选择个别串。替代实施例可能使用比图2中展示的每串两个漏极选择装置数量更多的漏极选择装置。
为了选择，(举例来说)第一存储器单元串204及取消选择第二存储器单元串205，其相应漏极选择装置212、213的漏极选择栅极控制信号SGDU3及SGDL3应都为有源的(举例来说，如果漏极选择装置为nFET晶体管，则应为逻辑高信号)且SGS信号也应为有源的。
由于选择第一存储器单元串204，所以应取消选择某些其它存储器单元串以避免无意中被编程、读取或擦除。因此，串205及其它取消选定串可通过使其相应选择栅极控制信号SGDU或SGDL中的至少一者无源(举例来说，逻辑低)而被取消选择。举例来说，在图2的实施例中，上漏极选择装置214可能接收无源(举例来说，低)SGDU0信号，而下漏极选择装置215可能接收有源或无源(举例来说，高或低)SGDL0信号。
如随后更详细展示及描述，在多个存储器单元串之间共享用于启用漏极选择装置的共享支持电路。举例来说，一个实施例可能在两个不同漏极选择装置之间共享支持电路。在一个实施例中，共享所述支持电路的漏极选择装置中的两者可能位于相同存储器块中。在替代实施例中，这些漏极选择装置中的第一者可能位于选定存储器块中，而这些漏极选择装置中的第二者可位于取消选定存储器块中。在此类实施例中，在存储器操作期间，全局字线信号将不影响取消选定存储器块中的存储器单元。
图3A、3B及3C说明用于形成上漏极选择栅极及下漏极选择栅极以使得漏极选择装置可共享支持电路的方法的一个实施例。为了说明的目的，图3A、3B及3C的实施例说明仅形成八个上漏极选择栅极及两个下漏极选择栅极。此方法可经扩展以用于形成其它数量的上漏极选择栅极及下漏极选择栅极。
图3A说明形成于下导体材料302(举例来说，导电掺杂多晶硅、金属等等)上方的上导体材料301(举例来说，导电掺杂多晶硅、金属等等)，例如其中所述上导体材料及所述下导体材料由电介质(举例来说，氧化物)层分离。下漏极选择栅极可形成于下导体材料302中。上漏极选择栅极可形成于上导体材料301中。用于上部分及下部分的导体材料301、302无需相同。
图3B说明在上导体材料301及下导体材料302中形成选择栅极。这些材料可经蚀刻以形成指状物310到317。每一指状物310到317可对应于存储器块中的单独子块。说明于此图与图3C中的选择栅极说明八个上选择栅极及两个下选择栅极，其可由六个SGD选择晶体管提供的六个选择栅极控制信号(举例来说，SGDU0、SGDL0、SGDU2、SGDU1及SGDU3)偏置。
图3C说明在选择栅极上方且正交于选择栅极形成导体(举例来说，导线)以形成多个位线330。如可理解，在此实施例中，位线由至少一种电介质材料与上选择栅极垂直分离。个别漏极选择栅极被标记为耦合到信号SGDU0、SGDL0、SGDU2、SGDU1、SGDL1及SGDU3。如参考图3A所描述，SGDU0、SGDU2、SGDU1及SGDU3展示为耦合到由上材料301形成的漏极选择栅极，而信号SGDL0及SGDL1展示为耦合到由下材料302形成的漏极选择栅极。
额外导体331也可形成于选择栅极上方且正交于选择栅极，且耦合到上选择栅极中的特定者以在此类栅极之间共享支持电路。举例来说，在一个实施例中，一个上选择栅极(对应于形成于上材料301中的指状物310)经过导体331中的一者耦合到另一上选择栅极(对应于形成于上材料301中的指状物314)。有了此导体，可在两个上漏极选择栅极之间共享选择栅极控制信号SGDU0。
通过在选择栅极之间共享漏极选择栅极控制信号(如图3C的实施例中说明)，对应于存储器块的选择晶体管的数目可小于所述存储器块中的漏极选择装置的数目。此数量与典型现有技术存储器装置相比有所减少，在典型现有技术存储器装置中，对应于存储器块的选择晶体管的数目至少等于存储器块中的漏极选择装置的数目。
图8说明根据图3C的实施例的子块解码的表。如先前所描述，每一指状物310到317可对应于存储器块中的单独子块。图8的表展示八个子块0到7、两个下选择栅极控制信号SGDL0、SGDL1及四个上选择栅极控制信号SGDU0到SGDU3。如随后在图4中所见，存在八个上选择栅极装置及八个下选择栅极装置。图8的表说明十六个漏极选择栅极的一个存储器块可通过使用四个上选择信号及两个下选择信号而解码。
图8的表展示(举例来说)子块0可通过选择栅极控制信号SGDL0及SGDU0处于作用中而启用。类似地，子块1可通过选择栅极控制信号SGDL0及SGDU1处于作用中而启用，子块2可通过选择栅极控制信号SGDL0及SGDU2处于作用中而启用，子块3可通过选择栅极控制信号SGDL0及SGDU3处于作用中而启用，子块4可通过选择栅极控制信号SGDL1及SGDU0处于作用中而启用，子块5可通过选择栅极控制信号SGDL1及SGDU1处于作用中而启用，子块6可通过选择栅极控制信号SGDL1及SGDU2处于作用中而启用，且子块7可通过选择栅极控制信号SGDL1及SGDU3处于作用中而启用。
当选择子块i(其中i为从0到7的任何数字)时，取消选择其它子块，因为上或下选择栅极装置的至少任一者被接地以使BL从NAND串断开。在测试模式中，例如芯片编程及多块编程，也可选择多个子块。举例来说，当在编程操作期间将两个下选择栅极控制信号及四个上栅极控制信号变为高时，全部子块可被编程到相同数据。当在编程操作期间将两个下选择栅极控制信号及四个上栅极控制信号的偶数个变为高时，每隔一个子块可被编程到相同数据或条模式。类似地，可使用上及下选择栅极控制信号中的不同解码模式编程各种数据模式。
图4说明根据图3C的实施例的存储器块450的一部分的一个实施例的示意图。图4说明上漏极选择栅极之间的连接，使得共享支持电路可连接到块中的至少两个不同上漏极选择栅极。
图4说明位线400，多个串中的每一者可经过其相应至少两个漏极选择装置而选择性地耦合到位线400。此图还说明源极401，多个串中的每一者可响应于SGS信号经过其相应源极选择装置而选择性地耦合到源极401。
共享支持电路410展示为经过导体331耦合到其相应漏极选择栅极。共享支持电路410可包含选择/取消选择晶体管420到431。
在一个实施例中，每一选择晶体管420、422、424、426、428、430可用以选择性地将全局漏极选择栅极控制信号GSGDU0、GSGDL0、GSGDU2、GSGDU1、GSGDL1、GSGDU3耦合为相应局部漏极选择栅极控制信号SGDU0、SGDL0、SGDU2、SGDL1、SGDU3。类似地，每一取消选择晶体管421、423、425、427、429、431可用以将全局漏极取消选择栅极控制信号GSGDU0_desel、GSGDL0_desel、GSGDU2_desel、GSGDU1_desel、GSGDL1_desel、GSGDU3_desel耦合为相应局部漏极选择栅极控制信号SGDU0、SGDL0、SGDU2、SGDL1、SGDU3(举例来说，选择信号)。在一个实施例中，全局漏极选择栅极控制信号可选择性地耦合到供应电压(举例来说，VCC)，使得当耦合到相应漏极选择栅极时将启用相应漏极选择装置。此外，在一个实施例中，全局漏极取消选择栅极控制信号选择性地耦合到接地电势(举例来说，0V)，使得当耦合到相应漏极选择栅极时将停用相应漏极选择装置。
选择晶体管420、422、424、426、428、430由耦合到每一选择晶体管的栅极的存储器块选择启用信号BLKSEL(n)启用。取消选择晶体管421、423、425、427、429、431由存储器块选择启用信号的逻辑反相信号BLKSELb(n)启用。此提供具有在停用取消选择晶体管421、423、425、427、429、43时被全部启用的能力的选择晶体管420、422、424、426、428、430及在启用取消选择晶体管421、423、425、427、429、43时被停用的选择晶体管420、422、424、426、428、430。
如图4中可见，局部SGDU0信号的选择/取消选择晶体管420、421展示为耦合到第一340串及第二341串的上漏极选择装置469、470的栅极。局部SGDL0信号的选择/取消选择晶体管422、423展示为耦合到第一串340的下漏极选择装置471的栅极以及串460到462的下漏极选择装置的栅极。然而，如随后所论述，局部SGDL0信号未耦合到第二串341的下漏极选择装置472的栅极。
以类似方式，局部SGDU2信号的选择/取消选择晶体管424、425展示为耦合到两个串461、464的上漏极选择装置的栅极。局部SGDU1信号的选择/取消选择晶体管426、427展示为耦合到另两个串460、463的上漏极选择装置的栅极。局部SGDL1信号的选择/取消选择晶体管428、429展示为耦合到多个串341、463到465的下漏极选择装置的栅极。局部SGDU3信号的选择/取消选择晶体管430、431展示为耦合到另两个串462、465的上漏极选择装置的栅极。
作为选择第一串340用于存储器操作的一个实例，启用信号BLKSEL(n)处于正电压(举例来说，逻辑高)以启用选择晶体管420且BLKSELb(n)处于接地电压(举例来说，逻辑低)以停用取消选择晶体管421。因此，全局漏极选择栅极控制信号GSGDU0是如局部SGDU0信号被允许通过，接着局部SGDU0信号用于偏置第一串340的上漏极选择装置469的控制栅极。BLKSEL(n)也启用GSGDUL0信号的选择晶体管，而BLKSELb(n)信号停用取消选择晶体管423，使得局部SGDL0信号可启用第一串340的下漏极选择装置471。
可见，即使启用耦合到SGDU0信号的第二串341的上漏极选择装置，可能仍未启用第二串341的下漏极选择装置472，此是由于其接收不同的全局漏极选择栅极控制信号GSGDL1。因此，将不启用第二串341用于存储器操作直到由局部SGDL1信号启用下漏极选择装置472为止。
图5说明根据图2到4的实施例的具有支持电路的存储器阵列的一个实施例的框图。此框图仅用于说明的目的，因为其它实施例可用以实现实质上类似的结果。
编程及读取电压产生器501可用以产生用于不同存储器操作的各种电压。此产生器501展示为产生用于在不同存储器单元串之间切换的信号(VSW)。举例来说，此信号可施加于切换电路以在一旦完成特定存储器操作时从一串切换到另一串。此产生器401还产生施加到全局字线GWL的存储器操作电压，全局字线GWL通过支持电路在局部字线中切换。
图5还展示耦合到编程及读取电压产生器401的字线及SGS/SGD选择器电路502。选择器电路502可经配置以在局部字线中切换全局字线GWL。选择器电路502也可经配置以在局部上漏极选择栅极控制信号中切换全局上漏极选择栅极控制信号且在局部下漏极选择栅极控制信号中切换全局下漏极选择栅极控制信号。
存储器阵列503经过经切换的局部字线及经切换的局部漏极选择栅极线(举例来说，SGDU0、SGDL0)耦合到字线及SGS/SGD选择器电路502。存储器阵列503可使用图2及3的实施例。
图6说明图5的实施例的实施方案的一个实施例的示意图。图6的实施方案仅为实施图5的框图的一种方式。替代实施例可使用其它电路来实现实质上相同的结果。
编程及读取电压产生器501展示为使用电荷泵CP601来产生电压。所述电压由运算放大器605调整，运算放大器605耦合到CP601且具有Vref及在R2609与R3608之间的节点处的电压的输入。电阻器R1610、R2609及R3608串联耦合在一起且R1610的一端耦合到接收其栅极上的控制信号RD_EN的晶体管607的漏极。晶体管607的源极耦合到接地连接。编程电压启用晶体管606的漏极耦合到R2609与R1610电阻器之间的节点。晶体管606的源极耦合到接地连接。
源极跟随器晶体管602的漏极及栅极耦合到CP601的输出及电压产生器501的VSW输出。源极跟随器晶体管602的源极经过控制晶体管503耦合到电压产生器501的全局字线GWL输出。另一控制晶体管504耦合于电压产生器401的VSW与GWL输出之间。
在读取操作期间，RD_EN控制信号可转到第一状态(举例来说，逻辑高)且PGM_EN控制信号转到第二状态(举例来说，逻辑低)以指示读取操作正在进行。此是电压产生器产生读取电压的指示。接着，读取电压Vrd实质上等于(1+R3/(R1+R2))Vref。在编程操作期间，PGM_EN可转到第一状态(举例来说，逻辑高)且RD_EN可转到第二状态(举例来说，逻辑低)以指示编程操作正在进行。接着，编程电压Vpgm实质上等于(1+R3/R2)Vref。通过调整R1610、R2609及R3608的电阻值，可调整Vpgm及Vrd的电压(举例来说，Vpgm＝20V及Vrd＝2V)。切换电压VSW可实质上等于Vpgm(或Vrd)+Vt(举例来说，晶体管602的阈值电压)。
当正电压(举例来说，逻辑高信号)用以偏置晶体管504的控制栅极时，此晶体管接通且将电压产生器的VSW输出短接到GWL输出。因此，在当需要输出电流以将字线电流增加到局部字线LWL时的周期期间，CTRL1及CTRL2控制信号两者可处于正电压(举例来说，逻辑高)来接通其相应晶体管604、603。因此，由于较高的驱动电流，相比其中不存在晶体管(如504)的情况，此控制方法可在更短时间中增加局部字线电流。一旦比较器605检测到输出电压Vpgm(Vrd)达到目标电压，控制电流(图中未展示)控制CTRL1为低，使得晶体管504被断开。当CTRL1处于接地电压(举例来说，逻辑低)且CTRL2处于正电压(举例来说，逻辑高)时，一个晶体管604被关断而另一晶体管603被接通。因此，电压产生器501在前一周期中的VSW输出上输出VSW电压且在后一周期中在GWL输出上输出编程或读取电压(取决于存储器操作)以减少LWL上升时间。
字线及SGS/SGD选择器电路502包括耦合到来自电压产生器501的切换电压VSW的切换电路620。切换电路620可用以偏置支持电路选择晶体管621到623的控制栅极，所述控制栅极可用以将全局字线(GWL)及全局漏极选择栅极控制信号(GSGD)转移到局部字线(LWL)及局部漏极选择栅极控制信号(SGDU0及SGDL0)。
存储器阵列503可包括如先前所论述的存储器单元阵列以及选择装置(举例来说，漏极选择装置及源极选择装置)。所述存储器阵列进一步包括局部字线LWL及局部选择栅极控制信号(举例来说，SGDU0、SGDL0)。
图7说明可包括例如图2中所说明的存储器阵列架构的存储器装置700的功能框图。存储器装置700耦合到外部控制器710(举例来说，微处理器)。外部控制器710可经配置以将命令(举例来说，写入、读取)及控制信号传输到存储器装置700。存储器装置700及外部控制器710形成***720的部分。
存储器装置700包含存储器单元(举例来说，NAND架构非易失性存储器单元)阵列730。存储器阵列730布置在字线行及位线列的库中。在一个实施例中，存储器阵列730的列可包括存储器单元串。
提供地址缓冲器电路740以锁存经过I/O电路760从外部控制器710提供的地址信号。行解码器744及列解码器746接收及解码地址信号以存取存储器阵列730。行缓冲器773可用以在将数据输入到存储器阵列730之前缓冲所述数据。
存储器装置700通过使用感测电路/页缓冲器750感测存储器阵列列中的电压或电流改变而读取存储器阵列730中的数据。感测电路/页缓冲器750经耦合以读取及锁存来自存储器阵列730的数据行。数据经过I/O电路760输入及输出以在多个数据连接762上与控制器710进行双向数据通信以及地址通信。提供写入电路755以将数据写入到存储器阵列。
控制电路770解码从外部控制器710提供于控制接口772上的信号。这些信号用以控制存储器阵列730的操作，包含数据感测(举例来说，读取)、数据写入(举例来说，编程)，及擦除操作。控制电路770可为状态机、定序器或经配置以控制存储器控制信号的产生的一些其它类型控制电路。在一个实施例中，控制电路770经配置以控制如先前描述耦合到存储器阵列730的选择器电路780(举例来说，支持电路、选择/取消选择晶体管)。
结论
一或多个实施例使用耦合到每一存储器单元串的多个漏极选择装置。上漏极选择装置与其它存储器单元串的一或多个上漏极选择装置共享共同支持电路(举例来说，选择/取消选择晶体管)。也可在多个存储器单元串之间共享下漏极选择装置的支持电路(举例来说，选择/取消选择晶体管)。
尽管本文中已说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。所属领域的技术人员将明白本发明的许多调适。因此，本申请案希望涵盖本发明的任何调适或变动。

Claims (25)

1.一种存储器装置，其包括：
存储器群组，其中所述存储器群组包括：
数个漏极选择装置；以及
数个存储器单元串，其经配置以选择性地耦合到共同源极，其中所述群组的所述数个串中的每一者耦合到所述数个漏极选择装置中的相应多者；以及
支持电路，其对应于所述群组，其中对应于所述群组的所述支持电路经配置以选择所述数个串中的个别串且其中所述支持电路包括：
数个选择晶体管，其耦合到所述数个漏极选择装置，其中选择晶体管的数目小于漏极选择装置的数目。
2.根据权利要求1所述的存储器装置，其中所述支持电路进一步包括耦合到所述数个漏极选择装置的数个取消选择晶体管，其中取消选择晶体管的数目小于漏极选择装置的所述数目。
3.根据权利要求1所述的存储器装置，其中所述数个漏极选择装置包括数个上漏极选择装置及数个下漏极选择装置，其中所述群组的所述数个串中的每一者耦合到所述数个上漏极选择装置的相应上漏极选择装置及所述数个下漏极选择装置的相应下漏极选择装置。
4.根据权利要求3所述的存储器装置，其中所述数个选择晶体管包括数个上漏极选择栅极选择晶体管及数个下漏极选择栅极选择晶体管。
5.根据权利要求4所述的存储器装置，其中上漏极选择栅极选择晶体管的数目大于下漏极选择栅极选择晶体管的数目。
6.根据权利要求5所述的存储器装置，其中上漏极选择栅极选择晶体管的所述数目是下漏极选择栅极选择晶体管的所述数目的两倍。
7.根据权利要求1所述的存储器装置，其中所述数个选择晶体管中的每一者经配置以选择性地提供数个漏极选择栅极控制信号中的相应一者，其中漏极选择栅极控制信号的所述数目小于所述群组的漏极选择装置的所述数目。
8.根据权利要求1所述的存储器装置，其中所述存储器群组包括存储器块。
9.根据权利要求1所述的存储器装置，其中所述存储器群组包括至少两个存储器块，其中所述数个选择晶体管的个别选择晶体管耦合到：
耦合到所述至少两个块的第一块中的串的漏极选择装置；以及
耦合到所述至少两个块的第二块中的串的漏极选择装置。
10.一种存储器装置，其包括：
第一存储器单元串，其耦合到多个漏极选择装置；以及
第二存储器单元串，其耦合到多个漏极选择装置，其中耦合到所述第一存储器单元串的所述多个漏极选择装置中的至少一者与所述第二存储器单元串的所述多个漏极选择装置中的至少一者共享共同支持电路。
11.根据权利要求10所述的存储器装置，其中所述共同支持电路包括选择晶体管。
12.根据权利要求11所述的存储器装置，其中所述共同支持电路进一步包括取消选择晶体管。
13.根据权利要求10所述的存储器装置，其中耦合到所述第一存储器单元串的所述多个漏极选择装置中的至少一者与所述第二存储器单元串的所述多个漏极选择装置中的至少一者共享共同支持电路包括：耦合到所述第一存储器单元串的上漏极选择装置与耦合到所述第二存储器单元串的上漏极选择装置共享所述共同支持电路。
14.根据权利要求13所述的存储器装置，其中耦合到所述第一存储器单元串的所述多个漏极选择装置进一步包括下漏极选择装置，且其中所述存储器装置进一步包括耦合到上漏极选择装置及下漏极选择装置的第三存储器单元串，其中耦合到所述第三存储器单元串的所述下漏极选择装置与耦合到所述第一存储器单元串的所述下漏极选择装置共享共同支持电路。
15.根据权利要求14所述的存储器装置，其中耦合到所述第二存储器单元串的所述多个漏极选择装置进一步包括下漏极选择装置，且其中耦合到所述第二存储器单元串的所述下漏极选择装置不与耦合到所述第一存储器单元串的所述下漏极选择装置共享共同支持电路。
16.一种***，其包括：
控制器；以及
存储器装置，其耦合到所述控制器，所述存储器装置包括：
多个存储器单元串，所述多个存储器单元串中的每一者包括多个漏极选择装置及一源极选择装置，其中所述多个存储器单元的第一组存储器单元串的所述多个漏极选择装置中的至少一者与所述多个存储器单元的第二组存储器单元串的所述多个漏极选择装置中的至少一者共享共同支持电路。
17.根据权利要求16所述的***，其中所述支持电路包括选择晶体管。
18.根据权利要求17所述的***，其中所述支持电路进一步包括取消选择晶体管。
19.根据权利要求17所述的***，其中所述选择晶体管经配置以选择所述多个存储器单元串的个别串且进一步其中选择晶体管的数目小于多个串联串中的每一者中的漏极选择装置的数目。
20.一种用于操作存储器装置的方法，所述存储器装置包括组织为各自具有多个漏极选择装置的存储器单元串的存储器单元群组，所述方法包括：
响应于启动所述存储器单元串的个别存储器单元串中的全部所述多个漏极选择装置使用包括耦合到所述多个漏极选择装置的数个选择晶体管的支持电路来选择所述个别存储器单元串，其中选择晶体管的数目小于漏极选择装置的数目。
21.根据权利要求20所述的方法，且其进一步包括所述数个选择晶体管中的第一者启用多个所述存储器单元串中的每一者中的所述多个漏极选择装置中的第一者。
22.根据权利要求21所述的方法，且其进一步包括所述数个选择晶体管中的第二者启用所述多个存储器单元串中的每一者中的所述多个漏极选择装置中的第二者。
23.根据权利要求20所述的方法，其中所述支持电路进一步包括取消选择晶体管且所述方法进一步包括响应于所述取消选择晶体管而取消选择所述存储器单元串中的未选定者。
24.根据权利要求23所述的方法，其中使用数目小于漏极选择装置的所述数目的所述取消选择晶体管来取消选择所述存储器单元串中的所述未选定者。
25.根据权利要求20所述的方法，且其进一步包括所述支持电路在所述存储器单元串中的每一者中选择源极选择装置。
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