CN102411551A - 用于通用序列总线装置的锁频方法及通用序列总线锁频装置 - Google Patents

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Abstract

一种用于通用序列总线装置的锁频方法，包含如下步骤：接收一USB数据信号及产生复数个参考频率信号；比较参考频率信号的频率与USB数据信号的位速率以产生一控制信号；以及依据控制信号调整一输出频率的操作频率。

Description

用于通用序列总线装置的锁频方法及通用序列总线锁频装置
技术领域
本发明是关于一种锁频方法，特别是关于一种应用于通用序列总线装置以锁定震荡器操作频率的锁频方法。
背景技术
一般应用于通用序列总线(Universal Serial Bus；USB)内部***频率的锁频方法，是将外挂晶体振荡器输出的频率作为参考频率，利用锁相回路技术产生内部***频率。当无外挂晶体震荡器当参考频率时，在序列数据的接收端为了产生内部使用的正确***频率，以另一个具固定出现周期或固定时间长度的特殊形式数据讯号(例如：Start of Frame或Keep alive等)作为参考频率，内部可程控震荡器产生一参考频率讯号与依特殊形式数据所得知的参考频率做比较产生内部***频率。如图1所示，一公知锁频装置100包含一讯框起始侦测器102、一计数器104、一逻辑控制单元106及一可程控震荡器108。讯框起始侦测器102接收一输入数据流(incomingdata stream)的数据信号DATA，且输出一侦测信号DET至计数器104。计数器104计算两相邻讯框起始区(start of frame；SOF)所产生的固定周期而累加出一数值CNT，当数值CNT大于一默认值X(该值依计数频率而定，例如计数频率为30MHz则X＝3750)时，逻辑控制单元106输出一调整信号CN以调慢可程控震荡器108的频率CLK的操作频率，反之若数值CNT小于X则调快可程控震荡器108的频率CLK的操作频率。然而，上述方式需等待讯框起始区出现才能校正可程控震荡器108的频率操作频率，无法有效提高频率校正速度。
发明内容
本发明的目的在于提供一种用于通用序列总线装置的锁频方法及通用序列总线锁频装置，以避免公知设计的缺点，并提高频率校正速度，达到锁频目的。
为实现上述目的，本发明提供的锁频方法，该锁频方法应用于一通用序列总线装置且包含如下步骤：
接收一通用序列总线(USB)数据信号；
产生复数个参考频率信号；
比较该些参考频率信号的频率与该USB数据信号的位速率以产生一控制信号；以及
依据该控制信号调整一输出频率的操作频率。
所述的锁频方法，其中，该信号比较步骤包含：
由该USB数据信号取样该些参考频率信号以产生一相位状态信号，其中该些参考频率信号的频率相同且具有一相位差；及
依据该相位状态信号产生该控制信号。
所述的锁频方法，其中，两相位相邻的该USB数据信号的相位差小于180度。
所述的锁频方法，其中，该USB数据信号为至少二正反器的触发信号，且该些参考频率信号为该些正反器的输入讯号。
所述的锁频方法，其中，该相位状态信号由至少二正反器产生的输出信号所组成。
所述的锁频方法，其中，该信号比较步骤包含：
由该些参考频率信号的不同相位对该USB数据信号进行取样，以得知该USB数据信号的转态时间位于哪两个相位之间，其中该些参考频率信号的频率相同且具有一相位差；及
依据该相位信息产生该控制信号。
所述的锁频方法，其中，该些参考频率讯号彼此具有360/N度(N为大于等于3的正整数)的相位差，且两相位相邻的该USB数据信号的相位差小于180度。
所述的锁频方法，其中，该信号比较步骤包含：
提供一恢复频率信号并取得累计该恢复频率信号的一第一数值；
选取该些参考频率信号的其中之一并取得累计该选取的频率信号的一第二数值；及
比较该第一数值及该第二数值以产生该控制信号。
本发明提供的通用序列总线锁频装置，包含：
一可程控震荡器，产生复数个参考频率信号；
一比较单元，接收一USB数据信号及该些参考频率信号，并比较该些参考频率信号的频率与该USB数据信号的位速率以产生一控制信号；以及
一逻辑控制单元，依据该控制信号调整一输出频率的操作频率。
所述的通用序列总线锁频装置，其中，该比较单元包含一频率侦测器。
所述的通用序列总线锁频装置，其中，该比较单元包含一超取样单元。
所述的通用序列总线锁频装置，其中，该比较单元包含一频率恢复单元及复数个计数器。
所述的通用序列总线锁频装置，其中，该可程控震荡器包含RLC振荡器或CMOS振荡器。
所述的通用序列总线锁频装置，其中，该可程控震荡器为单一种类或不同种类的多个振荡器混合串接而成。
本发明的锁频方法为一旦接收数据即可校正可程控震荡器的频率操作频率，不需等待讯框起始区(start of frame；SOF)出现，亦不受讯框起始区周期改变而影响到校正的频率操作频率，所以可有效提高频率校正速度。
附图说明
图1为一公知锁频装置的示意图。
图2为本发明一实施例的锁频方法的架构示意图。
图3为显示本发明一实施例的频率侦测器的示意图。
图4为本发明一实施例的锁频方法的信号取样波形及相位状态示意图。
图5及图6显示本发明一实施例的锁频方法的相位状态变化。
图7为本发明另一实施例的锁频方法的架构示意图。
图8为显示本发明一实施例的超取样单元的示意图。
图9为本发明另一实施例的锁频方法的架构示意图。
图10为本发明的锁频方法的架构示意图。
附图中主要组件符号说明：
10、20、30锁频方法的架构；12频率侦测器；121第一D型正反器；122第二D型正反器；14、24、34逻辑控制单元；16、26、36可程控震荡器；22超取样单元；32频率恢复单元；42、44计数器；100锁频装置；102讯框起始侦测器；104计数器；106逻辑控制单元；108可程控震荡器；CNT、C1、C2计数数值；CN调整信号；CLK震荡器频率；CLK_I、CLK_Q、CLK0～CLK315参考频率讯号；CT控制信号；DATA数据信号；DET侦测信号；DI、DQ正反器输出讯号；[DI DQ]相位状态信号；RC频率恢复信号；RST重置信号。
具体实施方式
本发明的其它目的和优点可以从本发明所揭露的技术特征中得到进一步的了解。
为实现本发明的一或部份或全部目的或是其它目的，本发明的一实施例提供一种锁频方法，该锁频方法应用于一通用序列总线装置且包含如下步骤：接收一通用序列总线(USB)数据信号；产生复数个参考频率信号；比较参考频率信号的频率与USB数据信号的位速率以产生一控制信号；以及依据控制信号调整一输出频率的操作频率。
于一实施例中，上述信号比较步骤包含：由数据信号取样参考频率信号以产生一相位状态信号，其中复数参考频率信号的频率相同且具有一相位差；及依据相位状态信号产生控制信号。
于一实施例中，上述信号比较步骤包含：由复数参考频率信号的不同相位对数据信号进行取样，以得知USB数据信号的转态时间位于那两个相位之间，其中复数参考频率信号的频率相同且具有一相位差；及依据相位信息产生控制信号。
于一实施例中，上述信号比较步骤包含提供一恢复频率信号并取得累计恢复频率信号的一第一数值；选取复数参考频率信号的其中的一并取得累计选取频率信号的一第二数值；及比较第一数值及第二数值以产生控制信号。
本发明另一实施例提供一种通用序列总线锁频装置，包含一可程控震荡器、一比较单元及一逻辑控制单元。可程控震荡器产生复数个参考频率信号，比较单元接收一USB数据信号及复数参考频率信号，并比较复数参考频率信号的频率与USB数据信号的位速率以产生一控制信号。逻辑控制单元依据控制信号调整一输出频率的操作频率。
基于上述各个实施例的设计，锁频方法为一旦接收数据即可校正可程控震荡器的频率操作频率，不需等待讯框起始区(start of frame；SOF)出现，亦不受讯框起始区周期改变而影响到校正的频率操作频率，所以可有效提高频率校正速度。
为让本发明的上述特征和优点能更明显易懂，以下特举实施例并配合附图作详细说明如下。
有关本发明的前述及其它技术内容、特点与功效，在以下配合参考图式的实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。
如图2所示，依本发明一实施例的锁频方法的架构10包含一频率侦测器12、一逻辑控制单元14及一可程控震荡器16。于图2中，可程控震荡器16至少提供两个参考频率信号CLK_I及CLK_Q，这两个参考频率信号的频率相同，且参考频率信号CLK_Q与参考频率信号CLK_I举例而言可具有π/2的相位差。可程控震荡器16例如可为RLC振荡器或CMOS振荡器，且可为单一种类或不同种类的多个振荡器混合串接而成。频率侦测器12利用数据信号DATA对参考频率信号CLK_I及CLK_Q进行取样，并根据取样值提供一相位状态信号[DI DQ]给逻辑控制单元14。逻辑控制单元14则根据相位状态信号[DI DQ]操纵可程控震荡器16，以调整震荡器频率CLK的操作频率。
图3为显示本发明一实施例的频率侦测器示意图，于本实施例中，频率侦测器12包含一第一D型正反器121及一第二D型正反器122，两D型正反器121及122皆为边缘触发(edge trigger)，例如上升缘、下降缘或双缘触发均可。如下以双缘触发为例，其触发讯号为数据讯号DATA，第一D型正反器121的输入讯号为CLK_I且第二正反器122输入讯号为第二参考频率讯号CLK_Q。当数据讯号DATA边缘产生时，第一正反器121输出CLK_I的准位以输出一相位状态信号DI，并持续闩锁直到数据讯号DATA出现下一个边缘(edge)，且第二正反器122输出CLK_Q的准位以输出一相位状态信号DQ，并持续闩锁直到数据讯号DATA出现下一个边缘。请同时参考图4的波形图，举例而言，当通用序列总线装置内部的数据信号DATA第一次出现高准位时，响应数据信号DATA高准位前缘的参考频率信号CLK_I为高准位且参考频率信号CLK_Q为低准位，所以第一D型正反器的第一相位输出信号[DI]＝1且第二D型正反器的第二相位输出信号[DQ]＝0，故在数据信号DATA下一次出现高准位前产生的相位状态信号[DI DQ]＝[10]，接着依据两个参考频率信号CLK_I以及CLK_Q的波形变化，相位状态信号[DI DQ]依序变更为[00]-[01]-[11]-[10]...。因此，利用频率侦测器12可侦测目前数据信号DATA的相位状态，当频率固定时，相位状态维持固定，若相位状态频率不同时会依频率过快或过慢而有所改变。举例而言，当频率过快时，依上述实施例其相位状态信号[DI DQ]如图5所示变化为[00]-[10]-[11]-[01]-[00]...，则逻辑控制单元14会输出一控制信号CT以降低可程控震荡器16的频率CLK的操作频率。反之，若频率过慢时，依上述实施例其相位状态信号[DIDQ]如图6所示变化为[00]-[01]-[11]-[10]-[00]...，则逻辑控制单元14会输出一控制信号CT以提高可程控震荡器16的频率CLK的操作频率。仅以参考频率信号CLK_I与CLK_Q为例，参考频率信号CLK_I与CLK_Q的相位差不可为π，当相位差为π时，相位状态信号[DI DQ]仅被区分为两个区块[01]与[10]，逻辑控制单元14无法利用唯二的相位状态输出判断频率的变化。藉由上述实施例的设计，锁频装置10一旦接收数据即可校正可程控震荡器16的频率操作频率，不需等待讯框起始区(start of frame；SOF)出现，所以可有效提高频率校正速度。
图7为本发明另一实施例的锁频方法的架构示意图。如图7所示，锁频方法的架构20包含一超取样单元(over sampling unit)22、一逻辑控制单元24、及一可程控震荡器26。于本实施例中，可程控震荡器26可为一多相位震荡器，可程控震荡器26可产生多个参考频率讯号，且每一参考频率讯号彼此具有例如360度/N(N为N大于等于3的正整数)的相位差，其中N可视需要变化而不限定。举例而言，请同时参考图8，可程控震荡器26产生8个(N＝8)彼此具有45度相位差的参考频率讯号CLK0、CLK45、CLK90、CLK135、CLK180、CLK225、CLK270、CLK315，且超取样单元22利用这些参考频率讯号对数据信号DATA进行取样，即可得知数据信号DATA的转态时间在正常调整区间内位于那两个相位之间，之后超取样单元22会输出其座落的相位，例如座落于相位CLK45与CLK90间则输出的相位[D0 D45 D90 D135 D180 D225 D270 D315]为[1 1 0 0 0 0 0 0]或[0 0 1 1 1 1 1 1]。若数据信号DATA的位速率改变时，则所选定的相位会随时间而改变，当相位变化时，逻辑控制单元24便依照目前的输出相位[D0 D45 D90 D135 D180 D225 D270 D315]改变可程控震荡器26的操作频率，使可程控震荡器26的频率CLK的操作频率与数据的位速率(bitrate)相符而锁定。
图9为本发明另一实施例的锁频方法的架构示意图。如图9所示，锁频方法的架构30的数据信号DATA经过频率恢复单元(clock recoveryunit)32产生恢复频率RC。恢复频率RC为一频率讯号，每当数据信号DATA转态时，选择接下来由低准位转换到高准位的频率相位作为输出，即可产生平均输出频率与数据位速率相同的恢复频率RC，利用恢复频率RC经过第一计数器42累计输出一数值C1，另外由可程控震荡器36输出的多相位频率CLK0～CLK315中选择其一例如频率CLK0经过第二计数器44累计输出一数值C2，通过比较计数值C1与计数值C2，当两者累计相差大于X(例如X≥2)时，逻辑控制单元34可调整可程控震荡器36的操作频率并输出一重置信号RST重置计数器42与计数器44。举例而言，当(C1-C2)＞X时，表示数据信号DATA的位速率快于参考频率CLK频率，故需调快可程控震荡器36。相反地若C2＞C1时，表示参考频率CLK快于数据信号DATA的位速率，故需调慢可程控震荡器36。
综合前述各个实施例可知，本发明提出一种锁频方法，该锁频方法系应用于一通用序列总线装置且包含如下步骤：产生一通用序列总线数据信号及复数个参考频率信号，并比较参考频率信号的频率与通用序列总线数据信号的位速率以产生一控制信号，依据该控制信号调整一输出频率的操作频率。该方法的架构图如图10所示。
在上述的各个实施例中，是利用数据信号DATA的相位变化作为频率调整的依据，其中正确的频率调整条件为数据信号DATA两相邻边缘累积的相位差异需小于180度。当数据信号DATA两相邻边缘变化大于180度时，使得相位变化将座落在异常调整区间，逻辑控制单元会将DATA边缘相位差当作该相位差减去360度，使其相位差异反向。故逻辑控制单元对参考频率CLK的频率做出错误的调整。因此，当数据信号DATA两相邻边缘的相位差180度以上时，将会产生不正确的频率校正结果。
惟以上所述者，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明申请专利范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。另外本发明的任一实施例或申请专利范围不须达成本发明所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (14)

1.一种锁频方法，该锁频方法应用于一通用序列总线装置且包含如下步骤：
接收一通用序列总线(USB)数据信号；
产生复数个参考频率信号；
比较该些参考频率信号的频率与该USB数据信号的位速率以产生一控制信号；以及
依据该控制信号调整一输出频率的操作频率。
2.根据权利要求1所述的锁频方法，其中，该信号比较步骤包含：
由该USB数据信号取样该些参考频率信号以产生一相位状态信号，其中该些参考频率信号的频率相同且具有一相位差；及
依据该相位状态信号产生该控制信号。
3.根据权利要求2所述的锁频方法，其中，两相位相邻的该USB数据信号的相位差小于180度。
4.根据权利要求2所述的锁频方法，其中，该USB数据信号为至少二正反器的触发信号，且该些参考频率信号为该些正反器的输入讯号。
5.根据权利要求2所述的锁频方法，其中，该相位状态信号由至少二正反器产生的输出信号所组成。
6.根据权利要求1所述的锁频方法，其中，该信号比较步骤包含：
由该些参考频率信号的不同相位对该USB数据信号进行取样，以得知该USB数据信号的转态时间位于哪两个相位之间，其中该些参考频率信号的频率相同且具有一相位差；及
依据该相位信息产生该控制信号。
7.根据权利要求6所述的锁频方法，其中，该些参考频率讯号彼此具有360/N度的相位差，其中N为大于等于3的正整数，且两相位相邻的该USB数据信号的相位差小于180度。
8.根据权利要求1所述的锁频方法，其中，该信号比较步骤包含：
提供一恢复频率信号并取得累计该恢复频率信号的一第一数值；
选取该些参考频率信号的其中之一并取得累计该选取的频率信号的一第二数值；及
比较该第一数值及该第二数值以产生该控制信号。
9.一种通用序列总线锁频装置，包含：
一可程控震荡器，产生复数个参考频率信号；
一比较单元，接收一USB数据信号及该些参考频率信号，并比较该些参考频率信号的频率与该USB数据信号的位速率以产生一控制信号；以及
一逻辑控制单元，依据该控制信号调整一输出频率的操作频率。
10.根据权利要求9所述的通用序列总线锁频装置，其中，该比较单元包含一频率侦测器。
11.根据权利要求9所述的通用序列总线锁频装置，其中，该比较单元包含一超取样单元。
12.根据权利要求9所述的通用序列总线锁频装置，其中，该比较单元包含一频率恢复单元及复数个计数器。
13.根据权利要求9所述的通用序列总线锁频装置，其中，该可程控震荡器包含RLC振荡器或CMOS振荡器。
14.根据权利要求9所述的通用序列总线锁频装置，其中，该可程控震荡器为单一种类或不同种类的多个振荡器混合串接而成。
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