CN102386188B - 具有二极管于存储串行中的三维阵列存储器架构 - Google Patents

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Abstract

本发明公开了具有二极管于存储串行中的三维阵列存储器架构。此处所描述的一种三维存储装置，包含多个长条半导体材料所形成的山脊状叠层且由绝缘层分隔，安排成串行而通过译码电路与感测放大器耦接。二极管在此串行的串行选择端或是共同源极选择端与位线结构耦接。长条半导体材料具有侧表面于山脊状叠层的侧面。多条导线安排成字线且与列译码器耦接，正交延伸于该多个山脊状叠层之上。存储元件位于多层阵列的交会区域，其介于叠层中的该长条半导体材料侧表面与该多条导线之间。

Description

具有二极管于存储串行中的三维阵列存储器架构
技术领域
本发明是关于高密度存储装置，特别是关于具有多层平面存储单元的存储装置以提供三维阵列。
背景技术
当集成电路中的装置的临界尺寸缩减至通常存储单元技术的极限时，设计者则转而寻求存储单元的多重叠层平面技术以达成更高的储存密度，以及每一个位较低的成本。举例而言，薄膜晶体管技术已经应用在电荷捕捉存储器之中，可参阅如赖等人的论文″A multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory″，IEEE Int′l Electron DeviceMeeting，2006年12月11～13日；及Jung等人的论文″Three DimensionallyStack NAND Flash Memory Technology Using Stacking Single Crystal SiLayers on ILD and TANOS structure for Beyond 30nm Node″，IEEE Int′lElectron Device Meeting，2006年12月11～13日。
此外，交会点阵列技术也已经应用在反熔丝存储器之中，可参阅如Johnson等人的论文″512-Mb PROM with a Three Dimensional Array ofDiode/Anti-fuse Memory Cells″，IEEE J.of Solid-state Circuits，vol.38，no.11，2003年11月。在Johnson等人所描述的设计中，多层字线及位线被使用，其具有存储元件于交会点。此存储元件包含p+多晶硅阳极与字线连接，及n+多晶硅阴极与位线连接，而阴极与阳极之间由反熔丝材料分隔。
在由赖、Jung、等人所描述的工艺中，每一个存储层使用多道关键光刻步骤。因此，制造此装置所需的关键光刻步骤的数目会是其所使用存储层数目的倍数。因此，虽然可以通过使用三维阵列达到较高的密度，然而较高的制造成本也限制了此技术的使用范围。
另一种使用垂直与非门存储单元结构于电荷捕捉存储器中的技术也已经在Tanaka等人的论文″Bit Cost Scaleable Technology with Punch andPlug Process for Ultra High Density Flash Memory″，2007Symposium onVLSI Technology Digest of Technical Papers，pp.14～15，2007年6月12～14日，有所描述。于Tanaka等人描述的结构中，包括多栅极场效晶体管结构，其具有类似与非门操作的垂直通道，使用硅氧氮氧硅(SONOS)型态电荷捕捉存储单元结构，以在每一个栅极/垂直通道接口处产生储存位置。此存储结构是基于安排作为垂直通道的柱状半导体材料而构成多栅极存储单元，具有一较低的选择栅极靠近基板，及一较高的选择栅极于其上方。多个水平控制栅极是使用与柱状物相交的平面电极层而形成。作为水平控制栅极的平面电极层并不需要关键光刻，而因此节省成本。然而对每一个垂直存储单元而言仍是需要许多关键光刻步骤。此外，此方法的多层结构中控制栅极的数目仍是有所限制，其是由例如是垂直通道导电性、所使用的编程及擦除操作等因素来决定。
因此需要提供一种低制造成本的三维集成电路存储器结构，其包括可靠、非常小存储元件。
发明内容
此处所描述技术为一种存储装置，包含一集成电路基板，多个长条半导体材料叠层，多条字线，存储元件及二极管。此多个长条半导体材料叠层延伸出该集成电路基板，该多个叠层具有山脊状且包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置。此多条字线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该多个叠层的表面与该多条字线交会点建立一个三维阵列的交会区域。此存储元件于该交会区域，其经由该长条半导体材料与该多条字线建立可存取的该三维阵列的存储单元，该存储元件安排成串行介于位线结构与源极线之间。此二极管与该串行耦接，是介于存储单元串行与位线结构及源极线其中一者之间。
在某些实施例中，该串行是与非门串行。
在某些实施例中，该位线结构中的一特定位线、该源极中的一特定源极线及该多条字线中的一特定字线的组合选择，可以辨识出该三维阵列的存储单元中的一特定存储单元。
在某些实施例中，该二极管与该串行耦接，是介于存储单元串行与该位线结构之间。
在某些实施例中，该二极管与该串行耦接，是介于存储单元串行与该源极线之间。
某些实施例包括一串行选择线及一接地选择线。此串行选择线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该多个叠层的表面与该串行选择线交会点建立串行选择装置。此接地选择线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该多个叠层的表面与该接地选择线交会点建立接地选择装置。
在某些实施例中，该二极管耦接于该串行选择装置与该位线结构之间。在某些实施例中，该二极管耦接于该接地选择装置与该源极线之间。
在某些实施例中，该交会区域中的存储元件分别包含一隧穿层、一电荷捕捉层及一阻挡层。
在某些实施例中，该长条半导体材料包含n型硅而该二极管包含一p型区域于该长条半导体材料中。在某些实施例中，该长条半导体材料包含n型硅而该二极管包含一p型栓塞与该长条半导体材料接触。
某些实施例包括逻辑以于编程该存储单元时施加反向偏压至该存储单元未选取串行中的二极管。
本发明的另一目的为提供一种存储装置，包含一集成电路基板以及一个三维阵列的存储单元于该集成电路基板中。此三维阵列包含与非门串行存储单元的叠层；以及二极管与该串行耦接，是介于存储单元串行与位线结构及源极线其中一者之间。
某些实施例中，该位线结构中的一特定位线、该源极中的一特定源极线及该多条字线中的一特定字线的组合选择，可以辨识出该三维阵列的存储单元中的一特定存储单元。
在某些实施例中，该二极管与该串行耦接，是介于存储单元串行与该位线结构之间。在某些实施例中，该二极管与该串行耦接，是介于存储单元串行与该源极线之间。
某些实施例包括一串行选择装置介于该位线结构与该存储单元串行之间；以及一接地选择装置介于该源极线与该存储单元串行之间。
在某些实施例中，该二极管耦接于该串行选择装置与该位线结构之间。在某些实施例中，该二极管耦接于该接地选择装置与该源极线之间。
在某些实施例中，该交会区域中的电荷捕捉结构分别包含一隧穿层、一电荷捕捉层及一阻挡层。
本发明的再一目的为提供一种操作三维与非门闪存的方法。其步骤包含施加一编程调整偏压序列至该三维与非门闪存，该三维阵列包含二极管与该串行耦接，使得该二极管是介于存储单元串行与位线结构及源极线结构其中一者之间。
一条或多条未选取的串行被充电，其中该未选取串行并不包含即将被该编程调整偏压编程的存储单元。在不同的实施例中，此充电是自源极线结构或自位线结构进行。在不同的实施例中，此充电是经由二极管或不经由二极管进行。将该位线结构及源极线结构自该未选取串行及包含即将被该编程调整偏压编程的存储单元的一者或多者的一选取串行解除耦接。编程电压经由即将被该编程调整偏压编程的存储单元的一条或多条字线而施加至该未选取串行及该选取串行。
该存储元件安排成串行介于位线结构与共同源极线之间，且包括二极管与该串行耦接，是介于各自的串行的存储单元串行与位线结构及源极线其中一者之间。第一选择栅极(例如串行选择栅极SSL)可以耦接于对应的位线结构与该存储单元串行之间，且第二选择栅极(例如接地选择栅极GSL)可以耦接于对应的共同源极线与该存储单元串行之间。该二极管可以耦接介于第一选择栅极与该对应的位线结构之间。该二极管可以耦接介于第二选择栅极与该对应的共同源极线之间。
此三维存储装置包含多个山脊状叠层，其是由多个长条半导体材料由绝缘层分隔而成，在此处所描述的范例中安排成串行，其可以经由译码电路而与感测放大器耦接。该多个长条半导体材料具有侧表面于该多个叠层的侧面。在此范例中，此多条作为字线的导线可以与列译码器耦接，安排成正交于该多个叠层之上。此导线具有与该多个叠层顺形的表面(例如底表面)。如此顺形的表面组态导致在与该长条半导体材料的侧表面与多条导线交会点建立一个多层的交会区域。该存储元件安置于介于长条半导体材料的侧表面与导线间的交会区域中。存储元件是可编程的，类似于以下实施例中所描述的可编程电阻结构或是电荷捕捉结构。于特定交会区域中的叠层内的该顺形导线、存储元件及该长条半导体材料的组合构成存储单元的一叠层。此阵列结构的结果可以提供该三维阵列的存储单元。
此多个山脊状叠层及多条导线是利用自动对准的方式形成存储单元。举例而言，多个山脊状叠层中的长条半导体材料可以使用单一刻蚀掩模定义，导致形成交错的沟道，其可以是相对深的且叠层中的长条半导体材料的侧表面是垂直地或是与形成沟道的山脊倾斜的侧面对准。此存储元件可以使用一层或数层全面沉积于叠层之上的材料形成，且使用其它不需要关键对准步骤的工艺形成。此外，多条导线可以利用顺行沉积于一层或数层作为存储元件的材料之上，之后再进行使用此单一刻蚀掩模定义出导线的刻蚀工艺。其结果是，仅使用一个对准步骤定义出叠层中的长条半导体材料，及一个对准步骤定义出多条导线。
此外，此处也描述一种根基于能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)技术的三维、埋藏通道、无结的与非门快闪结构。
本发明对三维垂直栅极与非门快闪设计提供一种非常有效率的阵列译码方式。其晶粒尺寸可以适用于目前的浮动栅极与非门快闪设计中而又可以将密度扩展至一兆位。
本发明也对超高密度三维与非门快闪设计提供了一种可行的电路设计架构。
本发明的目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述。
附图说明
图1显示此处所描述的一个三维存储结构的示意图，其包括多个长条半导体材料平面与Y轴平行且安排成多个山脊状叠层，一存储层于长条半导体材料的侧面，及多条具有与其下的多个山脊状叠层顺形的底表面的导线。
图2显示图1的存储单元结构在沿着Z-X平面的剖面图。
图3显示图1的存储单元结构在沿着Y-X平面的剖面图。
图4显示具有图1结构的反熔丝为基础存储器的示意图。
图5显示此处所描述的一个三维与非门快闪存储结构的示意图，其包括多个长条半导体材料平面与Y轴平行且安排成多个山脊状叠层，一电荷捕捉存储层于长条半导体材料的侧面，及多条具有与其下的多个山脊状叠层顺型的底表面的导线。
图6显示图5的存储单元结构在沿着Z-X平面的剖面图。
图7显示图5的存储单元结构在沿着Y-X平面的剖面图。
图8显示具有图5和图23结构的与非门闪存的示意图。
图9显示一个类似于图5的三维与非门快闪存储结构的替代实施例的示意图，其中存储材料层自导线间移除。
图10显示图9的存储单元结构在沿着Z-X平面的剖面图。
图11显示图9的存储单元结构在沿着Y-X平面的剖面图。
图12显示实施制造如图1、图5和图9中的存储装置的工艺第一阶段的剖面示意图。
图13显示实施制造如图1、图5和图9中的存储装置的工艺第二阶段的剖面示意图。
图14A显示实施制造如图1中的存储装置的工艺第三阶段的剖面示意图。
图14B显示实施制造如图5中的存储装置的工艺第三阶段的剖面示意图。
图15显示实施制造如图1、图5和图9中的存储装置的工艺第三阶段的剖面示意图。
图16显示实施制造如图1、图5和图9中的存储装置的工艺第四阶段的剖面示意图。
图17显示根据本发明一实施例的集成电路的简化方快示意图，其中集成电路包括具有行、列及平面译码电路的三维可编程电阻只读存储器阵列。
图18显示根据本发明另一实施例的集成电路的简化方快示意图，其中集成电路包括具有行、列及平面译码电路的三维与非门闪存阵列。
图19为三维与非门闪存阵列一部份的隧穿电子显微镜图。
图20显示一三维与非门快闪存储结构中具有二极管于此串行的位线结构与存储串行之间的剖面图。
图21显示一三维与非门快闪存储结构中具有二极管于此串行的位线结构与存储串行之间的示意图，其显示两个存储单元平面，每一个平面具有6个电荷捕捉存储单元安排成与非门组态。
图22显示类似于图20中的阵列的编程操作的时序示意图。
图23显示一三维与非门快闪存储结构中具有二极管于此串行的位线结构与存储串行之间在进行读取操作时的剖面图。
图24显示一三维与非门快闪存储结构中具有二极管于此串行的位线结构与存储串行之间在进行编程操作时的剖面图。
图25显示一三维与非门快闪存储结构中具有二极管于此串行的位线结构与存储串行之间的示意图，其是使用多晶硅栓塞作为二极管。
图26显示一三维与非门快闪存储结构中具有二极管于此串行的源极线结构与存储串行之间的剖面图。
图27显示一三维与非门快闪存储结构中具有二极管于此串行的源极线结构与存储串行之间的示意图，其显示两个存储单元平面。
图28显示于图21中的阵列的编程操作的第一范例的时序示意图。
图29显示于图21中的阵列的编程操作的第二范例的时序示意图。
图30显示于图21中的阵列的编程操作的另一个范例的时序示意图。
图31显示一个类似于图27中的三维与非门快闪存储结构的示意图，在此图标中显示此串行中包括二极管形成于源极线结构与存储串行之间。
图32显示于图31中的阵列的编程操作的一个范例的时序示意图。
图33A和图33B为三维与非门快闪存储阵列一部份的隧穿电子显微镜的相片。
图34为实验测量的多晶硅二极管的电流电压(IV)特性图。
图35为实验测量的与三维与非门存储器连接的多晶硅二极管的读取电流特性图。
图36为实验测量的与三维与非门存储器连接的多晶硅二极管的编程抑制特性图。
图37为实验测量的与三维与非门存储器连接的多晶硅二极管的源极偏压效应对于编程干扰影响。
图38为实验测量的与三维与非门存储器连接的多晶硅二极管的导通栅极电压效应对于编程干扰影响。
图39为实验测量的与三维与非门存储器连接的多晶硅二极管的区块擦除转换电流示意图。
图40为实验测量的与三维与非门存储器连接的多晶硅二极管的编程及擦除状态电流电压特性示意图，此存储器具有不同数目标编程/擦除循环。
图41为实验测量的与三维与非门存储器连接的多晶硅二极管的临界电压分布示意图，此存储器具有检查表分布的编程/擦除存储单元。
【主要元件符号说明】
10、110：绝缘层
11～14、111～114：长条半导体材料
15、115：存储材料
16、17、116、117：导线
18、19、118、119：金属硅化物
20、120：沟道
21～24、121～124：绝缘材料
25、26、125、126：有源区
30～35、40～45、70～78、80、82、84：存储单元
51～56：长条半导体材料叠层
60(60-1、60-2、60-3)、61、160～162：字线
86、87：源极线
90～95：区块选择晶体管
97、397：隧穿介电层
98、398：电荷储存层
99、399：阻挡介电层
83：串行选择线
85、88、89：串行选择晶体管
106、107、108：位线
128、129、130：源/漏极区域
210、212、214：绝缘层
211、213：半导体
215：存储材料层
250：山脊状叠层
315：电荷捕捉层
225：导线
226、1426：金属硅化物
875、975：集成电路
860：具有二极管于存储串行中的三维可编程电阻只读存储器阵列
960：有二极管于存储串行中的三维与非门闪存阵列
858、958：平面译码器
859、959：串行选择线
861、961：列译码器
862、962：字线
863、963：行译码器
864、964：位线
865、965、867、967：总线
866、966：感测放大器/数据输入结构
874、974：其它电路
869、969：状态机构
868、968：偏压调整供应电压
871、971：数据输入线
872、972：数据输出线
410、1410：基板
1412～1414：长条半导体材料
1415、1515：区域
1425-1到1425-n：导线
1427：串行选择线SSL
1428：整体源极线GSL
1449：P+注入区域
1450、1451、1550、1551：栓塞
1491：导电材料
1492、1592：二极管
1106：串行选择线
1110～1113：二极管
1160～1162：导线
1170～1175、1180、1182：存储单元
1190、1191：接地选择晶体管
1196、1197：串行选择晶体管
具体实施方式
本发明以下的实施例描述是搭配图1到图41进行说明。
图1显示一个三维可编程电阻存储阵列的一个2×2存储单元部分的示意图，在图中将填充材料省略以清楚的表示构成此三维阵列的长条半导体材料的叠层及正交的导线。在此图式中，仅显示两个平面。然而，平面的数目可以扩展至非常大的数目。如图1中所示，此存储阵列形成于具有一绝缘层10于其下的半导体或其它结构(未示)上方的集成电路基板之上。此存储阵列包括多个长条半导体材料的叠层11、12、13、14彼此由绝缘材料21、22、23、24分隔。此叠层为山脊形状且沿着图中的Y轴方向延伸，所以长条半导体材料11～14可以组态为位线，且延伸出基板。长条半导体材料11、13可以作为第一存储平面上的位线，而长条半导体材料12、14可以作为第二存储平面上的位线。一层存储材料15，例如是反熔丝材料，在此范例中包覆于长条半导体材料之上，且在其它的范例中，至少形成于长条半导体材料的侧壁。多条导线16、17与这些长条半导体材料叠层正交。多条导线16、17具有与这些长条半导体材料叠层顺形的表面，并填入由这些叠层所定义的沟道(例如20)之中，且在介于长条半导体材料11～14叠层与多条导线16、17之间侧表面交会点之处定义多层阵列的接口区域。一层金属硅化物(例如硅化钨、硅化钴、硅化钛)18、19形成于多条导线16、17的上表面。
存储材料层15，可以包含例如是二氧化硅、氮氧化硅或是其它氧化硅的反熔丝材料，举例而言，具有介于1到5纳米数量级的厚度。也可以利用其它的反熔丝材料，例如氮化硅。长条半导体材料11～14可以是具有第一导电型态(例如p型)的半导体材料。导线16、17可以是具有第二导电型态(例如n型)的半导体材料。举例而言，长条半导体材料11～14可以使用p型多晶硅而导线16、17可以使用浓掺杂的n+型多晶硅。长条半导体材料的宽度必须足以提供二极管操作所需的空乏区域。因此，存储单元包含一个形成于三维交会点阵列中介于长条多晶硅及导线整流器间的PN结，此PN结具有一可编程反熔丝层于阴极与阳极之间。在其它的实施例中，可以使用不同的可编程电阻存储材料，包括转换金属氧化物，例如钨上方的氧化钨或是掺杂金属氧化物的长条半导体材料。如此的材料可以被编程及擦除，且可以在储存多位于一存储单元中的操作应用。
图2显示在导线16与长条半导体材料14交会处沿着存储单元Z-X平面的剖面图。有源区25、26形成长条半导体材料14的两侧及介于导线16与长条半导体材料14之间。在自然状态，反熔丝存储材料层15具有高电阻。于编程之后，此反熔丝存储材料崩溃，导致反熔丝存储材料内的有源区25、26之一或两者回到一低电阻状态。在此处所描述的实施例中，每一个存储单元具有两个有源区25、26形成长条半导体材料14的两侧。图3显示在导线16、17与长条半导体材料14交会处沿着存储单元X-Y平面的剖面图。图中显示自由导线16定义的字线经过反熔丝存储材料层15至长条半导体材料14的电流路径。
电子的流动是由图3中的虚线显示，自n+导线16进入p型长条半导体材料14，且沿着长条半导体材料14(虚线箭头)至感测放大器，在感测放大器处可以测量以指示所选取存储单元的状态。在一典型实施例中，是使用约1纳米厚的氧化硅作为反熔丝材料，且利用图17中的芯片内控制电路施加包含5～7伏特脉冲及脉冲宽度约为1微秒的编程脉冲。而读取脉冲是利用图17中的芯片内控制电路施加包含1～2伏特脉冲及与组态相关的脉冲宽度。此读取脉冲可以远短于编程脉冲。
图4显示两个存储单元平面，每一个平面具有六个存储单元。这些存储单元由具有介于阴极与阳极之间的反熔丝材料层(虚线代表)的二极管标示来表示。此两个存储单元平面由作为第一字线WLn和第二字线WLn+1的导线60和61与分别作为位线BLn、BLn+1和BLn+2的第一、第二和第三长条半导体材料叠层51、52，53、54和55、56交会处定义出此阵列的第一和第二层。存储单元的第一平面包括在长条半导体材料叠层52上的存储单元30、31，在长条半导体材料叠层54上的存储单元32、33以及在长条半导体材料叠层56上的存储单元34、35。存储单元的第二平面包括在长条半导体材料叠层51上的存储单元40、41，在长条半导体材料叠层53上的存储单元42、43以及在长条半导体材料叠层55上的存储单元44、45。如图中所示，导线60是作为字线WLn，其包括垂直延伸的60-1、60-2、60-3与图1中介于叠层间的沟道内的材料对应，以将导线60与每一个平面中的3个例示长条半导体材料叠层耦接。一个阵列可以实施成如此处所描述般具有许多层，以构成接近或到达每芯片兆位的非常高密度的存储器。
图5显示一个三维可编程电阻存储阵列的一个2×2存储单元部分的示意图，在图中具有填充材料以清楚的表示与构成此三维阵列的长条半导体材料的叠层及正交的导线相对关系。在此图式中，仅显示两层。然而，层次的数目可以扩展至非常大的数目。如图5中所示，此存储阵列形成于具有一绝缘层110于其下的半导体或其它结构(未示)上方的集成电路基板之上。此存储阵列包括多个长条半导体材料的叠层111、112、113、114彼此由绝缘材料121、122、123、124分隔。此叠层为山脊形状且沿着图中的Y轴方向延伸，所以长条半导体材料111～114可以组态为位线，且延伸出基板。长条半导体材料111、113可以作为第一存储平面上的位线，而长条半导体材料112、114可以作为第二存储平面上的位线。
在第一叠层中介于长条半导体材料111和112之间的绝缘材料121以及在第二叠层中介于长条半导体材料113和114之间的绝缘材料123具有大于等于约40纳米的等效氧化层厚度(EOT)，其中等效氧化层厚度(EOT)是此绝缘材料的厚度乘以氧化硅与绝缘层的介电常数比值所转换的氧化层厚度。此处所使用的名词″约40纳米″是考虑典型如此装置的工艺中约10％数量级变动的结果。此绝缘层的厚度对于减少此结构中相邻存储单元间的干扰具有重要的影响。在某些实施例中，绝缘材料的等效氧化层厚度(EOT)可以最小达到30纳米而仍能在相邻层间具有足够的隔离。
一层存储材料115，例如是介电电荷捕捉结构，在此范例中包覆于长条半导体材料之上。多条导线116、117与这些长条半导体材料叠层正交。多条导线116、117具有与这些长条半导体材料叠层顺形的表面，并填入由这些叠层所定义的沟道(例如120)之中，且在介于长条半导体材料111～114叠层与多条导线116、117之间侧表面交会点之处定义多层阵列的接口区域。一层金属硅化物(例如硅化钨、硅化钴、硅化钛)118、119形成于多条导线116、117的上表面。
纳米线的金属氧化物半导体场效晶体管型态通过提供纳米线或纳米管结构于导线111～114之上的通道区域而也被组态成此种方式，如同Paul等人的论文″Impact of a Process Variation on Nanowire and Nanotube DevicePerformance″，IEEE Transactions on Electron Device，Vo1.54，No.9，2007年9月11～13日，在此引为参考数据。
因此，可以形成组态为与非门快闪阵列的三维阵列的SONOS型态存储单元。源极、漏极和通道形成于硅长条半导体材料111～114中，存储材料层115包括氧化硅(O)的隧穿介电层97、氮化硅(N)的电荷储存层98、氧化硅(O)的阻挡介电层99及多晶硅(S)的导线116、117。
长条半导体材料111～114可以是p型半导体材料而导线116、117可以使用相同或不同的半导体材料(例如p+型态)。举例而言，长条半导体材料111～114可以是p型多晶硅，或是p型外延单晶硅，而导线116、117可以使用相对浓掺杂的p+多晶硅。
替代地，长条半导体材料111～114可以是n型半导体材料而导线116、117可以使用相同或不同导电型态的半导体材料(例如p+型态)。此n型半导体材料安排导致埋藏-通道空乏型态的电荷捕捉存储单元。举例而言，长条半导体材料111～114可以是n型多晶硅，或是n型外延单晶硅，而导线116、117可以使用相对浓掺杂的p+多晶硅。典型n型长条半导体材料的掺杂浓度约为1018/cm3，可使用实施例的范围大约在1017/cm3到1019/cm3之间。使用n型长条半导体材料对于无结的实施例是较佳的选择，因为可以改善沿着与非门串行的导电率及因此允许更高的读取电流。
因此，包含场效晶体管的此存储单元具有电荷储存结构形成于此交会点的三维阵列结构中。使用约25纳米数量级的长条半导体材料和导线厚度，且具有山脊形状叠层的间距也是约25纳米数量级，具有数十层(例如三十层)的装置在单芯片中可以达到兆(1012)位的容量。
此存储材料层115可以包含其它的电荷储存结构。举例而言，可以使用能隙工程(BE)的SONOS电荷储存结构所取代，其包括介电隧穿层97，且层次间在0V偏压时具有倒U型价带。在一实施例中，此多层隧穿层包括第一层称为空穴隧穿层，第二层称为能带补偿层及第三层称为隔离层。在此实施例中，空穴隧穿层97包括二氧化硅层形成于长条半导体材料的侧表面，其可利用如现场蒸汽产生(in-situ steam generation，ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式来进行氮化。第一层中的二氧化硅的厚度是小于20埃，且最好是小于15埃，在一代表性实施例中为10或12埃。
在此实施例中，能带补偿层包含氮化硅层是位于空穴隧穿层之上，且其是利用像是低压化学气相沉积LPCVD的技术，于680℃下使用二氯硅烷(dichlorosilane，DCS)与氨的前驱物来形成。于其它工艺中，能带补偿层包括氮氧化硅，其是利用类似的工艺及一氧化二氮前驱物来形成。能带补偿层中的氮化硅层的厚度是小于30埃，且较佳为25埃或更小。
在此实施例中，隔离层包含二氧化硅层是位于能带补偿层上，且其是利用像是LPCVD高温氧化物HTO沉积的方式形成。隔离层中的二氧化硅层厚度是小于35埃，且较佳为25埃或更小。如此的三层隧穿介电层产生了”倒U”形状的价带能阶。
第一处的价带能阶可使电场足以诱发空穴隧穿通过该第一处与半导体主体(或长条半导体材料)接口间的薄区域，且其亦足以提升第一处后的价带能阶，以有效消除第一处后的复合隧穿介电层内的空穴隧穿现象。此种结构，除了建立此三层隧穿介电层”倒U”形状的价带，也可达成电场辅助的高速空穴隧穿，其亦可在电场不存在或为了其它操作目的(像是从存储单元读取数据或编程邻近的存储单元)而仅诱发小电场的情形下，有效的预防电荷流失通过经复合隧穿介电层结构。
于一代表性的装置中，存储材料层115包含能隙工程(BE)复合隧穿介电层，其包含第一层的二氧化硅的厚度是小于2纳米，一层氮化硅层的厚度是小于3纳米及一第二层的二氧化硅层厚度是小于4纳米。在一实施例中，此复合隧穿介电层包含超薄氧化硅层O1(例如小于等于15埃)、超薄氮化硅层N1(例如小于等于30埃)以及超薄氧化硅层O2(例如小于等于35埃)所组成，且其可在和半导体主体或长条半导体材料的界面起算的一个15埃或更小的补偿下，增加约2.6电子伏特的价带能阶。通过一低价带能阶区域(高空穴隧穿势垒)与高传导带能阶，O2层可将N1层与电荷捕捉层分开一第二补偿(例如从接口起算约30埃至45埃)。由于第二处距离接口较远，足以诱发空穴隧穿的电场可提高第二处后的价带能阶，以使其有效地消除空穴隧穿势垒。因此，O2层并不会严重干扰电场辅助的空穴隧穿，同时又可增进经工程隧穿介电结构在低电场时阻绝电荷流失的能力。
存储材料层115中的电荷捕捉层在此实施例中包含氮化硅层的厚度是大于50埃，包括举例而言，厚度约70埃的氮化硅，且其是利用如LPCVD方式形成。本发明也可使用其它电荷捕捉材料与结构，包括像是氮氧化硅(SixOyNz)、高含硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。
在此实施例中存储材料层115中的阻挡介电层是氧化硅，其厚度是大于50埃，且包含在此实施例中式90埃，且可以使用将氮化硅进行湿法转换的湿炉管氧化工艺。在其它实施例中则可以使用高温氧化物(HTO)或是LPCVD沉积方式形成的氧化硅。也可以使用其它的阻挡介电层材料例如是氧化铝的高介电系数材料。
在一代表性实施例中，空穴隧穿层中的二氧化硅的厚度为13埃；能带补偿层的氮化硅层厚度为20埃；隔离层的二氧化硅层层厚度为25埃；电荷捕捉层的氮化硅层厚度为70埃；及阻挡介电层可以是厚度90埃的氧化硅。导线116、117的栅极材料可以是p+多晶硅(其功函数为5.1电子伏特)。
图6显示在导线116与长条半导体材料114交会处形成的电荷捕捉存储单元沿着存储单元Z-X平面的剖面图。有源区125、126形成长条半导体材料114介于导线116与长条半导体材料114之间的两侧。在图6所描述的实施例中，每一个存储单元是双重栅极场效晶体管具有两个有源区125、126形成长条半导体材料114的两侧。
图7显示在导线116与长条半导体材料114交会处形成的电荷捕捉存储单元沿着存储单元X-Y平面的剖面图。图中也显示流至长条半导体材料114的电流路径。电子的流动如图中虚线所示，是沿着p型长条半导体材料流至感测放大器，其可以测量以指示所选取存储单元的状态。介于作为字线的导线116、117之间的源/漏极区域128、129、130可以是″无结″的，也就是源/漏极的掺杂型态不需要与字线底下的通道区域的掺杂型态不同。在此″无结″的实施例中，电荷捕捉场效晶体管可以具有p型通道结构。此外，在某些实施例中，源/漏极的掺杂可以在定义字线之后利用自动对准注入的方式形成。
在替代实施例中，长条半导体材料111～114可以在″无结″的安排中使用浅掺杂n型半导体主体，导致形成可以在空乏模式下操作的埋藏-通道场效晶体管，此电荷捕捉存储单元具有自然偏移至较低的临界电压分布。
图8显示两个存储单元平面，每一个平面具有9个电荷捕捉存储单元安排成与非门组态，其是一正方体的代表例示，可以包括许多平面及许多字线。此两个存储单元平面由作为字线WLn-1、WLn和WLn+1的导线160、161和162，其分别为第一、第二和第三长条半导体材料叠层。
存储单元的第一平面包括存储单元70、71和72于一与非门串行中，且位于长条半导体材料叠层之上，及存储单元73、74和75于一与非门串行中，且位于长条半导体材料叠层之上，以及存储单元76、77和78于一与非门串行中，且位于长条半导体材料叠层之上。在此例示中，存储单元的第二平面与立方体的底平面对应，且包括存储单元(例如80、82和84)利用类似于第一平面的方式安排于与非门串行中。
如图中所示，作为字线WLn的导线161包括垂直延伸部分，其与图5中介于叠层之间的沟道120内材料对应，以将导线161与所有平面中介于长条半导体材料间的沟道内的接口区域的存储单元(例如第一平面中存储单元的71、74和77)耦接。
位线与源极线是位于此存储串行的相对端。位线106、107和108通过位线信号BLn-1、BLn和BLn+1的控制而连接至存储串行中的不同叠层。在此安排中由信号SLn控制的源极线86终结上半平面的与非门串行。类似地，在此安排中由信号SLn+1控制的源极线87终结下半平面的与非门串行。
在此安排中，串行选择晶体管85、88和89连接介于各自的与非门串行与位线BLn-1、BLn和BLn+1之间。串行选择线83与字线平行。
在此安排中，区块选择晶体管90～95将与非门串行与源极线之一耦接。在此范例中，接地选择线GSL与区块选择晶体管90～95连接，且可以使用类似于导线160、161和162的方式实施。在某些实施例中，此串行选择晶体管及区块选择晶体管可以使用与存储单元中的栅氧化层相同的介电叠层。在其它的实施例中，可以使用典型栅氧化层来取代。此外，通道长度及宽度可以视设计的需要而调整以提供这些晶体管适当的切换功能。
图9显示一个类似于图5的替代结构示意图，在图中类似结构中使用相同的参考标号，且不再加以描述。图9与图5不同的部分是绝缘层110的表面110A及长条半导体材料113、114的侧表面113A、114A于刻蚀形成字线之后在作为字线的导线(例如160)之间裸露出来。因此，存储材料层115在字线之间可以完全或部分刻蚀而不会影响到操作。然而，在某些结构中并不需要如此处所描述的一般刻蚀通过存储材料层115来形成介电电荷捕捉结构。
图10显示类似图6的存储单元沿着Z-X平面的剖面图。图10与图6完全相同，显示图9存储单元中的结构，在此剖面图中与图5实施的结构的剖面图相同。图11显示类似图7的存储单元沿着X-Y平面的剖面图。图11与图7不同的部分是沿着长条半导体材料114的侧表面(例如114A)的区域128a、129a和130a中的存储材料被移除。
图12到图16显示实施如此处所描述的三维存储阵列的基本工艺阶段流程图，其仅使用2个对阵列构成对准十分关键影响的图案化掩模步骤。在图12中，显示交错沉积绝缘层210、212、214及半导体层211、213之后的结构，举例而言半导体层可以使用全面沉积的掺杂半导体形成于芯片的阵列区域。根据实施例的不同，半导体层可以使用具有n型或p型掺杂的多晶硅或外延单晶硅。层间绝缘层210、212、214可以举例而言使用二氧化硅、其它氧化硅或是氮化硅。这些层可以使用许多不同方式形成，包括业界熟知的低压化学气相沉积(LPCVD)等技术。
图13显示第一光刻图案化步骤的结果，其用来定义多个山脊状的长条半导体材料叠层250，其中此长条半导体材料是由半导体层211、213构成且由绝缘层210、212、214分隔。具有很深及很高的深宽比的沟道可以形成于多层叠层之间，其是使用光刻为基础的工艺及施加含碳硬式掩模和反应式离子刻蚀。
图14A和图14B分别显示包括例如是反熔丝存储单元结构的可编程电阻存储结构及包括例如是硅氧氮氧硅(SONOS)型态存储单元结构的可编程电荷捕捉存储结构实施例中下一个阶段的剖面图。
图14A显示包括如图1所示的单层反熔丝存储单元结构的可编程电阻存储结构实施例全面沉积一存储材料215后的结果。替代地，可以进行氧化工艺而不使用全面沉积以形成氧化物于长条半导体材料裸露的侧面，其中氧化物作为存储材料。
图14B显示包括如图4所示的多层电荷捕捉结构的可编程电阻存储结构实施例全面沉积一存储材料315后的结果，此多层电荷捕捉结构包括一隧穿层397、一电荷捕捉层398及一阻挡层399。如图14A和图14B所示，存储材料层235、315是利用顺形方式沉积于山脊状的长条半导体材料叠层(图13中的250)之上。
图15显示导电材料填充高深宽比沟道步骤后的结果，此导电材料可以例如是具有n型或p型掺杂，用来作为字线的导线，被沉积以形成层225。此外，在使用多晶硅的实施例中，一层硅化物226形成于层225之上。如图中所示，例如低压化学气相沉积(LPCVD)的多晶硅等高深宽比沉积技术在此实施例中使用以填充介于山脊状叠层间的沟道，即使是非常窄具有高深宽比的10纳米数量级沟道也可行。
图16图显示第二光刻图案化步骤的结果，其用来定义此三维存储阵列中作为字线的多条导线260。此第二光刻图案化步骤使用单一掩模定义此阵列中刻蚀介于导线间高深宽比沟道的临界尺寸，而不需要施刻通过山脊状的叠层。多晶硅可以使用具有对多晶硅与氧化硅或氮化硅高度选择性的刻蚀工艺来进行刻蚀。因此，替代地刻蚀工艺可以使用与刻蚀半导体及绝缘层相同的掩模进行，此工艺会停止于底部绝缘层210。
一选择性的工艺步骤包括形成硬式掩模于多条导线之上，这些导线包括字线、接地选择线及串行选择线。此硬式掩模可以使用相对厚的氮化物或其它可以阻挡离子注入的材料形成。于硬式掩模形成之后，可以进行离子注入以增加长条半导体材料中的掺杂浓度，及因此降低沿着长条半导体材料电流路径上的电阻。通过使用控制注入能量，注入可以导致穿过底长条半导体材料，及每一个在叠层中的上方长条半导体材料。
之后，移除硬式掩模将多条导线上方的硅化物裸露出来。于一层间介电层形成于阵列上方之后，介层孔被形成且举例而言使用钨的栓塞填充于其中。作为位线BL的上方金属线被图案化且与译码电路连接。一个三维译码电路被以图中的方式建立，使用一字线、一位线、及一源极线来存取一选取存储单元。可参阅标题为″Plane Decoding Method and Device forThree Dimensional Memories″的美国专利第6906940号。
为了编程一所选取反熔丝型态存储单元，在此实施例中所选取字线被偏压至-7V，未选取字线可以设定为0V，所选取位线也可以设定为0V，未选取位线可以设定为0V，所选取源极线可以设定为-3.3V，而未选取源极线可以设定为0V。为了读取一所选取存储单元，在此实施例中所选取字线被偏压至-1.5V，未选取字线可以设定为0V，所选取位线也可以设定为0V，未选取位线可以设定为0V，所选取源极线SL可以设定为-3.3V，而未选取源极线可以设定为0V。
图17显示根据本发明一实施例的集成电路的简化示意图。其中集成电路875包括使用具有此处所描述的三维可编程电阻只读存储器(RRAM)阵列860于一半导体基板之上。一列译码器861与沿着存储阵列860列方向安排的多条字线862耦接且电性沟通。行译码器863与沿着存储阵列860行方向安排的多条位线864(或之前所描述的串行选择线)电性沟通以对自阵列860的存储单元进行读取及编程数据操作。一平面译码器858与此阵列860平面上的之前所描述的源串行选择线859(或之前所描述的位线)耦接。地址是由总线865提供给行译码器863、列译码器861与平面译码器858。方块866中的感测放大器与数据输入结构经由数据总线867与行译码器863耦接。数据由集成电路875上的输入/输出端口提供给数据输入线871，或者由集成电路875其它内部/外部的数据源，输入至方块866中的数据输入结构。其它电路874包含于集成电路875之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由可编程电阻存储单元阵列所支持的***单芯片功能。数据由方块866中的感测放大器，经由数据输出线872，提供至集成电路875，或提供至集成电路875内部/外部的其它数据终端。
在本实施例中所使用的控制器是使用了偏压调整状态机构869，并控制了由电压供应源或是方块868产生或提供的偏压调整供应电压的应用，例如读取和编程电压。该控制器可利用特殊目的逻辑电路而应用，如本领域技术人员所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。
图18显示根据本发明一实施例的集成电路的简化示意图。其中集成电路975包括使用具有此处所描述的三维与非门闪存阵列阵列960于一半导体基板之上。一列译码器961与沿着存储阵列960列方向安排的多条字线962耦接且电性沟通。行译码器963与沿着存储阵列960行方向安排的多条位线964(或之前所描述的串行选择线)电性沟通以对自阵列960的存储单元进行读取及编程数据操作。一平面译码器958与此阵列960平面上的之前所描述的串行选择线959(或之前所描述的位线)耦接。地址是由总线965提供给行译码器963、列译码器961与平面译码器958。方块966中的感测放大器与数据输入结构经由数据总线967与行译码器963耦接。数据由集成电路975上的输入/输出端口提供给数据输入线971，或者由集成电路975其它内部/外部的数据源，输入至方块966中的数据输入结构。在此例示实施例中，其它电路974包含于集成电路975之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由与非门闪存阵列所支持的***单芯片功能。数据由方块966中的感测放大器，经由数据输出线972，提供至集成电路975，或提供至集成电路975内部/外部的其它数据终端。
在本实施例中所使用的控制器是使用了偏压调整状态机构969，并控制了由电压供应源或是方块868产生或提供的偏压调整供应电压的应用，例如读取、编程、擦除、擦除验证、以及编程验证电压。该控制器可利用特殊目的逻辑电路而应用，如本领域技术人员所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。
图19为8层垂直通道薄膜晶体管能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)电荷捕捉与非门装置一部份的隧穿电子显微镜的剖面图，其是以成图8及图23的方式被制造、测试及安排译码。此装置是利用75纳米的半间距形成。其通道为大约18纳米厚的n型多晶硅。没有进行额外的结注入而形成无结结构。在半导体长条间用来隔离通道的绝缘材料是在Z轴方向，且其是厚度约为40纳米的氧化硅。所提供的栅极为P+多晶硅线。此串行选择及接地选择装置具有较存储单元更长的通道长度。此测试装置具有32个字线、无结的与非门串行。因为形成所示结构所使用的沟道刻蚀具有倾斜的形状，在沟道的底部具有距宽的硅线，而且在细线间的绝缘材料距多晶硅被刻蚀得更多，所以图19中下方细线的宽度系比上方细线的宽度还宽。
图20显示一实施例中具有二极管(例如二极管1492)于此与非门串行半导体主体内的存储单元剖面图。此结构包括多个山脊状叠层，其包括长条半导体材料1414、1413、1412于各自山脊状叠层平面的基板上。多条作为字线的导线1425-1到1425-n(为简化起见图中仅显示两条)与叠层正交且延伸穿越，及如之前所描述的顺形地形成于存储层之上。作为串行选择线SSL的导线1427及作为整体源极线GSL的导线1428和其它的如此线安排成与作为字线的多条导线平行。这些导线可以利用例如是具有n型或p型掺杂多晶硅的导电材料1491形成，以供用来作为字线的导线使用。硅化物层1426可以形成于作为字线、串行选择线SSL及整体源极线GSL的多条导线之上。
在区域1415中，长条半导体材料1414、1413、1412经由整体源极线内联机而与相同平面中的其它长条半导体材料连接，及与一平面译码器(未示)连接。长条半导体材料是使用之前所描述的阶梯接触区域而在整体源极线内联机中延伸。
二极管(例如1492)放置于与导线1425-1到1425-n连接的存储单元及将位线BLn和BLn+1与长条半导体材料1414、1413、1412连接的栓塞1450、1451之间。在此例示范例中，二极管是由长条半导体材料中的P+注入区域(例如1449)形成。栓塞1450、1451可以包括掺杂多晶硅、钨或是其它垂直内连接技术。上方位线BLn和BLn+1连接介于栓塞1450、1451与行译码电路(未示)之间。
在图20所示的结构中，并不需要在阵列中的串行选择栅极与共同源极选择栅极上形成接触。
图21显示两个存储单元平面，每一个平面具有6个电荷捕捉存储单元安排成与非门组态，其是一正方体的代表例示，可以包括许多平面及许多字线。此两个存储单元平面由作为字线WLn-1、WLn和WLn+1的导线1160、1161和1162，其分别为第一、第二和第三长条半导体材料叠层。
存储单元的第一平面包括存储单元1170、1171和1172于一与非门串行中，且位于长条半导体材料叠层之上，及存储单元1173、1174和1175于一与非门串行中，且位于长条半导体材料叠层之上。在此例示中，存储单元的第二平面与立方体的底平面对应，且包括存储单元(例如1182和1184)利用类似于第一平面的方式安排于与非门串行中。
如图中所示，作为字线WLn的导线1161包括垂直延伸部分，其与图5中介于叠层之间的沟道120内材料对应，以将导线1161与所有平面中介于长条半导体材料间的沟道内的接口区域的存储单元(例如第一平面中存储单元的1171、1174)耦接。
串行选择晶体管1196、1197连接介于各自的与非门串行与位线BL1和BL2之间。类似地，在此安排中，此正方体底平面中的类似串行选择晶体管连接介于各自的与非门串行与位线BL1和BL2之间，使得行解碼施加于这些位线。串行选择线1106与串行选择晶体管1196、1197连接，且与字线平行，如图20中所示。
在此范例中，二极管1110、1111、1112、1113连接在此串行与对应的位线之间。
接地选择晶体管1190、1191安排在此与非门串行中的相对侧且用来将在一选取层中的此与非门串行与一共同源极参考线耦接。此共同源极参考线由此结构中的平面译码器译码。接地选择线GSL可以使用类似于导线1160、1161和1162的方式实施。在某些实施例中，此串行选择晶体管及接地选择晶体管可以使用与存储单元中的栅氧化层相同的介电叠层。在其它的实施例中，可以使用典型栅氧化层来取代。此外，通道长度及宽度可以视设计的需要而调整以提供这些晶体管适当的切换功能。以下将描述编程操作，其中目标存储单元是图21中的存储单元A，且分别会对代表与目标存储单元A在相同平面/源极线及相同列/字线，但是不同行/位线的存储单元B，对在与目标存储单元A在相同行/位线及相同列/字线，但是不同平面/源极线的存储单元C，对在与目标存储单元A在相同列/字线，但是不同行/位线及不同平面/源极线的存储单元D，对在与目标存储单元A在相同平面/源极线及相同行/位线，但是不同列/字线的存储单元E，考虑存储单元的干扰条件。
根据此安排，此串行选择线及共同源极选择线可以在一立方体中以立方体为基础的方式译码。此字线可以在一列中以列为基础的方式译码。此共同源极线可以在一平面中以平面为基础的方式译码。此位线可以在一行中以行为基础的方式译码。
图22显示类似于图20中的阵列的编程操作的时序示意图。此编程区间分割成标示为T1、T2和T3的三个主要区段。在T1的第一部分时，此立方体中的接地选择线GSL和未选取的共同源极线CSL(显示于图中标示为SL)被设定为VCC，其大约是3.3V而选取的共同源极线CSL则保留在约0V。此外，此串行选择线SSL也保留在约0V。如此可以达到将所选取的平面与0V的耦合效应且未选取的平面是浮接的，造成介于未选取的共同源极线与共同源极选择线之间的差值不足以开启共同源极选择线的栅极。于一小段转换时间之后，此电路中的未选取字线及其它的导通栅极(例如假字线及选择栅极)被耦接至一约为10V的导通电压值。类似地，此选取字线被耦接至相同或接近的电压值，而接地选择线GSL和未选取的共同源极线CSL被保留在VCC。如此会造成此正方体未选取平面中的主体区域的自我压升效应。请参阅图21，存储单元C和D在区间T1中因为此操作的结果而具有压升区域。
在T2区段中，接地选择线GSL和未选取的共同源极线CSL转变回到0V，而字线及导通栅极保留在导通电压。于接地选择线GSL和未选取的共同源极线CSL转变回到0V的一小段时间之后，此立方体中的串行选择线SSL转变至VCC，其可以是如之前所描述的约3.3V。类似地，未选取的位线也转变至VCC。T2时间中的偏压结果会造成在相同平面/源极线及相同列/字线，但是不同行/位线的存储单元(如存储单元B)的通道以及在相同列/字线，但是不同行/位线及不同平面/源极线的存储单元(如存储单元D)的通道通过自我压升而被升压。存储单元C的升压通道电压因会此二极管而不会由位线BL泄漏。于T2段落之后，串行选择线SSL和未选取的位线转变回到0V。
在T3区段中，于接地选择线GSL和未选取的共同源极线CSL转变回到0V之后，选取字线的电压被提升至一例如是20V的编程电位，而串行选择线SSL、接地选择线GSL、选取位线、未选取位线、选取的共同源极线CSL和未选取的共同源极线CSL保持在0V。于T1和T2的时间区段中所选取存储单元中会形成一反转的通道，且因此即使是在串行选择栅极和选择共同源极栅极皆关闭的情况下也可以达成编程。必须注意的是在与目标存储单元A在相同平面/源极线及相同行/位线，但是不同列/字线的存储单元E，仅会因为导通电压施加在未选取字线而受到干扰。所以所施加的导通电压必须足够低(例如小于10V)以防止储存在这些存储单元中的数据受到干扰。
于编程区间之后，所有的电压皆回到约0V。
图20中结构的不同实施例使用漏极端(位线)正向感测。在不同的实施例中，此二极管于读取及编程抑制操作时抑制散失的电流路径。
图23显示类似于图20中的阵列的读取操作的偏压条件示意图。根据图23显示施加于基板410上结构的偏压条件，一立方体中一平面上的存储单元的读取偏压为施加导通电压至未选取字线，及一读取参考电压施加至一选取字线。选取的共同源极线CSL与约0V耦接，未选取的共同源极线CSL与约VCC耦接，而此立方体中的接地选择线GSL和串行选择线SSL皆与约3.3V耦接。此立方体中的位线BLn和BLn+1则与约为1.5V的预充电阶级耦接。
在此范例中的页面译码可以通过使用共同源极线的平面译码而达成。因此，对一给定偏压条件，因为立方体中每一选取的共同源极线或平面具有可以被读取的位线具有相同位数目的一页面。选取的共同源极线CSL与约0V耦接或是设定为参考电压，而其它的共同源极线CSL则设定为约3.3V。在此情况下，未选取的共同源极线是浮接的。对未选取平面上位线路径的二极管防止电流发散。
在页面读取操作中，一立方体中的每一平面上的每一条字线被读取一次。类似地，于一个以页面为基础的编程操作中，此编程抑制条件必须足以承受程序此页面编程所需的编程次数，即每一个平面一次。因此，对一个包含8个存储单元的立方体而言，未选取存储单元的编程抑制条件必须足以承受8个编程循环。
必须注意的是，此位线串行中的二极管需要将位在线的偏压略为提升约0.7V以补偿二极管的典型压降。
图24显示一立方体的擦除操作的偏压条件示意图。根据图24显示的偏压条件，字线与一例如是-5V的负电压耦接，共同源极线CSL及位线与一例如是+8V的正电压耦接，及接地选择线GSL与一例如是+8V的合适的高导通电压耦接。如此可以抑制源极线偏压的击穿尺度。其它区块的接地选择线GSL和串行选择线SSL则是关闭。位线所需的高电压则可由位线驱动器设计来满足。替代地，字线及串行选择线可以接地而共同源极线CSL及接地选择线GSL则与一例如是+13V的高电压耦接。
图25显示一替代实施例，其中二极管1492是应用由使用在形成栓塞时的同位p+掺杂形成的多晶硅栓塞1550、1551形成。在此情况下，二极管是自动对准的而可以减少工艺步骤。其它的结构则与图20中所示的相同。于小于40纳米时可以使用扭转接触结构布局(如图27)。
于自我压升时，此PN二极管必须在数十毫秒内承受一约8V的升压通道电位。在8V反向偏压时的估计漏电流应该小于100pA以承受此升压电位。当然，击穿电位应该远高于8V。一个较低开启电压(约小于0.7V)帮助防止感测的困难。
图26显示一替代实施例，其中二极管是放置在存储单元串行的共同源极线CSL端。因此，在区域1515中，每一个平面中的源极线通过p+线或掺杂而耦接在一起，于每一条串行线的共同源极线译码器与接地选择线GSL之间形成PN二极管。其它的结构则与图20中所示的相同。
图26中结构的不同实施例使用源极端(源极线)反向感测。在不同的实施例中，此二极管于读取及编程抑制操作时抑制散失的电流路径。
图27显示一立方体的示意图，在此图标中显示存储单元的两个平面，对应共同源极线CSL0和共同源极线CSL1，存储单元的两行，对应位线BL0和位线BL1，存储单元的四列，分别对应于图式中的字线。此立方体中的串行选择线SSL与串行选择栅极耦接，而接地选择线GSL与接地选择栅极耦接。类似于之前所描述的自我压升编程操作用来进行编程，其具有两阶段编程电压施加至所选取字线会于以下更详细地描述。二极管耦接至对应的存储单元串行与共同源极线CSL0或共同源极线CSL1之间。
在以下的讨论中，区域位线是表示一串行中的另一个名词。在此结构中，所有的共同源极线CSL可以施加高电压以抑制编程。当选取的共同源极线CSL变成低电平时，区域位线的高电压不会变成低电平。页面缓冲器可以决定哪一个存储单元应该被编程。当位线电压是VDD时，不会发生编程。当位线电压是接地时，则会发生编程。
对一与非门快闪存储单元而言，可以使用富勒-诺德汉电子隧穿对所选取存储单元进行编程。为了抑制非选取存储单元的编程，应该施加高电压至此存储单元的区域位线或是通道。为了达成编程抑制，可以施加如图28和图29的编程序列。
此编程操作包含施加高电压至未选取的共同源极线，且施加VCC(约3.3V)至未选取位线。当字线改变至VCC或是高电压的导通电压时，未选取位线的区域位线被提升至高电压。选取位线的区域位线会由共同源极线强迫拉至高电压或是由位线被强迫拉下至地共同源极线。当所选取存储单元的字线改变至编程电位时，所有的区域位线皆浮接。在编程操作时所施加的电能必须足以使得由一未选取位线的一区域位在线的电压阶级导致的任何电流(自VCC/高电压至地)不会对编程造成影响或是导致编程干扰情况发生。
图28显示一个五阶段的编程序列。在步骤1，接地选择线开启接地选择栅极，而串行选择线关闭串行选择栅极。未选取共同源极线的高电压对此立方体中未选取平面中的区域位线充电至高电压。所有字线的字线电压被升高至一第一字线电压。在步骤2，未选取行中的区域位线通过将串行选择栅极开启及将接地选择栅极关闭而施加供应电位至未选取位线和将选取位线接地。在步骤3，字线被偏压至下一个导通电压而串行选择栅极保持开启及接地选择栅极保持关闭。如此导致未选取区域位线中的区域位线与高电压耦接。在步骤4，分享选取位线及一未选取共同源极线的区域位线充电至高电压。在此阶段，串行选择线关闭而接地选择线开启。在步骤5，字线电压被偏压至编程电压而串行选择线及接地选择线保持关闭。
图29显示一个替代的五阶段编程序列。在步骤1，所有的区域位线经由偏压立方体中的共同源极线至高电压而被充电至高电压，开启此立方体中的接地选择栅极，且关闭串行选择栅极。之后，关闭此立方体中的接地选择栅极，且开启串行选择栅极，其会驱动选取区域位线中的区域位线至地电压。
在步骤3，字线被偏压至一导通电压而串行选择栅极保持开启及接地选择栅极保持关闭。如此导致选取区域位线中的区域位线保持接地而未选取区域位线中的区域位线浮接且由字线升压。在步骤4，通过开启此立方体中的接地选择栅极，且关闭串行选择栅极对未选取共同源极线偏压，将选取位线及一未选取共同源极线的区域位线充电至高电压。在步骤5，选取字线接收编程电压而串行选择栅极及接地选择栅极保持关闭。图29中的算法相较于图28可以具有较佳的提升抑制特性而消耗更多的功率。自提升区域位线LBL3自高电压可以改善提升抑制结果，如此区域位线电压会更高而改良了抑制。由共同源极线改变至高电压及放电至地的结果会增加功率消耗。
因此，在此操作技术中，自源极线所施加的高电压可以抑制编程。当编程电压被施加所选取位线而未选取源极线被拉下至地时，此被编程的位线是浮接的。此外，此偏压电压序列是以维持正确升压来抑制编程的方式施加。在编程时，是以二极管的电流路径以防止电流回到共同源极。
因为共同源极线是整体的，共同源极线可以对整个阵列译码一次即可。相对的，译码串行选择线则需要额外的串行选择线驱动器及接触区域。
在不同的实施例中，此二极管译码的存储阵列减少串行选择线栅极的数目至每一个区块只有一个串行选择线结构，或是每一个与非门串行只有一个串行选择线栅极。如此结构大幅降低工艺困难度，且具有高度对称性及微缩性。此架构在增加三维存储阵列中的存储单元层数目时并不需要大量的串行选择线。类似地，一个区块中也仅需要一条接地选择线。
此三维垂直栅极装置最好是使用薄膜晶体管能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)装置。另一方面，也可以开发使用反熔丝或是其它存储技术的类似装置(例如使用其它的具有高介电系数介电层的电荷捕捉装置)。
图30显示类似于图21中的阵列的另一范例编程操作的时序示意图。
在T1相位时，此源极线通过接地选择线GSL及未选取源极在线的Vcc而被自我升压。
在T2相位时，此未选取位线通过串行选择线SSL及未选取位在线的高电压HV而被升压至高电压HV。存储单元B的通道电压Vch也被提升。存储单元C被提升的通道电压Vch因为此位线BL上的二极管而不会泄漏。
在T3相位时，存储单元A被编程。其反转通道在T1相位时就已经形成。
图31显示一个类似于图27中的三维与非门快闪存储结构的示意图，在此图标中显示此串行中包括二极管形成于源极线结构与存储串行之间。这些二极管的位置可以用来支持编程抑制。
目标存储单元是图中的存储单元A，且会考虑以下存储单元的干扰条件：存储单元B代表与目标存储单元A在相同平面/源极线及相同列/字线，但是不同行/位线的存储单元，存储单元C代表与目标存储单元A在相同行/位线及相同列/字线，但是不同平面/源极线的存储单元，存储单元D代表与目标存储单元A在相同列/字线，但是不同行/位线及不同平面/源极线的存储单元，存储单元E代表与目标存储单元A在相同平面/源极线及相同行/位线，但是不同列/字线的存储单元。存储单元E被导通电压Vpass干扰且在许多实施例中可以忽略。
图32显示类似于图31中的阵列的一范例编程操作的时序示意图。
在T1相位时，此未选取位线(存储单元B和D)通过串行选择线SSL及未选取位在线的电压Vcc而被自我升压。
在T2相位时，此未选取源极线通过接地选择线GSL及未选取源极在线的高电压HV而被升压至高电压HV。例如存储单元C的未选取源极线的通道电压Vch也被直接提升。当源极线SL的电压为0V及接地选择线GSL开启时，例如存储单元B的已经被提升的通道电压Vch因为此源极线SL上反向偏压的二极管的较小漏电而不会泄漏。
在T3相位时，虽然串行选择线SSL被关闭存储单元A仍是被编程。其反转通道在T1相位时就已经形成。
图33A和图33B为三维与非门快闪存储阵列一部份的隧穿电子显微镜的相片。
显示于图中的是75纳米半间距(4F2)的虚拟接地装置的隧穿电子显微镜相片。其通道宽度和长度分别是30和40纳米，而通道高度是30纳米。每一个装置是双栅极(垂直栅极)的垂直通道装置，其中通道(埋藏通道装置)是浅掺杂的n型以增加读取电流。此位线BL的轮廓是适合使用平面ONO的形状。通过适当调配此工艺以获取较小的侧壁凹陷。而在此位线BL的侧壁形成一非常平坦的ONO。
图33A为此阵列在X轴方向上的剖面图。图中显示两个电荷捕捉能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)装置形成于每一个通道的侧壁。每一个装置是双栅极装置。通道电流是水平地流动，而栅极是垂直地排列。具有最小的ONO侧壁凹陷。
图33B为此阵列在Y轴方向上的剖面图。由于较紧缩的间距及较小的位线宽度，聚焦离子束的隧穿电子显微镜相片显示包括多晶硅栅极于位线(水平半导体长条)上及间距的双重影像。图标中的装置其通道长度大约是40纳米。
图34为实验测量的多晶硅二极管的电流电压(IV)特性图。
多晶硅PN二极管的正向及反向电流电压(IV)特性是直接自与虚拟接地与非门垂直栅极三维与非门阵列连接的PN二极管测量。此多晶硅的高度/宽度尺寸为30/30纳米。在-8的漏电流远低于10pA，其已经符合自我升压及帮助消除编程干扰的需求。施加源极偏压Vs，及7V的导通电压Vpass于所有的字线上。此P+-N二极管(30纳米宽度及30纳米高度)显示超过6个数量及以上的成功开启/关闭比例。此正向电流由与非门串行串联电阻所钳制。
图35为实验测量的与三维与非门存储器连接的多晶硅二极管的读取电流特性图。
此三维与非门存储器具有32条字线。字线的Vpass和Vread两者电压皆为7V。源极线电压Vsl则在以下数值中变动：2.5V、2.0V、1.0V、0.5V和0.1V。在此图标中，源极线电压Vsl超过1.0V时导致合适的感测电流。施加在源极端的读取电压(源极端感测技术)，在此情况下是一正电压。所需的偏压由此PN二极管提升，其需要足够的开启电压，使得超过1.5V的源极偏压才可以产生足够的读取电流。
图36为实验测量的与三维与非门存储器连接的多晶硅二极管的编程抑制特性图。
图中显示存储单元A、B、C、D的典型地编程抑制特性。在此情况下，Vcc＝3.3V、HV＝8V、Vpass＝9V。在存储单元A是施加递增步进脉冲ISSP方法。此图式显示出超过5V的无干扰区间。如此是由二极管隔离特性所造成。
图37为实验测量的与三维与非门存储器连接的多晶硅二极管的源极偏压效应对于编程干扰影响。
源极线抑制偏压(HV)对于编程干扰区间具有影响。通过HV＞7V可以将存储单元C的干扰降至最小。
图38为实验测量的与三维与非门存储器连接的多晶硅二极管的导通栅极电压效应对于编程干扰影响。
导通栅极电压对于编程干扰具有影响。通过Vpass＞6V可以减少存储单元C的干扰。
图39为实验测量的与三维与非门存储器连接的多晶硅二极管的区块擦除转换电流示意图。
源极线SL上不同的偏压会改变区块擦除转换特性。擦除是通过施加一正源极线偏压及将所有的字线WL接地而达成。如此表示将此三维与非门阵列的主体浮接。源极选择线SSL/接地选择线GSL施加合适的正电压以避免干扰。在图10中亦显示此擦除转变。在某些实施例中此阵列并未使用电场增强效应(因为平坦ONO的缘故)，使得此擦除主要由能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)空穴隧穿注入支持。
图40为实验测量的与三维与非门存储器连接的多晶硅二极管的编程及擦除状态电流电压特性示意图，此存储器具有不同数目标编程/擦除循环。
此电流电压曲线显示进行低于一万次擦除操作内的较小劣化，特别是在1000次及一次时。耐力的劣化通常是因为接口状态(Dit)产生的缘故使得次临界斜率变差，而存储区间并不会改变。通过调整能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)叠层此装置显示出进行一万次擦除操作之后与巨大装置相较的合理较小劣化。
图41为实验测量的与三维与非门存储器连接的多晶硅二极管的临界电压分布示意图，此存储器具有检查表分布的编程/擦除存储单元。
一单一阶级存储单元的检查表分布在此与三维与非门存储器连接的PN多晶硅二极管中使用。(在此三维感测中)最接近的存储单元被编程至相反状态以代表最差的干扰情况。在每一层中是使用传统的页面编程及编程抑制方法，且然后将其它未选取源极线(存储单元C和D)抑制。依次在其它层进行页面编程。在一三维阵列中未选取存储单元受到许多次的列应力及行应力的伤害。
在许多不同的实施例中，替代实施例的二极管是与漏极端(位线)或是源极端(源极线)连接，且具有将源极选择线SSL/接地选择线GSL与位线/源极线的角色互换。这些替代操作是在装置阶级中验证。然而，在电路设计中，源极线具有很小的电容负载，如此在施加高电压HV于源极线时可以在速度及功耗上的表现更佳。
本发明的较佳实施例与范例详细揭露如上，但应了解为上述范例仅作为范例，非用以限制专利的范围。就本领域技术人员而言，自可轻易依据随附权利要求范围对相关技术进行修改与组合。

Claims (25)

1.一种存储装置，包含：
一集成电路基板；
多个长条半导体材料叠层延伸出该集成电路基板，该多个叠层具有山脊状且包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置；
多条字线安排成正交于该多个叠层之上，且具有与该多个叠层顺形的表面，如此于该多个叠层与该多条字线表面的交会点建立一个三维阵列的交会区域；
存储元件于该交会区域，其经由该多个长条半导体材料与该多条字线建立可存取的该三维阵列的存储单元，该存储元件安排成串行介于位线结构与源极线之间；以及
二极管与该串行耦接，介于存储单元串行与位线结构及源极线其中一者之间。
2.根据权利要求1所述的存储装置，其中该串行是与非门串行。
3.根据权利要求1所述的存储装置，其中该位线结构中的一特定位线、该源极线中的一特定源极线及该多条字线中的一特定字线的组合选择，可以辨识出该三维阵列的存储单元中的一特定存储单元。
4.根据权利要求1所述的存储装置，其中该二极管与该串行耦接，是介于存储单元串行与该位线结构之间。
5.根据权利要求1所述的存储装置，其中该二极管与该串行耦接，是介于存储单元串行与该源极线之间。
6.根据权利要求1所述的存储装置，更包括：
一串行选择线安排成正交于该多个叠层之上，且具有与该多个叠层顺形的表面，如此于该多个叠层与该串行选择线表面的交会点建立串行选择装置；以及
一接地选择线安排成正交于该多个叠层之上，且具有与该多个叠层顺形的表面，如此于该多个叠层与该接地选择线表面的交会点建立接地选择装置。
7.根据权利要求6所述的存储装置，其中该二极管耦接于该串行选择装置与该位线结构之间。
8.根据权利要求6所述的存储装置，其中该二极管耦接于该接地选择装置与该源极线之间。
9.根据权利要求1所述的存储装置，其中该存储元件分别包含一隧穿层、一电荷捕捉层及一阻挡层。
10.根据权利要求1所述的存储装置，其中该长条半导体材料包含n型硅而该二极管包含一p型区域于该长条半导体材料中。
11.根据权利要求1所述的存储装置，其中该长条半导体材料包含n型硅而该二极管包含一p型栓塞与该长条半导体材料接触。
12.根据权利要求1所述的存储装置，更包含逻辑以于编程该存储单元时施加反向偏压至该存储单元未选取串行中的二极管。
13.一种存储装置，包含：
一集成电路基板；
一个三维阵列的存储单元于该集成电路基板中，该三维阵列包含：
与非门串行存储单元的叠层；
安排成正交于该多个叠层之上且具有与该多个叠层顺形的表面的多条字线；以及
二极管与该串行耦接，是介于存储单元串行与位线结构及源极线其中一者之间。
14.根据权利要求13所述的存储装置，其中该位线结构中的一特定位线、该源极线中的一特定源极线及该多条字线中的一特定字线的组合选择，可以辨识出该三维阵列的存储单元中的一特定存储单元。
15.根据权利要求13所述的存储装置，其中该二极管与该串行耦接，是介于存储单元串行与该位线结构之间。
16.根据权利要求13所述的存储装置，其中该二极管与该串行耦接，是介于存储单元串行与该源极线之间。
17.根据权利要求13所述的存储装置，更包括：
一串行选择装置介于该位线结构与该存储单元串行之间；以及
一接地选择装置介于该源极线与该存储单元串行之间。
18.根据权利要求17所述的存储装置，其中该二极管耦接于该串行选择装置与该位线结构之间。
19.根据权利要求17所述的存储装置，其中该二极管耦接于该接地选择装置与该源极线之间。
20.根据权利要求13所述的存储装置，其中该存储元件分别包含一隧穿层、一电荷捕捉层及一阻挡层。
21.一种操作三维与非门闪存的方法，该三维与非门闪存包含一集成电路基板及一个三维阵列的存储单元于该集成电路基板中，其中该三维阵列包含与非门串行存储单元的叠层、安排成正交于该多个叠层之上且具有与该多个叠层顺形的表面的多条字线，以及二极管，该二极管与该串行耦接，是介于存储单元串行与位线结构及源极线其中一者之间，该方法包含：
施加一编程调整偏压序列至该三维与非门闪存，该三维阵列包含二极管与该串行耦接，使得该二极管是介于存储单元串行与位线结构及源极线结构其中一者之间。
22.根据权利要求21所述的方法，其中该施加该编程调整偏压序列包含：
自源极线结构的一者或多者通过该二极管的一者或多者对未选取串行的一者或多者充电，其中该未选取串行并不包含即将被该编程调整偏压编程的存储单元；
将该位线结构及源极线结构自该未选取串行及包含即将被该编程调整偏压编程的存储单元的一者或多者的一选取串行解除耦接；
经由即将被该编程调整偏压编程的存储单元的一条或多条字线施加一编程电压至该未选取串行及该选取串行。
23.根据权利要求21所述的方法，其中该施加该编程调整偏压序列包含：
没有通过该二极管的一者或多者而自源极线结构的一者或多者对未选取串行的一者或多者充电，其中该未选取串行并不包含即将被该编程调整偏压编程的存储单元；
将该位线结构及源极线结构自该未选取串行及包含即将被该编程调整偏压编程的存储单元的一者或多者的一选取串行解除耦接；以及
经由即将被该编程调整偏压编程的存储单元的一条或多条字线施加一编程电压至该未选取串行及该选取串行。
24.根据权利要求21所述的方法，其中该施加该编程调整偏压序列包含：
通过该二极管的一者或多者而自位线结构的一者或多者对未选取串行的一者或多者充电，其中该未选取串行并不包含即将被该编程调整偏压编程的存储单元；
将该位线结构及源极线结构自该未选取串行及包含即将被该编程调整偏压编程的存储单元的一者或多者的一选取串行解除耦接；以及
经由即将被该编程调整偏压编程的存储单元的一条或多条字线施加一编程电压至该未选取串行及该选取串行。
25.根据权利要求21所述的方法，其中该施加该编程调整偏压序列包含：
没有通过该二极管的一者或多者而自位线结构的一者或多者对未选取串行的一者或多者充电，其中该未选取串行并不包含即将被该编程调整偏压编程的存储单元；
将该位线结构及源极线结构自该未选取串行及包含即将被该编程调整偏压编程的存储单元的一者或多者的一选取串行解除耦接；以及
经由即将被该编程调整偏压编程的存储单元的一条或多条字线施加一编程电压至该未选取串行及该选取串行。
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