CN102291936B - 印刷线路板 - Google Patents

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Abstract

本发明提供一种印刷线路板。在多层印刷线路板中，薄膜电容器(40)的下部电极(41)与下部导通孔导体(45)的接触面积(下部电极内孔41b的侧面积)大于使导通孔导体抵接于下部电极(41)时的接触面积(下部电极内孔41b的底面积)，而且下部电极(41)的厚度大于积层部(30)的BU导体层(32)的厚度。而且，下部导通孔导体(45)在下部电极内孔(41b)与绝缘层内孔(26b)的连接部位(J)处弯曲。因此，在热循环试验后，下部导通孔导体(45)与下部电极(41)之间不易产生剥离。

Description

印刷线路板
(本申请是申请日为2006年10月16日，申请号为200680038131.2，发明名称为“印刷线路板”的申请的分案申请。)
技术领域
本发明涉及一种印刷线路板。
背景技术
以往公知有各种样式的印刷线路板。例如日本特开2005-191559号公报中公开有如下这样的具有积层部和薄膜电容器的印刷线路板，该积层部是反复层叠导体层和绝缘层而成的，该薄膜电容器的构造是用上部电极和下部电极夹着陶瓷制的高电介体层。采用这种印刷线路板，由于薄膜电容器的静电电容较大，可起到充分的去耦效果，因此，即使在所安装的半导体元件的通断频率高至数GHz到数十GHz而容易引起电位瞬间降低这样的情况下，也可以防止电位的瞬间降低。
但是，对于日本特开2005-191559号公报中公开的印刷线路板，在进行了热循环试验的情况下，有时会发生问题。该热循环试验是指：以将印刷线路板曝晒于低温下，然后曝晒于高温下为一循环，反复进行数百次循环，调查数百次循环后的印刷线路板是否存在问题(断线或短路)。
发明内容
本发明是鉴于该课题而做成的，其目的在于提供一种可充分抑制因热循环试验而发生问题的印刷线路板。
本发明为达到上述目的而采用了以下方法。
即，本发明为一种用于安装半导体元件的印刷线路板，该印刷线路板包括：薄膜电容器、电容器下绝缘层、下部电极相对导体层、下部导通孔导体，
上述薄膜电容器中，用上部电极和下部电极夹住高电介体层，上述上部电极及上述下部电极中的一电极与上述半导体元件的电源线电连接，上述上部电极及上述下部电极中的另一电极与上述半导体元件的接地线电连接，
上述电容器下绝缘层设于该薄膜电容器下方，与上述下部电极接触，
上述下部电极相对导体层设于隔着该电容器下绝缘层与上述下部电极相对的位置，
上述下部导通孔导体填充于绝缘层内孔及下部电极内孔中，将上述下部电极相对导体层与上述下部电极电连接，该绝缘层内孔贯通上述电容器下绝缘层，该下部电极内孔贯通上述下部电极，且该下部电极内孔的侧面积大于底面积。
在该印刷线路板中，与形成为下部导通孔导体不贯通下部电极而与下部电极抵接的情况相比，薄膜电容器的下部电极与下部导通孔导体的接触面积变大。即，在形成为下部导通孔导体不贯通下部电极而与下部电极抵接的情况下，薄膜电容器的下部电极与下部导通孔导体的接触面积是下部导通孔导体的顶部面积，这相当于本发明的下部电极内孔的底面积。与此相反，在本发明中，薄膜电容器的下部电极与下部导通孔导体的接触面积是下部电极内孔的侧面积，该侧面积大于下部电极内孔的底面积。因此，与形成为下部导通孔导体不贯通下部电极而与下部电极抵接的情况相比，薄膜电容器的下部电极与下部导通孔导体的接触面积变大，相应地，在热循环试验之后，在下部导通孔导体与下部电极之间不容易出现剥离。因此，能够充分抑制因热循环试验而出现问题。
在本发明的印刷线路板中，优选是上述绝缘层内孔的母线和上述下部电极内孔的母线在连接部位弯曲。如此，则下部导通孔导体也弯曲，从而容易以弯曲部位为基点发生变形，因此容易缓和应力。
在如此绝缘层内孔的母线和下部电极内孔的母线在连接部位弯曲的情况下，可以是上述绝缘层内孔及上述下部电极内孔都是形成为越向下方直径越小的圆锥台状，上述下部电极内孔的锥角大于上述绝缘层内孔的锥角，或者，也可以是上述绝缘层内孔形成为圆柱状，上述下部电极内孔形成为越向下方直径越小的圆锥台状。
在本发明的印刷线路板中，可以是在上述薄膜电容器的上侧或下侧具有积层部，上述下部电极层的厚度大于构成上述积层部的积层部内导体层的厚度。如此，则比较容易扩大薄膜电容器的下部电极与下部导通孔导体的接触面积。而且，可以使电容器的电极为低电阻。此时，可以使上述下部导通孔导体中的与上述下部电极相对导体层接触的底部的直径，小于将上述积层部内导体层彼此之间电连接的积层部内导通孔导体中的与上述积层部内导体层接触的底部的直径。本发明的下部导通孔导体以与下部电极相对导体层抵接的状态与其接触，以侧面与下部电极接触，因此接触强度较高。与此相反，通常大多是仅是积层部内导通孔导体以与积层部内导体层抵接的状态与其接触，因此，应力集中于接触部位时，则容易发生剥离。因此，使下部导通孔导体中的与下部电极相对导体层抵接的部分的面积小于积层部内导通孔导体中的与积层部内导体层抵接的部分的面积，下部导通孔导体容易受到应力，从而可减小施加于积层部内导通孔导体的应力，进而可提高整体的对抗应力的抵抗力。
另外，在本说明书中使用“上”、“下”、“右”、“左”等语句进行说明，但这些语句不过是为了使构成要件的位置关系清楚而采用的语句。因此，也可以是例如使“上”、“下”相反、或使“右”、“左”相反地来表示。
附图说明
图1是多层印刷线路板10的俯视图。
图2是多层印刷线路板10的要部剖视图。
图3是图2的局部放大图。
图4是多层印刷线路板10内的薄膜电容器40的立体图。
图5是多层印刷线路板10的制造工序的说明图。
图6是多层印刷线路板10的制造工序的说明图。
图7是多层印刷线路板10的制造工序的说明图。
图8是多层印刷线路板10的制造工序的说明图。
图9是多层印刷线路板10的制造工序的说明图。
图10是比较例的说明图。
图11是表1的参数的说明图。
图12是多层印刷线路板10的截面的示意图。
具体实施方式
接着，基于附图说明本发明的实施方式。图1是本发明一实施方式的多层印刷线路板10的俯视图，图2是该多层印刷线路板10的要部剖视图。图3是图2的局部放大图。图4是多层印刷线路板10内的薄膜电容器40的立体图。
如图1所示，本实施方式的多层印刷线路板10在表面具有用于安装半导体元件70的安装部60。在该安装部60设有接地用焊盘61、电源用焊盘62、信号用焊盘63，该接地用焊盘61与用于使半导体元件70接地的接地线连接，该电源用焊盘62与用于对半导体元件70供给电源电位的电源线连接，该信号用焊盘63与用于对半导体元件70输入输出信号的信号线连接。在本实施方式中，在中央附近将接地用焊盘61和电源用焊盘62排列成格子状或交错状，在其周围，将信号用焊盘63排列成格子状或交错状或随机排列。接地用焊盘61与电源线、信号线独立，通过形成于多层印刷线路板10内部的接电线而与形成于同安装部60相反一侧的面上的接地用外部端子(未图示)连接，电源用焊盘62与接地线、信号线独立，通过形成于多层印刷线路板10内部的电源线而与形成于同安装部60相反一侧的面上的电源用外部端子(未图示)连接。另外，电源线与薄膜电容器40(参照图2)的上部电极42连接，接地线与薄膜电容器40的下部电极41连接。信号用焊盘63与电源线、接地线独立，通过形成于多层印刷线路板10内部的信号线而与形成于同安装部60相反一侧的面上的信号用外部端子(未图示)连接。另外，安装部60的焊盘总数是1000～30000。
此外，如图2所示，多层印刷线路板10包括芯基板20、薄膜电容器40、积层部30和安装部60，上述薄膜电容器40隔着电容器下绝缘层26而形成于该芯基板20的上侧，上述积层部30形成于该薄膜电容器40的上侧，上述安装部60形成于该积层部30的最上层。另外，安装部60的各焊盘与层叠于积层部30内的布线图案、即积层部内导体层(BU导体层)32电连接。
芯基板20包括导体层22、22和通孔导体24；上述导体层22、22由铜构成，形成在由BT(双马来酰亚胺-三嗪)树脂、玻璃环氧基板等构成的芯基板主体21的表背两面上；上述通孔导体24由铜构成，形成于贯通芯基板主体21表背的通孔的内周面上；两导体层22、22借助通孔导体24而被电连接。
如图2～图4所示，薄膜电容器40由以高温烧制陶瓷系高电介体材料而成的高电介体层43和夹着该高电介体层43的下部电极41及上部电极42构成。该薄膜电容器40中的下部电极41是镍电极，与安装部60的接地用焊盘61电连接，上部电极42是铜电极，与安装部60的电源用焊盘62电连接。因此，下部电极41及上部电极42分别与安装于安装部60的半导体元件70的接地线及电源线连接。此外，下部电极41是形成于高电介体层43下表面的整面图案(plane pattern)，具有以非接触状态贯通上部导通孔导体48的通过孔41a，该上部导通孔导体48将芯基板20的导体层22中的电源线用导体层22P和上部电极42电连接。另外，下部电极41也可以具有以非接触状态上下贯通各信号线的贯通孔，但更优选是在下部电极41外侧形成各信号线(参照图12)。另一方面，上部电极42是形成于高电介体层43上表面的整面图案，具有以非接触状态贯通下部导通孔导体45的通过孔42a，该下部导通孔导体45将芯基板20的导体层22中的接地用导体层22G和下部电极41电连接。另外，虽然未图示，上部电极42也可以具有以非接触状态上下贯通各信号线的贯通孔，但更优选是在上部电极42外侧形成各信号线(参照图12)。高电介体层43是在将高电介体材料做成0.1～10μm的薄膜状之后进行烧制而做成陶瓷的高电介体层。该高电介体材料是含有从由BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZT构成的群中选取的1种或2种以上的金属氧化物而成的。
在此，如图3所示，下部导通孔导体45具有圆板部46和导体主要部47，且圆板部46与导体主要部47为一体，该圆板部46与上部电极42的通过孔42a的内周缘相分离，该导体主要部47是在贯通下部电极41的下部电极内孔41b及贯通电容器下绝缘层26的绝缘层内孔26b中填充导体(金属或导电性树脂)而成的。此外，下部电极内孔41b形成为越朝下方直径越小的圆锥台形状，并形成为该圆锥台的侧面积即下部电极41的内壁面积大于圆锥台的底面积即下部电极41的在背面开口的面积。绝缘层内孔26b同样形成为越朝下方直径越小的圆锥台形状。并且，形成为下部电极内孔41b的锥角θ1大于绝缘层内孔26b的锥角θ2。其结果，绝缘层内孔26b的母线与下部电极内孔41b的母线在连接部位J弯曲。但是，绝缘层内孔26b也可以形成为截面积与下部电极内孔41b的底面积相同的圆柱形，在该情况下，绝缘层内孔26b的母线与下部电极内孔41b的母线也在连接部位弯曲。另外，下部导通孔导体45的底部(与芯基板20的接地用导体层22G接触的部分)的直径φvia-b小于积层部30的积层部内导通孔导体(BU导通孔导体)34的底部(与圆板部46接触的部分)的直径φbu-b。如此使下部电极内孔41b为锥形孔(圆锥台形状)，从而与该下部电极内孔41b为圆柱孔的情况相比，可以增加下部导通孔导体45与下部电极41的接触面积。
积层部30是在薄膜电容器40的上侧交替层叠积层部内绝缘层(BU绝缘层)36和BU导体层32而成的，夹着BU绝缘层36上下配置的BU导体层32彼此之间以及夹着BU绝缘层36上下配置的BU导体层32与薄膜电容器40之间通过BU导通孔导体34而电连接。另外，考虑到积层部30的微细化，BU导体层32的厚度小于下部电极41的厚度。此外，在积层部30的最外表层形成有安装部60。这样的积层部30可通过周知的金属面腐蚀法、添加法(包括半添加法和全添加法)形成，例如以下这样形成。即，首先，在芯基板20的表背两面粘贴将形成B U绝缘层36(常温下的拉伸弹性模量例如为2～7GPa)的树脂片。该树脂片可以由改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰基酯系树脂片等形成，其厚度约为20～80μm。该树脂片也可以分散有二氧化硅、氧化铝、氧化锆等无机成分。接着，通过二氧化碳气体激光器、UV激光器、YAG激光器、准分子激光器等，在所粘贴的树脂片上形成通孔，对该树脂片的表面和通孔内部实施无电解镀铜而做成导体层。在该导体层上形成阻镀剂，在未形成阻镀剂部分实施电解镀铜，之后，用蚀刻液除去阻镀剂下的无电解镀铜，从而形成BU导体层32。另外，通孔内部的导体层成为BU导通孔导体34。其后，通过反复进行该步骤，形成积层部30。在本实施方式中，薄膜电容器40的下部电极41的厚度大于BU导体层32的厚度。
接着，对如此构成的多层印刷线路板10的使用例进行说明。首先，将背面排列有许多焊锡凸块的半导体元件70载置于安装部60上。此时，使半导体元件70的接地用端子、电源用端子、信号用端子分别与安装部60的接地用焊盘61、电源用焊盘62、信号用焊盘63接触。接着，通过回流焊用焊锡将各端子接合。其后，将多层印刷线路板10接合在母板等其他印刷线路板上。此时，预先在形成于多层印刷线路板10背面的焊盘上形成焊锡凸块，在使焊锡凸块与其他印刷线路板上的对应焊盘接触的状态下通过回流焊进行接合。内置于多层印刷线路板10中的薄膜电容器40，由于具有由高介电常数的陶瓷构成的高介电体层43，并且下部电极41和上部电极42是整面图案，面积较大，因此，静电电容较大，从而能够起到充分的去耦效果，安装于安装部60的半导体元件70(IC)的晶体管不易出现电源不足。另外，也可根据需要，在多层印刷线路板10的安装部60的周围搭载芯片电容器。
接着，说明本实施例的多层印刷线路板10的制造顺序。基于图5～图9进行说明。首先，如图5(a)所示，准备芯基板20，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将热固化性绝缘膜(味之素社制、ABF-45SH，成为图2中电容器下绝缘层26的部分)粘贴在该芯基板20上。接着，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将高电介体片420粘贴在热固化性绝缘膜上，之后，以150℃将其干燥1小时(参照图5(b))，该高电介体片420为预先制作成的厚膜，具有由镍制金属箔422和铜制金属箔426夹着高电介体层424的构造。由此，热固化性绝缘膜发生固化而成为层间绝缘层410。此时，高电介体片420的金属箔422与芯基板20的导体层22之间距离为30μm。另外，高电介体片420使用将金属箔422表面粗化而成的金属箔。在此，使用内镀工艺(interplate process)(荏原ユ一ジライト(Ebara Udylite)制)进行该粗化。层压时的高电介体片420的两金属箔422、426均优选为不形成电路的整面层。其原因如下。即，在用蚀刻等除去两金属箔422、426的一部分时，由于下述等原因而易于在高电介体层上产生裂纹，在后序电镀工序中若电镀材料被填充到该裂纹中，则会在两金属箔之间发生短路。上述原因为：(i)有时金属在表背两面的残留率发生变化，或高电介体片以除去的部分为起点产生弯曲、折断；(ii)除去金属箔的一部分时存在边缘部，层压压力集中在该边缘部部分；(iii)层压装置直接与高电介体层接触。另外，在层压前除去一部分电极时，也会引起高电介体片的静电电容减少这样的问题，在层压该高电介体片时，也需要使高电介体片与芯基板20对位地将其粘贴。并且，由于高电介体片较薄，基本没有刚性，因此会使除去一部分金属箔时的位置精度变差。在此基础之上，由于考虑到对位精度而需要除去一部分金属箔，因此需要大量地除去金属箔，对位精度也会因高电介体片较薄而变差。鉴于以上状况，层压时的高电介体片420的两金属箔422、426均优选为不形成回路的整面层。
接着，说明高电介体片420的制作顺序。
(1)在干燥的氮气中，将按照使浓度为1.0mol/L的量称量的二乙氧基钡和双四异丙氧基钛溶解于脱水后的甲醇与2-甲氧基乙醇的混合溶剂(体积比3∶2)中，在室温的氮气气氛下搅拌3天，调整钡与钛的醇盐前体组成物溶液。接着，在将该前体组成物溶液保持在0℃的同时，对其进行搅拌，并在氮气气流中以0.5ml/min的速度喷射预先脱羧后的水，而对其进行加水分解。
(2)使这样制成的溶胶-凝胶溶液通过0.2微米的过滤器，滤出析出物等。
(3)将在上述(2)中制成的滤液在厚14μm的镍制金属箔422(之后成为下部电极41)上以1500rpm旋涂1分钟。将旋涂了溶液的基板放置于保持在150℃的加热板上干燥3分钟。之后，将基板***到保持在850℃的电炉中，将其烧制15分钟。在此，调整溶胶-凝胶溶液的粘度，以使通过1次的旋涂/干燥/烧制得到的膜厚为0.03μm。另外，作为下部电极41，除了镍之外，也可以使用铜、铂、金、银等。
(4)重复进行25次旋涂/干燥/烧制，得到厚0.75μm的高电介体层424。
(5)之后，使用溅镀等真空蒸镀装置，在高电介体层424上形成铜层，并且利用电解电镀等在该铜层上添加10μm左右的铜，从而形成金属箔426(之后成为上部电极42的一部分)。这样，得到了高电介体片420。以频率1kHz、温度25℃、OSC电平1V这样的条件，使用INPEDANCE/GAIN PHASEANALYZER(ヒユ一レツトパツカ一ド(Hewlett Packard)社制、商品名称：4194A)测定介电特性时，其介电常数为1300。另外，真空蒸镀除铜之外，也可以形成铂、金等金属层，电解电镀除铜之外，也可以形成镍、锡等金属层。另外，将高电介体层做成钛酸钡，但也可以通过使用其他的溶胶-凝胶溶液，将高电介体层做成钛酸锶(SrTiO3)、氧化钽(TaO3、Ta2O5)、锆钛酸铅(PZT)、锆钛酸铅镧(PLZT)、锆钛酸铅钕(PNZT)、锆钛酸铅钙(PCZT)、及锆钛酸铅锶(PSZT)中的任一种。
另外，作为高电介体片420的其他制作方法，也可以是以下方法。即，将钛酸钡粉末(富士钛工业股份有限公司制、HPBT系列)分散于后述的粘合剂溶液中，使用涂胶辊、刮刀、α-涂料器等印刷机，将其在厚14μm的镍制金属箔422上印刷成厚5～7μm左右的薄膜状，以60℃干燥1小时，以80℃干燥3小时，以100℃干燥1小时，以120℃干燥1小时，以150℃干燥3小时，做成未烧制层。前述的粘合剂溶液是相对于钛酸钡粉末的整个重量，以聚乙烯醇5重量份、纯水50重量份、及作为溶剂系增塑剂的邻苯二甲酸二辛酯或邻苯二甲酸二丁酯1重量份的比例混合而成的。也可以使用涂胶辊、刮刀等印刷机，将膏印刷成厚0.1～10μm的薄膜状，干燥后做成未烧制层，该膏是从除BaTiO3之外、还含有由SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZT构成的群中选取的1种或2种以上的金属氧化物而成的。印刷后，在600～950℃的温度范围内烧制该未烧制层，做成高电介体层424。其后，使用溅镀等真空蒸镀装置，在高电介体层424上形成铜层，并且利用电解电镀等在该铜层上添加2～10μm左右的铜，从而形成铜制金属箔426。另外，真空蒸镀除铜之外，也可以形成铂、金等金属层，电解电镀除铜之外，也可以形成镍、锡等金属层。此外，也可以是将钛酸钡作为目标的溅镀法。
接着，在层叠高电介体片420的制作过程中，在基板上粘贴市面销售的干膜430(抗蚀剂)(参照图5(c))，并通过在多层印刷线路板的图案形成时通常进行的曝光显影在与芯基板20的导体层22P相对的位置形成圆孔430a(参照图5(d))，其后进行蚀刻(参照图5(e))，并剥离了膜(参照图5(f))。其结果，在高介电体片420中的与芯基板20的导体层22P相对的位置形成了圆柱孔420a。另外，在蚀刻工序中使用了氯化铜蚀刻液。另外，作为圆柱孔420a的形成方法，除了上述方法之外，还可以不在金属箔426上粘贴干膜430而是在要形成圆柱孔420a的位置照射UV激光。在该情况下，也可开设贯通金属箔426、高电介体层424及金属箔422而到达导体层22P的孔。
接着，在形成高电介体片420的图案的制作过程中，在基板上再次粘贴干膜440(参照图6(a))，并通过曝光显影在与芯基板20的导体层22G相对的位置形成俯视为环状的环形槽440a(参照图6(b))，然后进行蚀刻(参照图6(c))，并剥离膜(参照图6(d))。其结果，在高电介体片420中的与芯基板20的导体层22G相对的位置形成了环形槽420b。另外，在蚀刻工序中使用了氯化铜蚀刻液，但进行短时间处理，以形成在蚀刻至金属箔426及高电介体层424之后稍稍蚀刻金属箔422的状态。此外，环形槽420b所包围的部分成为俯视下看起来为圆形的岛部420c。此时，对于对干膜440开口部的蚀刻，可以仅除去金属箔426而形成环形槽420b，也可以除去金属箔426和高电介体层424的一部分而形成环形槽420b。
接着，使用刮板在圆柱孔420a及环形槽420b中填充层间填充用树脂450(参照图6(e))，以100℃干燥20分钟。在此，层间填充用树脂450是通过如下这样调制出的，即，在容器中放入双酚F型环氧单体(油化シエル(Epoxy Resins)社制、分子量310、商品名称YL983U)100重量份、表面涂敷有硅烷偶联材料的、平均粒子直径为1.6μm、最大粒子直径为15μm以下的SiO2球状粒子(アドテツク(Atotech)社制、商品名称CRS1101-CE)72重量份、以及整平剂(サンノプコ(SanNopco)社制、商品名称ペレノ一ルS4(perenol S4))1.5重量份，并将其搅拌混合，从而调制出层间填充用树脂450。此时的粘度为在23±1℃时30～60Pa/s。另外，使用咪唑固化剂(四国化成社制、商品名称：2E4MZ-CN)6.5重量份作为固化剂。然后，在填充入该树脂450并使其干燥之后，对制作过程中的基板表面进行研磨，直至高电介体片420的上述金属箔426的表面露出，并使基板表面平坦化，接着，以100℃加热处理1小时，以150℃加热处理1小时，从而使该树脂450固化(参照图6(f))。其结果，成为用层间填充用树脂450填充了圆柱孔420a及环形槽420b的状态。
接着，利用二氧化碳气体激光器在用层间填充用树脂450填充的圆柱孔420a上形成了到达芯基板20的导体层22P的电源侧锥形孔454(参照图7(a))。二氧化碳气体激光器可以在层间填充用树脂450上开孔，但难以在导体层22P上开孔，因此，容易使电源侧锥形孔454的深度为到达导体层22P的位置。接着，利用UV激光器在俯视下看起来为圆形的岛部420c形成了贯通金属箔422的接地侧第1锥形孔456(参照图7(b))。此时的UV激光器的照射条件是：输出功率为3～10W、频率为25～60kHz、射击数(激光加工次数)为50～200次。具体而言，第1次射击时，输出功率为3W、频率为25kHz，激光的输出功率为最大输出功率，其后，随着射击次数的增加，逐渐降低输出功率。其结果，可以使接地侧第1锥形孔456的锥角较大。接着，利用二氧化碳气体激光器在层间绝缘层410中的与接地侧第1锥形孔456底面接触的部分形成了到达芯基板20的导体层22G的接地侧第2锥形孔458(参照图7(c))。在此，接地侧第1锥形孔456的锥角θ1大于接地侧第2锥形孔458的锥角θ2。此时的二氧化碳气体激光器的照射条件是：使用波长为9.4μm的二氧化碳气体激光器时，掩模的贯通孔直径为1.0～5.0μm、射击数为1～5次射击、脉冲宽度为3～30μsec、能量密度为5～50mj/cm2。具体而言，第1次射击的能量密度是15mj/cm2，脉冲宽度为15μsec，然后，随着射击次数的增多，减小能量密度和脉冲宽度。另外，通过改变二氧化碳气体激光器的能量密度和脉冲宽度，可以改变θ2。此外，二氧化碳气体激光器可以在层间绝缘层410上开孔，但难以在导体层22G上开孔，或扩大金属箔422的孔径，因此，容易在将接地侧第1锥形孔456的内壁维持当初形状不变的状态下使接地侧第2锥形孔458的深度为到达导体层22G的位置。
接着，在该制作过程中的基板表面(也包括各锥形孔454、456、458的底面、周壁)上施加了无电解电镀催化剂之后，将该基板浸渍在无电解镀铜水溶液中，在基板表面形成了厚0.6～3.0μm的无电解镀铜膜460(参照图8(a))。另外，无电解电镀水溶液为以下组成成分。硫酸铜：0.03mol/L，EDTA：0.200mol/L，HCHO：0.1g/L，NaOH：0.1mol/L，α，α’-联吡啶：100mg/L，聚乙二醇(PEG)：0.1g/L。接着，在无电解镀铜膜460上粘贴市面销售的干膜470(参照图8(b))，并通过曝光显影及蚀刻，仅在与环形槽420b相对的位置残留干膜470(参照图8(c))，在无电解镀铜膜460表面中的、除了被干膜470覆盖的部分以外的整个表面形成了厚25μm的电解镀铜膜462(参照图8(d))。另外，电解镀铜液为以下的组成成分。硫酸：200g/L，硫酸铜：80g/L，添加剂：19.5ml/L(アトテツクジヤパン(Atotech Japan)社制、カパラシド(Cupracid)GL)。另外，电解镀铜在以下条件下进行。电流密度1A/dm2，时间115分钟，温度23±2℃。接着，剥离干膜470，并用硫酸-过氧化氢系的蚀刻液对残留有该干膜470的部分的无电解镀铜膜460进行了蚀刻(参照图8(e))。经过这样的工序，在芯基板20上形成了薄膜电容器40。即，金属箔422成为下部电极41，高电介体层424成为高电介体层43，金属箔426、无电解镀铜膜460及电解镀铜膜462中的高电介体层424之上的部分成为上部电极42。此外，包括填充于第1及第2接地侧锥形孔456、458的无电解镀铜膜460及电解镀铜膜462的部分成为下部导通孔导体45，填充于电源侧锥形孔454的无电解镀铜膜460及电解镀铜膜462成为上部导通孔导体48。
接着，对形成了电解镀铜膜462的制作过程中的基板进行黑化处理及还原处理，而在电解镀铜膜462的表面形成粗糙面(未图示)。该黑化处理将含有NaOH(10g/L)、NaClO2(40g/L)、Na3PO4(6g/L)的水溶液作为黑化液(氧化液)，该还原处理将含有NaOH(10g/L)、NaBH4(6g/L)的水溶液作为还原液。之后，在温度50～150℃、压力0.5～1.5MPa这样的层压条件下，使用真空层压装置将树脂绝缘片480粘贴在薄膜电容器40上，并在150℃下使其固化3小时(参照图9(a))。该树脂绝缘片480是改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰基酯系树脂片或酰亚胺系树脂片，其可以含有作为热塑性树脂的聚烯烃系树脂或聚酰亚胺系树脂、作为热固化性树脂的硅树脂或SBR、NBR、聚氨酯等橡胶系树脂，可以分散有二氧化硅、氧化铝、氧化锆等无机系的纤维状、填料状、扁平状的物质。通过CO2激光器在该树脂绝缘片480的规定位置形成孔482(参照图9(b))，其后实施粗化处理，进行无电解镀铜，然后层叠阻镀层，通过曝光、显影在阻镀层形成图案，通过电解镀铜电镀形成图案，然后剥离阻镀层，其后通过蚀刻将无电解镀铜膜中的被阻镀层覆盖的部分除去，形成了BU导体层32(参照图9(c))。调整电解电镀时间，以使得该BU导体层32的厚度小于下部电极41的厚度。具体而言，使BU导体层32的厚度为12μm。在图9(c)中，树脂绝缘片480成为BU绝缘层36，孔482内的电镀层成为BU导通孔导体34。然后，通过反复进行图9(a)～(c)的操作，完成了积层部30(参照图2)。此时，积层部30的最上层形成将成为各焊盘61、62、63的电极，得到如图1及图2所示的多层印刷线路板10。另外，完成这样的积层部30的方法是本领域周知的通常方法。
根据以上详述的本实施方式的多层印刷线路板10，与图10所示那样的使导通孔导体与下部电极41抵接的情况相比，薄膜电容器40的下部电极41与下部导通孔导体45的接触面积(下部电极内孔41b的侧面积)变大。即，在导通孔导体与下部电极41抵接时，薄膜电容器40的下部电极41与导通孔导体的接触面积是导通孔导体的顶部面积，其相当于下部电极内孔41b的底面积。与此相反，在本实施方式中，薄膜电容器40的下部电极41与下部导通孔导体45的接触面积是下部电极内孔41b的侧面积，其大于下部电极内孔41b的底面积。因此，与使导通孔导体与下部电极41抵接的情况相比，薄膜电容器40的下部电极41与下部导通孔导体45的接触面积变大，相应地，在热循环试验后，下部导通孔导体45与下部电极41之间不易产生剥离。因此，可以充分抑制因热循环试验而发生问题。
此外，下部导通孔导体45在绝缘层内孔26b的母线与下部电极内孔41b的母线的连接部位弯曲，因此，容易以该弯曲部为基点发生变形，从而容易缓和应力。
另外，由于下部电极41的厚度大于构成积层部30的BU导体层32的厚度，因此，比较容易增大薄膜电容器40的下部电极与下部导通孔导体45的接触面积。此外，下部电极41为低电阻。
另外，下部导通孔导体45中的与芯基板20的导体层22接触的底部的直径φvia-b小于BU导通孔导体34的底部直径φbu-b，因此，可以提高多层印刷线路板10整体抵抗应力的抵抗力。其原因如下。即，虽然下部导通孔导体45是以与芯基板20的导体层22G抵接的状态进行接触，但该下部导通孔导体45用侧面与下部电极41接触，因此接触强度较高。与此相反，BU导通孔导体34仅是以与上部电极42、BU导体层32抵接的状态进行接触，因此在该接触部位发生应力集中时，容易剥离。因此，使下部导通孔导体45的底部面积小于BU导通孔导体34的底部面积，使下部导通孔导体45容易受到应力，从而来减小施加于BU导通孔导体34的应力。其结果，提高了整体的抵抗应力的抵抗力。
另外，不言而喻，本发明不限于上述实施方式，只要在本发明的保护范围内，可以以各种方式来实施。
例如，在上述实施方式中，在芯基板20上形成薄膜电容器40，在该薄膜电容器40上形成积层部30，但也可以是在芯基板20上形成积层部30，在该积层部30上形成薄膜电容器40。在该情况下，下部导通孔导体45的底部直径φvia-b成为与积层部30的BU导体层32接触的部分。
在上述实施方式中，将绝缘层内孔26b形成为越向下方直径越小的锥形状，但也可以形成为截面为下部电极内孔41b的底部面积的圆柱状。在该情况下，下部导通孔导体45在连接部位弯曲，从而也易于缓和应力。
在上述实施方式中，使下部电极内孔41b的锥角θ1大于绝缘层内孔26b的锥角θ2，但也可以将两锥角θ1、θ2形成为相同角度。在该情况下，虽然下部导通孔导体45在连接部位不弯曲，但与使导通孔导体抵接于下部电极41的情况相比，薄膜电容器40的下部电极41与下部导通孔导体45的接触面积变大，因此，相应地，在热循环试验之后，下部导通孔导体45与下部电极41之间不易产生剥离。
在上述实施方式中，BU导通孔导体34的截面形状为杯状(所谓的保角形导通孔)，但也可以在杯状孔内填充金属或导电性树脂而做成所谓的填充导通孔。
在上述实施方式中，使下部电极内孔41b的锥角θ1大于绝缘层内孔26b的锥角θ2，但也可以做成θ1＜θ2。在该情况下，下部导通孔导体45成为弯曲形状，因此也容易缓和应力。
实施例
按照上述实施方式的多层印刷线路板10的制作顺序，通过改变镍箔的厚度，或调整UV激光器、二氧化碳气体激光器的条件来制作表1所示的实施例1～19及参考例1，对它们进行以下的评价试验。即，从在多层印刷线路板10的安装部60上设置的许多接地用焊盘61及电源用焊盘62中选出多个焊盘，测定所选出的接地用焊盘61与电连接于该接地用焊盘61的接地用外部端子之间的电阻，并测定同样选出的电源用焊盘62与电连接于该电源用焊盘62的电源用外部端子之间的电阻，设这些值为初始值R0。接着，对薄膜电容器40的上部电极42与下部电极41之间施加3.3V的电压，对薄膜电容器40注入电荷来进行充电，然后进行放电。反复进行50次该充电、放电。接着，重复500次热循环试验，该热循环试验是将多层印刷线路板10在-55℃下放置5分钟，然后在125℃下放置5分钟为一循环，然后，对测定了初始值R0的焊盘-外部端子之间的连接电阻值R进行测定。然后，对各焊盘-外部端子的每一组求出下述值，即，对从连接电阻值R减去初始值R0后的差值除以初始值R0，再乘以100所得到的值(100×(R-R0)/R0(％))，若这些值全部在±10％以内，则评价为合格“○”，除此之外，则评价为不合格“×”。将其结果一并表示于表1。另外，表1的参数如图11所示。此外，各实施例、参考例的多层印刷线路板10中，基本上具有图1及图2所示的结构，各构成部件的材质、大小、配置位置等是通用的，仅表1的各参数是表1的记载值。
表1
Figure BSA00000552913600191
*1各参数(φbu-b、TL、φvia-t、φvia-m、φvia-b等)参照图11
*2ΔT是下部电极的厚度TL减去层积部布线图案(12μm)的厚度所得差值(若前者大，则ΔT0；若后者大，则ΔT0)
*3ΔS是下部电极孔的侧面积减去下部电极孔的底面积所得差值(若前者大，则ΔS0；若后者大，则ΔS0)
从表1可知，实施例1～19中，薄膜电容器40的下部电极41与下部导通孔导体45的接触面积(下部电极内孔41b的侧面积)大于使导通孔导体抵接于下部电极41时(参照图10)的接触面积(相当于下部电极内孔41b的底面积)，而且下部电极41的厚度大于积层部30的BU导体层32的厚度，因此，与参考例1相比，其热循环试验的评价结果优良。尤其是如实施例3、4、7、8、11～18所示那样在下部导通孔导体45弯曲的情况下(即锥角θ1＞θ2)，与如实施例1、2、5、6、9、10、19那样下部导通孔导体45不弯曲的情况(即锥角θ1＝θ2)相比，即使热循环试验的次数超过1250次，连接电阻值也可以维持良好的值。此外，实施例14、17、18中，除了下部导通孔导体45的底部直径φvia-b不同之外，其余条件相同，但与下部导通孔导体45的底部直径φvia-b等于或大于BU导通孔导体34的底部直径φbu-b的情况(实施例17、18)相比，下部导通孔导体45的底部直径φvia-b小于BU导通孔导体34的底部直径φbu-b时(实施例14)，热循环试验的评价结果优良。
本发明以2005年10月14日申请的日本国专利申请2005-300320号为要求优先权的基础，本说明书通过引用编入了其全部内容。
产业上的可利用性
本发明的印刷线路板用于安装IC芯片等半导体元件，可利用于例如电气相关产业、通信相关产业等。

Claims (6)

1.一种印刷线路板，用于安装半导体元件，该印刷线路板包括：薄膜电容器、电容器下绝缘层、下部电极相对导体层、下部导通孔导体，
上述薄膜电容器中，用上部电极和下部电极夹住高电介体层，上述上部电极及上述下部电极中的一电极与上述半导体元件的电源线电连接，上述上部电极及上述下部电极中的另一电极与上述半导体元件的接地线电连接，
上述电容器下绝缘层设于该薄膜电容器下方，与上述下部电极接触，
上述下部电极相对导体层设于隔着该电容器下绝缘层与上述下部电极相对的位置，
上述下部导通孔导体填充于绝缘层内孔及下部电极内孔中，将上述下部电极相对导体层与上述下部电极电连接，该绝缘层内孔贯通上述电容器下绝缘层，该下部电极内孔贯通上述下部电极，且该下部电极内孔的侧面积大于底面积，
其中，上述电容器下绝缘层含树脂，
上述绝缘层内孔的母线和上述下部电极内孔的母线在连接部位弯曲。
2.根据权利要求1所述的印刷线路板，上述绝缘层内孔及上述下部电极内孔都是形成为越向下方直径越小的圆锥台状，上述下部电极内孔的锥角大于上述绝缘层内孔的锥角。
3.根据权利要求1所述的印刷线路板，上述绝缘层内孔形成为圆柱状，上述下部电极内孔形成为越向下方直径越小的圆锥台状。
4.根据权利要求1～3中任一项所述的印刷线路板，在上述薄膜电容器的上侧或下侧具有积层部，
上述下部电极的厚度大于构成上述积层部的积层部内导体层的厚度。
5.根据权利要求4所述的印刷线路板，上述下部导通孔导体中的与上述下部电极相对导体层接触的底部的直径，小于将上述积层部内导体层彼此之间电连接的积层部内导体中的与上述积层部内导体层接触的底部的直径。
6.根据权利要求1～3中任一项所述的印刷线路板，上述高电介体层为陶瓷制。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP2008289131A (ja) * 2007-04-17 2008-11-27 Panasonic Corp 送信装置と、これを用いた電子機器
WO2008129704A1 (ja) 2007-04-18 2008-10-30 Ibiden Co., Ltd. 多層プリント配線板及びその製造方法
US8440916B2 (en) 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US7973413B2 (en) 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
US8115113B2 (en) 2007-11-30 2012-02-14 Ibiden Co., Ltd. Multilayer printed wiring board with a built-in capacitor
US7690104B2 (en) * 2008-02-20 2010-04-06 Apple Inc. Technique for reducing wasted material on a printed circuit board panel
KR101609597B1 (ko) * 2009-02-16 2016-04-07 삼성디스플레이 주식회사 회로기판 및 이를 갖는 표시패널 어셈블리
US8531565B2 (en) 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor
US9142586B2 (en) * 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
US8409963B2 (en) 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
JP5644242B2 (ja) 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
KR101070022B1 (ko) * 2009-09-16 2011-10-04 삼성전기주식회사 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5930852B2 (ja) * 2012-06-04 2016-06-08 株式会社ユーテック 強誘電体結晶膜の製造方法
JP6094583B2 (ja) * 2012-06-29 2017-03-15 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP6241641B2 (ja) * 2013-03-28 2017-12-06 日立化成株式会社 多層配線基板の製造方法
KR20150014167A (ko) * 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
US9924597B2 (en) * 2014-02-21 2018-03-20 Mitsui Mining & Smelting Co., Ltd. Copper clad laminate for forming of embedded capacitor layer, multilayered printed wiring board, and manufacturing method of multilayered printed wiring board
JP2016058472A (ja) * 2014-09-08 2016-04-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US9609749B2 (en) * 2014-11-14 2017-03-28 Mediatek Inc. Printed circuit board having power/ground ball pad array
JP6374338B2 (ja) * 2015-03-24 2018-08-15 京セラ株式会社 配線基板
EP3409814A4 (en) * 2016-01-29 2019-08-28 JCU Corporation METHOD FOR FORMING A CIRCUIT ON A SUBSTRATE
US9704796B1 (en) 2016-02-11 2017-07-11 Qualcomm Incorporated Integrated device comprising a capacitor that includes multiple pins and at least one pin that traverses a plate of the capacitor
US10371719B2 (en) * 2016-04-17 2019-08-06 Kinsus Interconnect Technology Corp. Printed circuit board circuit test fixture with adjustable density of test probes mounted thereon
JP6750462B2 (ja) 2016-11-04 2020-09-02 Tdk株式会社 薄膜コンデンサ及び電子部品内蔵基板
US20180261665A1 (en) * 2016-12-28 2018-09-13 Noda Screen Co., Ltd. Thin film capacitor and semiconductor device
JP6427747B1 (ja) * 2017-05-17 2018-11-28 株式会社野田スクリーン 薄膜キャパシタ構造、および当該薄膜キャパシタ構造を備えた半導体装置
JP2021141214A (ja) * 2020-03-05 2021-09-16 モレックス エルエルシー 成形回路基板とその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255157B1 (en) * 1999-01-27 2001-07-03 International Business Machines Corporation Method for forming a ferroelectric capacitor under the bit line
CN1741707A (zh) * 2004-08-26 2006-03-01 三星电机株式会社 包括具有高介电常数的嵌入式电容器的印刷电路板及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719416A (en) * 1991-12-13 1998-02-17 Symetrix Corporation Integrated circuit with layered superlattice material compound
DE4300808C1 (de) * 1993-01-14 1994-03-17 Siemens Ag Verfahren zur Herstellung eines Vielschichtkondensators
US5914851A (en) * 1995-12-22 1999-06-22 International Business Machines Corporation Isolated sidewall capacitor
US5633781A (en) * 1995-12-22 1997-05-27 International Business Machines Corporation Isolated sidewall capacitor having a compound plate electrode
US5826330A (en) * 1995-12-28 1998-10-27 Hitachi Aic Inc. Method of manufacturing multilayer printed wiring board
JP3395621B2 (ja) * 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
JP4144933B2 (ja) 1998-04-17 2008-09-03 北陸電気工業株式会社 多層回路基板及びその製造方法
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
US6610417B2 (en) * 2001-10-04 2003-08-26 Oak-Mitsui, Inc. Nickel coated copper as electrodes for embedded passive devices
JP4166013B2 (ja) * 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
JP3835403B2 (ja) * 2002-11-26 2006-10-18 セイコーエプソン株式会社 電気光学装置及び電子機器
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
JP4700332B2 (ja) * 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
US7211289B2 (en) * 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
US7312146B2 (en) * 2004-09-21 2007-12-25 Applied Materials, Inc. Semiconductor device interconnect fabricating techniques

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255157B1 (en) * 1999-01-27 2001-07-03 International Business Machines Corporation Method for forming a ferroelectric capacitor under the bit line
CN1741707A (zh) * 2004-08-26 2006-03-01 三星电机株式会社 包括具有高介电常数的嵌入式电容器的印刷电路板及其制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2005-191559A 2005.07.14
JP特开平11-307944A 1999.11.05

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