JP4960876B2 - 高誘電体シートの製法 - Google Patents

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Description

本発明は、高誘電体シートの製法に関し、詳しくは、プリント配線板に内蔵される薄膜コンデンサとして使用される高誘電体シートの製法に関する。
従来より、プリント配線板に内蔵される薄膜コンデンサとして使用される高誘電体シートの製法が知られている。例えば、特開２００５−１９１５５９号公報（段落００５４，００５５）には、ジエトキシバリウムとビテトライソプロポキシドチタンの混合溶液を加水分解してゾル−ゲル溶液とし、これを銅箔上にスピンコートし乾燥・焼成する操作を数十回繰り返すことにより、厚さ１．２μｍの高誘電体層を形成し、その後高誘電体層の上に真空蒸着装置を用いて銅箔を形成し、高誘電体シートを作製している。また、特開２００５−１９１５５９号公報には、チタン酸バリウムをターゲットにしたスパッタ法を用いて高誘電体層を形成することも開示されている。
しかしながら、特開２００５−１９１５５９号公報のようにゾル−ゲル溶液を用いて高誘電体層を形成した場合には、高誘電体層を形成する過程で有機物や溶媒が蒸発・分解するのでピンホールが発生することがある。このようなピンホールはクラックの基点になりやすいばかりでなく、高誘電体層上にめっきにより金属箔を形成するときにめっき液がピンホールに染み込んで高誘電体層を貫通する導体を形成してショートの原因になり得るため、好ましくない。一方、スパッタ法を用いて高誘電体層を形成した場合には、表面にピット（窪み）が存在することがあり、そのピットを基点として高誘電体層にクラックが入ることがあるため、好ましくない。
本発明は、このような課題に鑑みなされたものであり、プリント配線板に内蔵される薄膜コンデンサとして使用される高誘電体シートを製造する方法において、高誘電体層にクラックが発生したり電極間でショートしたりするのを防止することを目的とする。
本発明は、上述の目的を達成するために以下の手段を採った。
本発明は、プリント配線板に内蔵される薄膜コンデンサとして使用される高誘電体シートの製法であって、
（ａ）スパッタリングによる第１スパッタ膜、ゾル−ゲル法によるゾル−ゲル膜、スパッタリングによる第２スパッタ膜を電極上に順次形成することにより高誘電体層とするステップと、
（ｂ）前記第２スパッタ膜の上に前記電極に対向する対向電極を形成するステップと、
を含むものである。
この製法では、第１スパッタ膜を形成したときにその表面にピットが発生したとしても、第１スパッタ膜の上にゾル−ゲル膜が形成されるから、その際にゾル−ゲル溶液が第１スパッタ膜のピットに入り込みピットが埋められる。そして、ゾル−ゲル膜の上に第２スパッタ膜が形成されるが、高誘電体層をスパッタ膜だけで形成する場合に比べて第２スパッタ膜は薄くなるから、第２スパッタ膜にピットが発生したとしてもそのピットは小さくて浅いものとなる。このため、そのピットに異種材料（例えば金属や樹脂など）が入り込んだとしても大きな影響を受けることはない。一方、ゾル−ゲル膜は第１及び第２スパッタ膜に被覆されているから、ゾル−ゲル膜にピンホールが空いていて高誘電体層の周囲にめっき液やエッチング液が存在したとしても、そのピンホールにめっき液やエッチング液が入り込むことはない。したがって、本発明の製法によれば、高誘電体層にクラックが発生するのを防止すると共に電極間でショートするのも防止することができる。
本発明の高誘電体シートの製法において、前記ステップ（ａ）では、前記高誘電体層の厚さを０．４〜３μｍとすることが好ましい。こうすれば、高誘電体シートの静電容量が大きくなるため、プリント配線板に実装される半導体素子が高速にオンオフしたときの電源電位の瞬時低下を抑える効果が大きくなる。また、高誘電体層の厚さが薄いと、高誘電体層にクラックが発生したり電極間でショートしたりするリスクが大きくなるため、本発明を適用する意義が大きい。
本発明の高誘電体シートの製法において、前記ステップ（ａ）では、前記第１及び第２スパッタ膜の厚さを０．１μｍ以上とすることが好ましい。こうすれば、第１及び第２スパッタ膜に挟み込まれるゾル−ゲル膜を周囲から確実に隔離することができる。
本発明の高誘電体シートの製法において、前記ステップ（ａ）では、前記ゾル−ゲル膜を前記第１及び第２スパッタ膜よりも厚くなるように形成することが好ましい。こうすれば、第１及び第２スパッタ膜に発生するピットは一層小さくて浅いものとなるため、ピットによる不具合の発生を一層抑制することができる。このとき、前記第２スパッタ膜を前記第１スパッタ膜よりも薄くなるように形成することが好ましい。
本発明の高誘電体シートの製法において、前記ステップ（ｂ）では、前記対向電極を形成したあと、前記電極と前記対向電極との間に前記高誘電体層を挟み込んだ構造の高誘電体シートに対し、低温処理と高温処理とを複数回繰り返し行ったあと不具合の発生しなかったものを選別してもよい。こうすれば、不具合が発生するおそれのある高誘電体シートをプリント配線板に組み入れる前に排除することができるため、プリント配線板に組み入れてしまってから排除する場合に比べてコスト面で有利となる。このとき、前記低温処理は０℃以下で所定時間放置する処理とし、前記高温処理は１００℃以上で所定時間放置する処理としてもよい。
なお、本明細書では「上」「下」「右」「左」等の語句を用いて説明しているが、これらの語句は構成要素の位置関係を明らかにするために用いているに過ぎない。したがって、例えば「上」「下」を逆にしたり「右」「左」を逆にしたりしてもよい。
多層プリント配線板１０の平面図である。 多層プリント配線板１０の要部断面図である。 多層プリント配線板１０内の薄膜コンデンサ４０の斜視図である。 多層プリント配線板１０の製造工程の説明図である。 高誘電体シート４２０の製造工程の説明図である。 多層プリント配線板１０の製造工程の説明図である。 多層プリント配線板１０の製造工程の説明図である。 多層プリント配線板１０の製造工程の説明図である。 導通チェックを説明するための多層プリント配線板１０の模式図である。
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態である多層プリント配線板１０の平面図、図２はこの多層プリント配線板１０の要部断面図、図３は多層プリント配線板１０内の薄膜コンデンサ４０の斜視図である。
本実施形態の多層プリント配線板１０は、図１に示すように表面に半導体素子７０を実装する実装部６０を備えている。この実装部６０には、半導体素子７０を接地するグランドラインに接続されるグランド用パッド６１と、半導体素子７０に電源電位を供給する電源ラインに接続される電源用パッド６２と、半導体素子７０に信号を入出力するシグナルラインに接続されるシグナル用パッド６３とが設けられている。本実施形態では、グランド用パッド６１と電源用パッド６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド６３を格子状又は千鳥状又はランダムに配列している。グランド用パッド６１は、電源ラインやシグナルラインとは独立して多層プリント配線板１０の内部に形成されたグランドラインを介して実装部６０とは反対側の面に形成されたグランド用外部端子（図９参照）に接続され、電源用パッド６２は、グランドラインやシグナルラインとは独立して多層プリント配線板１０の内部に形成された電源ラインを介して実装部６０とは反対側の面に形成された電源用外部端子（図９参照）に接続されている。なお、電源ラインは薄膜コンデンサ４０（図２参照）の上部電極４２と接続され、グランドラインは薄膜コンデンサ４０の下部電極４１と接続されている。シグナル用パッド６３は、電源ラインやグランドラインとは独立して多層プリント配線板１０の内部に形成されたシグナルラインを介して実装部６０とは反対側の面に形成されたシグナル用外部端子（図９参照）に接続されている。なお、実装部６０のパッド総数は、１０００〜３００００である。
また、多層プリント配線板１０は、図２に示すように、コア基板２０と、このコア基板２０の上側にコンデンサ下絶縁層２６を介して形成された薄膜コンデンサ４０と、この薄膜コンデンサ４０の上側に形成されたビルドアップ部３０と、このビルドアップ部３０の最上層に形成された実装部６０とを備えている。なお、実装部６０の各パッド６１，６２，６３はビルドアップ部３０内に積層された配線パターンであるビルドアップ部内導体層（ＢＵ導体層）３２と電気的に接続されている。
コア基板２０は、ＢＴ（ビスマレイミド−トリアジン）樹脂やガラスエポキシ基板等からなるコア基板本体２１の表裏両面に形成された銅からなる導体層２２，２２と、コア基板本体２１の表裏を貫通するスルーホールの内周面に形成された銅からなるスルーホール導体２４とを有しており、両導体層２２，２２はスルーホール導体２４を介して電気的に接続されている。
薄膜コンデンサ４０は、図２及び図３に示すように、セラミック系の高誘電体材料を高温で焼成した高誘電体層４３と、この高誘電体層４３を挟む下部電極４１及び上部電極４２とで構成されている。この薄膜コンデンサ４０のうち、下部電極４１はニッケル電極であり実装部６０のグランド用パッド６１に電気的に接続され、上部電極４２は銅電極であり実装部６０の電源用パッド６２に電気的に接続される。このため、下部電極４１及び上部電極４２はそれぞれ実装部６０に実装される半導体素子７０のグランドライン及び電源ラインに接続される。また、下部電極４１は、高誘電体層４３の下面に形成されたベタパターンであって、コア基板２０の導体層２２のうち電源用の導体層２２Ｐと上部電極４２とを電気的に接続する上部ビアホール導体４８を非接触な状態で貫通する通過孔４１ａを有している。なお、下部電極４１は、各シグナルラインを非接触状態で上下に貫通する貫通孔を有していてもよいが、それよりも下部電極４１の外側に各シグナルラインが形成されている方が好ましい（図９参照）。一方、上部電極４２は、高誘電体層４３の上面に形成されたベタパターンであって、コア基板２０の導体層２２のうちグランド用の導体層２２Ｇと下部電極４１とを電気的に接続する下部ビアホール導体４５を非接触な状態で貫通する通過孔４２ａを有している。なお、上部電極４２は、図示しないが、各シグナルラインを非接触状態で上下に貫通する貫通孔を有していてもよいが、それよりも上部電極４２の外側に各シグナルラインが形成されている方が好ましい（図９参照）。高誘電体層４３は、トータルの厚さが０．４〜３μｍであり、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物のセラミック膜を３層重ねて形成したものである。これらのセラミック膜は、図３に示すように、下部電極４１側から順に、スパッタリングにより形成された第１スパッタ膜４３ａ、ゾル−ゲル法により形成されたゾル−ゲル膜４３ｂ、スパッタリングにより形成された第２スパッタ膜４３ｃである。ここで、第１及び第２スパッタ膜４３ａ，４３ｃは厚さが０．１μｍ以上であり、ゾル−ゲル膜４３ｂは厚さが第１及び第２スパッタ膜４３ａ，４３ｃよりも厚い。
ビルドアップ部３０は、薄膜コンデンサ４０の上側にビルドアップ部内絶縁層（ＢＵ絶縁層）３６とＢＵ導体層３２とを交互に積層したものであり、ＢＵ絶縁層３６を挟んで上下に配置されたＢＵ導体層３２同士やＢＵ絶縁層３６を挟んで上下に配置されたＢＵ導体層３２と薄膜コンデンサ４０の上部電極４２とはＢＵビアホール導体３４を介して電気的に接続されている。なお、ビルドアップ部３０のファイン化を考慮して、ＢＵ導体層３２の厚さは下部電極４１よりも薄くなっている。また、ビルドアップ部３０の最表層には実装部６０が形成されている。このようなビルドアップ部３０は、周知のサブトラクティブ法やアディティブ法（セミアディティブ法やフルアディティブ法を含む）により形成されるが、例えば以下のようにして形成される。すなわち、まず、コア基板２０の表裏両面にＢＵ絶縁層３６（常温でのヤング率が例えば２〜７ＧＰａ）となる樹脂シートを貼り付ける。この樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、その厚みは概ね２０〜８０μｍである。かかる樹脂シートは、シリカ、アルミナ、ジルコニア等の無機成分が分散されていてもよい。次に、貼り付けた樹脂シートに炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホールを形成し、この樹脂シートの表面とスルーホールの内部に無電解銅めっきを施して導体層とする。この導体層上にめっきレジストを形成し、めっきレジスト非形成部に電解銅めっきを施した後、レジスト下の無電解銅めっきをエッチング液で除去することによりＢＵ導体層３２が形成される。なお、スルーホール内部の導体層がＢＵビアホール導体３４となる。あとは、この手順を繰り返すことによりビルドアップ部３０が形成される。本実施形態では、薄膜コンデンサ４０の下部電極４１はＢＵ導体層３２よりも厚く形成されている。
次に、このように構成された多層プリント配線板１０の使用例について説明する。まず、裏面に多数のはんだバンプが配列された半導体素子７０を実装部６０に載置する。このとき、半導体素子７０のグランド用端子、電源用端子、シグナル用端子をそれぞれ実装部６０のグランド用パッド６１、電源用パッド６２、シグナル用パッド６３と接触させる。続いて、リフローにより各端子をはんだにより接合する。その後、多層プリント配線板１０をマザーボード等の他のプリント配線板に接合する。このとき、予め多層プリント配線板１０の裏面に形成されたパッドにはんだバンプを形成しておき、他のプリント配線板上の対応するパッドと接触させた状態でリフローにより接合する。多層プリント配線板１０に内蔵された薄膜コンデンサ４０は、誘電率の高いセラミックからなる高誘電体層４３を有していることや下部電極４１及び上部電極４２はベタパターン（一部開口を有している）であり面積が大きいことから静電容量が大きいので、充分なデカップリング効果を奏することが可能となり、実装部６０に実装した半導体素子７０（ＩＣ）のトランジスタが電源不足となりにくい。なお、必要に応じて、多層プリント配線板１０の実装部６０の周囲にチップコンデンサを搭載してもよい。
次に、本実施例の多層プリント配線板１０の製造手順について、図４〜図９に基づいて説明する。まず、図４（ａ）に示すように、コア基板２０を用意し、このコア基板２０の上に真空ラミネータを用いて熱硬化性絶縁フィルム（味の素社製のＡＢＦ−４５ＳＨ、図２のコンデンサ下絶縁層２６となるもの）を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付けた。続いて、ニッケル箔４２１と銅箔４２２とで高誘電体層４２３をサンドイッチした構造の高誘電体シート４２０を熱硬化性絶縁フィルムの上に真空ラミネータを用いて温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、その後１５０℃で１時間乾燥させた（図４（ｂ）参照）。これにより、熱硬化性樹脂フィルムは硬化して層間絶縁層４１０となった。ここで、ラミネートする際の高誘電体シート４２０のニッケル箔４２１及び銅箔４２２は、いずれも回路形成されていないベタ層とした。但し、ニッケル箔４２１のうち将来不要となる箇所（例えば通過孔４１ａとなる箇所）を予めエッチングにより除去したものをラミネートしてもよい。
次に、高誘電体シート４２０の作製手順について図５に基づいて説明する。まず、膜厚が約１００μｍのニッケル箔４２１（電極）を用意し（図５（ａ）参照）、これを４００〜７００℃（ここでは５５０℃）に加熱した。この加熱処理は、ニッケル箔４２１上に形成される高誘電体層４２３の結晶性を向上させるためである。続いて、ニッケル箔４２１の表面を研磨した。研磨後の膜厚は約９０μｍであった。このニッケル箔４２１の表面に第１スパッタ膜４２３ａを形成した（図５（ｂ）参照）。すなわち、マグネトロンスパッタ装置（アネルバ社製の型番Ｌ−３３２Ｓ−ＦＨ）に、ＢａＴｉＯｘ（高純度化学社製）のターゲットを装着した後、直流又は交流電源を印加し、アルゴン及び酸素を主成分とする３〜１０ｍＴｏｒｒの気体にてスパッタリングを行った。なお、スパッタリング気体中の酸素の比率は１０〜９０容積％、特に４５〜５５容積％が好ましいが、本実施形態では５０容積％とした。また、ＲＦパワーを２〜５Ｗ／ｃｍ2としスパッタ圧力を０．５〜２Ｐａとした。このようにして膜厚が０．２５μｍの第１スパッタ膜４２３ａを形成した。この第１スパッタ膜４２３ａは膜厚が薄いため、表面にピットが発生したとしてもそのピットは小さくて浅いものに過ぎない。
続いて、第１スパッタ膜４２３ａ上にゾル−ゲル膜４２３ｂを形成した（図５（ｃ）参照）。すなわち、まず乾燥窒素中において、濃度１．０モル／リットルとなるように秤量したジエトキシバリウムとビテトライソプロポキシドチタンを、脱水したメタノールと２−メトキシエタノールとの混合溶媒（体積比３：２）に溶解し、室温の窒素雰囲気下で３日間攪拌してバリウムとチタンのアルコキシド前駆体組成物溶液を調製した。次いで、この前駆体組成物溶液を０℃に保ちながら攪拌し、あらかじめ脱炭酸した水を０．５マイクロリットル／分の速度で窒素気流中で噴霧して加水分解し、ゾル−ゲル溶液とした。このゾル−ゲル溶液を、０．２ミクロンのフィルターを通し、析出物等をろ過した。このろ液を第１スパッタ膜４２３ａの上に１５００ｒｐｍで１分間スピンコートした。溶液をスピンコートした基板を１５０℃に保持されたホットプレート上に３分間置き乾燥した。その後基板を８５０℃に保持された電気炉中に挿入し、１５分間焼成を行った。ここで、１回のスピンコート／乾燥／焼成で得られる膜厚が０．０３μｍとなるようゾル−ゲル溶液の粘度を調整した。続いて、スピンコート／乾燥／焼成を１０回繰り返し、膜厚が０．３μｍのゾル−ゲル膜４２３ｂを形成した。なお、このゾル−ゲル膜４２３ｂを形成する際に、第１スパッタ膜４２３ａの表面に発生したピットはゾル−ゲル溶液により埋められた。
続いて、ゾル−ゲル膜４２３ｂ上に第２スパッタ膜４２３ｃを形成した（図５（ｄ）参照）。この第２スパッタ膜４２３ｃは、第１スパッタ膜４２３ａと同様、マグネトロンスパッタ装置を用いて膜厚が０．１５μｍとなるように形成した。この結果、トータル膜厚が０．７μｍの高誘電体層４２３がニッケル箔４２１上に形成された。ここで、第２スパッタ膜４２３ｃは膜厚が薄いため、表面にピットが発生したとしてもそのピットは小さくて浅いものに過ぎない。また、ゾル−ゲル膜４２３ｂは第１及び第２スパッタ膜４２３ａ，４２３ｃで挟み込まれた状態となる。
その後、高誘電体層４２３の上に無電解めっきにより銅層を形成し、更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、銅箔４２２（対向電極）を形成した（図５（ｅ）参照）。以上のようにして、高誘電体シート４２０を得た。この高誘電体シート４２０を、−５５℃で５分放置したあと１２５℃で５分放置するという操作を１サイクルとし、これを２０サイクル行ったあとに割れ等の不具合が発生しなかったものを次工程に使用した。このようにして得られた高誘電体シート４２０の誘電特性は、INPEDANCE/GAIN PHASE ANALYZER(ヒューレットパッカード社製、品名：４１９４Ａ）を用い、周波数１ｋＨｚ、温度２５℃、ＯＳＣレベル１Ｖという条件で測定したとことろ、その比誘電率は、１３００であった。なお、高誘電体層をチタン酸バリウムとしたが、それ以外にチタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）のいずれかにすることも可能である。
図４に戻り、高誘電体シート４２０を積層した作製途中の基板の所定位置にレーザによりスルーホール４３１、４３２を形成した（図４（ｃ）参照）。すなわち、コア基板２０のうちグランド用の導体層２２Ｇに対向する位置に、銅箔４２２と高誘電体層４２３とを貫通しニッケル箔４２１の表面に達するスルーホール４３１を形成すると共に、コア基板２０のうち電源用の導体層２２Ｐに対向する位置に、高誘電体シート４２０及び層間絶縁層４１０を貫通しコア基板２０のうち電源用の導体層２２Ｐの表面に達するようにスルーホール４３２を形成した。ここで、スルーホールの形成は、まず深いスルーホール４３２を形成し、続いて浅いスルーホール４３１を形成した。深さの調整はレーザショット数を変更することにより行った。具体的には、スルーホール４３２は日立ビアメカニクス（株）製のＵＶレーザ にて、出力３〜１０Ｗ、周波数２５〜６０ｋＨｚ、ショット数６２という条件で行い、スルーホール４３１はショット数２２とした以外は同条件で行った。その後、スルーホール４３１，４３２内にスルーホール充填用樹脂を充填し、８０℃で１時間、１２０℃で１時間、１５０℃で３０分乾燥することにより、ホール内樹脂４３３，４３４とした（図４（ｄ）参照）。ここで、スルーホール充填用樹脂は、以下のようにして作製した。ビスフェノールＦ型エポキシモノマー（油化シェル製、分子量：３１０、商品名：Ｅ−８０７）１００重量部と、イミダゾール硬化剤（四国化成製、商品名：２Ｅ４ＭＺ−ＣＮ）６重量部を混合し、さらに、この混合物に対し、平均粒径１．６μｍのＳｉＯ2球状粒子１７０重量部を混合し、３本ロールにて混練することによりその混合物の粘度を、２３±１℃において４５０００〜４９０００ｃｐｓに調整して、スルーホール充填用樹脂を得た。
次いで、ホール内樹脂４３３，４３４にスルーホール４３５，４３６を形成し、過マンガン酸溶液に浸漬して粗化し、その後、１７０℃で３時間乾燥硬化し完全硬化した（図６（ａ）参照）。ここで、スルーホール４３５は、ホール内樹脂４３３よりも小径であり、ホール内樹脂４３３、ニッケル箔４２１及び層間絶縁層４１０を貫通し導体層２２Ｇの表面に達するスルーホールとした。もう一方のスルーホール４３６は、ホール内樹脂４３４よりも小径であり、ホール内樹脂４３４を貫通し導体層２２Ｐに達するスルーホールとした。また、スルーホール４３５はＵＶレーザ にて周波数２５ｋＨｚ、出力３Ｗ、５２ショットという条件で形成し、スルーホール４３６は、ＣＯ2レーザにてφ１．４ｍｍのマスク径を介して２．０ｍｊのエネルギー密度、２０μｓｅｃのパルス幅、２ショットという条件で形成した。その後、基板表面に無電解銅めっき用の触媒を付与し、以下の無電解銅めっき液に浸漬して基板表面に０．６〜３．０μｍの無電解銅めっき膜４４０を形成した（図６（ｂ）参照）。なお、無電解銅めっき水溶液は以下の組成のものを使用した。硫酸銅：０．０３ｍｏｌ／Ｌ、ＥＤＴＡ：０．２００ｍｏｌ／Ｌ、ＨＣＨＯ：０．１ｇ／Ｌ、ＮａＯＨ：０．１ｍｏｌ／Ｌ、α，α′−ビピリジル：１００ｍｇ／Ｌ、ポリエチレングリコール（ＰＥＧ）０．１ｇ／Ｌ。
続いて、無電解銅めっき膜４４０の上に市販のドライフィルムを貼り付け、露光・現像によりスルーホール４３５の開口を囲むドーナツ状のめっきレジスト４４１を形成し（図７（ａ）参照）、めっきレジスト非形成部に無電解銅めっき膜４４０からの厚さが２５μｍの電解銅めっき膜４４２を形成した（図７（ｂ）参照）。この結果、スルーホール４３５，４３６内はそれぞれ銅めっきで充填されたビアホール導体４３７，４３８となった。なお、電解銅めっき液は以下の組成のものを使用した。硫酸：２００ｇ／Ｌ、硫酸銅：８０ｇ／Ｌ、添加剤：１９．５ ｍｌ／Ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ2、時間１１５分、温度２３±２℃。続いて、めっきレジスト４４１を剥がし（図７（ｃ）参照）、そのめっきレジスト４４１で覆われていた部分の無電解銅めっき膜４４０を硫酸−過酸化水素系のエッチング液でエッチング（クイックエッチング）することにより除去した（図７（ｄ）参照）。これにより、ビアホール導体４３７は、銅箔４２２とは電気的に非接続な状態となった。以上の工程を経ることで、コア基板２０の上に薄膜コンデンサ４０が形成された。つまり、ニッケル箔４２１が下部電極４１となり、高誘電体層４２３が高誘電体層４３となり、銅箔４２２、無電解銅めっき膜４４０及び電解銅めっき膜４４２のうち高誘電体層４２３より上の部分が上部電極４２となる。また、ビアホール導体４３７が下部ビアホール導体４５となり、ビアホール導体４３８が上部ビアホール導体４８となる。
次に、電解銅めっき膜４４２を形成した作製途中の基板に対して、ＮａＯＨ（１０ｇ／Ｌ）、ＮａＣｌＯ2（４０ｇ／Ｌ）、Ｎａ3ＰＯ4（６ｇ／Ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／Ｌ）、ＮａＢＨ4（６ｇ／Ｌ）を含む水溶液を還元浴とする還元処理を行い、電解銅めっき膜４４２の表面に粗化面を形成した（図示せず）。その後、粗化面の上に樹脂絶縁シート４８０を真空ラミネータで温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、１５０℃で３時間硬化した（図８（ａ）参照）。この樹脂絶縁シート４８０は、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート又はイミド系樹脂シートであり、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状のものが分散していてもよい。この樹脂絶縁シート４８０の所定位置にＣＯ2レーザにてホール４８２を形成し（図８（ｂ）参照）、その後粗化処理を施し無電解銅めっきを行ったあとめっきレジストを積層し、露光・現像によりめっきレジストにパターン形成し、電解銅めっきによるパターンめっきを行い、めっきレジストを剥離したあとエッチングにより無電解銅めっき膜のうちめっきレジストで覆われていた部分を除去し、ＢＵ導体層３２を形成した（図８（ｃ）参照）。図８（ｃ）において、樹脂絶縁シート４８０がＢＵ絶縁層３６となり、ホール４８２内のめっきがＢＵビアホール導体３４となる。そして、図８（ａ）〜（ｃ）の操作を繰り返すことによりビルドアップ部３０（図２参照）を完成させた。このとき、ビルドアップ部３０の最上層には各パッド６１，６２，６３を形成し、図１及び図２に示す多層プリント配線板１０を得た。
以上詳述した本実施形態によれば、薄膜コンデンサ４０となる高誘電体シート４２０の製法において、第１スパッタ膜４２３ａを形成したときにその表面にピットが発生したとしても、ゾル−ゲル溶液がそのピットに入り込みピットが埋められる。そして、ゾル−ゲル膜４２３ｂの上に第２スパッタ膜４２３ｃが形成されるが、高誘電体層４３をスパッタ膜だけで形成する場合に比べて第２スパッタ膜４２３ｃは薄くなるから、第２スパッタ膜４２３ｃにピットが発生したとしてもそのピットは小さくて浅いものとなる。つまり、高誘電体層４２３のうちニッケル箔４３１とは反対側の面にピットが発生していたとしても、そのピットは高誘電体層４２３をスパッタ膜だけで形成する場合に比べて小さくて浅いものとなる。このため、ピットに異種材料（銅などの金属や樹脂等）が入り込んだとしてもその異種材料によって大きな影響を受けることはない。一方、ゾル−ゲル膜４２３ｂは第１及び第２スパッタ膜４２３ａ，４２３ｃに挟まれた構造であり外部に露出されることはないから、ゾル−ゲル膜４２３ｂにピンホールが空いていたとしても、銅箔４２２の形成工程で使用するめっき液がそのピンホールに入り込むことはない。したがって、薄膜コンデンサ４０の高誘電体層４３にクラックが発生するのを防止すると共に下部電極４１と上部電極４２との間でショートするのも防止することができる。
また、高誘電体層４２３の厚さが０．４〜３μｍと薄いことから、薄膜コンデンサ４０の静電容量が大きくなるため、多層プリント配線板１０に実装される半導体素子７０が高速にオンオフしたときの電源電位の瞬時低下を抑える効果が大きくなる。
更に、第１及び第２スパッタ膜４２３ａ，４２３ｃの厚さが０．１μｍ以上であるため、第１及び第２スパッタ膜４２３ａ，４２３ｃに挟み込まれるゾル−ゲル膜４２３ｂを周囲から確実に隔離することができる。
更にまた、ゾル−ゲル膜４２３ｂを第１及び第２スパッタ膜４２３ａ，４２３ｃよりも厚くなるように形成していることから、第１及び第２スパッタ膜４２３ａ，４２３ｃに発生するピットは一層小さくて浅いものとなるため、ピットによる不具合の発生を一層抑制することができる。なお、上述した実施形態では、第２スパッタ膜４２３ｃを第１スパッタ膜４２３ａよりも薄くなるように形成していることから、不具合の発生をより一層抑制することができる。
そしてまた、作製した直後の高誘電体シート４２０に対し、低温処理と高温処理とを複数回繰り返し行ったあと不具合の発生しなかったものを選別して次工程に利用していることから、不具合が発生するおそれのある高誘電体シート４２０を多層プリント配線板１０に組み入れる前に排除することができるため、多層プリント配線板１０に組み入れてしまってから排除する場合に比べてコスト面で有利となる。
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
例えば、上述した実施形態では、コア基板２０の上に薄膜コンデンサ４０を形成し該薄膜コンデンサ４０の上にビルドアップ部３０を形成したが、コア基板２０の上にビルドアップ部３０を形成し該ビルドアップ部３０の上に薄膜コンデンサ４０を形成してもよい。
上述した実施形態では、下部電極４１としてニッケルを用いたが、その他に銅、白金、金、銀等を用いてもよい。また、上部電極４２として銅を用いたが、ニッケル、スズ等の金属を用いてもよい。
上述した実施形態では、マグネトロンスパッタ装置を用いてスパッタリングを行ったが、３極スパッタリング装置やイオンビームスパッタ装置を用いてもよい。
上述した実施形態では、ＢＵビアホール導体３４の断面形状をコップ状（いわゆるコンフォーマルビア）としたが、コップ内に金属や導電性樹脂を充填したいわゆるフィルドビアとしてもよい。
上述した実施形態の高誘電体シート４２０及び多層プリント配線板１０の作製手順に準じて、表１に示す実施例１〜８及び比較例１，２を作製し、以下の評価試験を行った。
（１）チェッカー良品割合
実施例１〜８及び比較例１，２の各々につき、多層プリント配線板１０を１００個作製し、それらの導通チェックを行った。図９は導通チェックを説明するための多層プリント配線板１０の模式図である。ここでは、図９に示すように、実装部６０の各グランド用パッド６１と実装部６０とは反対側の面のグランド用外部端子とを薄膜コンデンサ４０の下部電極４１を介して結ぶグランドラインの断線の有無、実装部６０の各電源用パッド６２と電源用外部端子とを薄膜コンデンサ４０の上部電極４２を介して結ぶ電源ラインの断線の有無、実装部６０の各シグナル用パッド６３とそれに対応するシグナル用外部端子とを下部電極４１も上部電極４２も介さずに結ぶ複数のシグナルラインの断線の有無をチェックした。また電源ラインとグランドラインとシグナルラインとがそれぞれ短絡（ショート）しているか否かもチェックした。そして、各多層プリント配線板１０につき、すべてのラインにおいて断線や短絡がなかったものを良品、１つのラインでも断線や短絡があったものを不良品とし、１００個の多層プリント配線板１０に占める良品の割合（％）を求めた。その結果を表１に示す。
（２）信頼性試験−１
実施例１〜８の各々につき、多層プリント配線板１０の実装部６０に設けられた多数のグランド用パッド６１及び電源用パッド６２のうち数個を選出し、選出されたグランド用パッド６１とこのグランド用パッド６１に電気的に接続されているグランド用外部端子との間の抵抗を測定すると共に、同じく選出された電源用パッド６２とこの電源用パッド６２に電気的に接続されている電源用外部端子との間の抵抗を測定し、これらを初期値Ｒ０とした。次いで、薄膜コンデンサ４０の上部電極４２と下部電極４１との間に３．３［Ｖ］の電圧を印加し、薄膜コンデンサ４０に電荷をチャージして充電した後、放電した。この充電、放電を５０回繰り返した。続いて、多層プリント配線板１０を−５５℃で５分放置したあと１２５℃で５分放置するというヒートサイクル試験を５００回繰り返したあと、初期値Ｒ０を測定したパッド−外部端子間の接続抵抗の値Ｒを測定した。そして、各パッド−外部端子ごとに、接続抵抗の値Ｒから初期値Ｒ０を引いた差分を初期値Ｒ０で除しそれに１００を掛けた値（１００×（Ｒ−Ｒ０）／Ｒ０（％））を求め、それらの値のうちすべてが±１０％以内なら合格（「○」）、それ以外なら不合格「×」と評価した。その結果を表１に示す。なお、各実施例や比較例の多層プリント配線板１０は、基本的には図１及び図２の構成を有し各構成部品の材質や大きさ、配置位置などを共通化し、表１の各パラメータのみ表１に記載されている値となるようにした。
（３）信頼性試験−２
信頼性試験−１の充電、放電の繰り返し回数を１００回とし、ヒートサイクル試験の回数を１０００回とした以外は、信頼性試験−１と同様にして評価した。その結果を表１に示す。
表１から明らかなように、高誘電体シート４２０の高誘電体層４２３をスパッタ膜のみで形成した比較例１やゾル−ゲル膜のみで形成した比較例２ではチェッカー良品割合が３０％，２０％と低かったのに対して、高誘電体層４２３を第１スパッタ膜４２３ａ−ゾル−ゲル膜４２３ｂ−第２スパッタ膜４２３ｃの三層構造とした実施例１〜８では、チェッカー良品割合が１００％であり不良品の発生はみられなかった。高誘電体層４２３をスパッタ膜のみで形成した場合には、高誘電体層４２３の表面に大きくて深いピットが発生しそのピットを基点としてクラックが入りチェッカー良品割合が低減したものと思われる。また、高誘電体層４２３をゾル−ゲル膜のみで形成した場合には、有機物や溶媒が蒸発・分解するときにピンホールが発生しそのピンホールにめっき液が入り込んで短絡の原因となったりしてチェッカー良品割合が低減したものと思われる。これに対して、実施例１〜８では、高誘電体層４２３の表面にピットが発生したとしても第２スパッタ膜４２３ｃの膜厚が薄いことからそのピットは小さくて浅いものとなるため、そのピットを基点とするクラックの発生を抑制できたものと思われる。また、ゾル−ゲル膜４２３ｂは第１及び第２スパッタ膜４２３ａ，４２３ｃに挟まれた構造であり外部に露出されることはないから、ゾル−ゲル膜４２３ｂにピンホールが空いていたとしても、めっき液がそのピンホールに入り込むことはなく、短絡しなかったと思われる。また、高誘電体層４２３のトータル膜厚を０．４〜３μｍとしたことやゾル−ゲル膜４２３ｂを第１及び第２スパッタ膜４２３ａ，４２３ｃより厚くしたこと、第１及び第２スパッタ膜４２３ａ，４２３ｃの膜厚を０．１μｍ以上としてゾル−ゲル膜４２３ｂを確実に被覆したことなども、良好なチェッカー良品割合が得られたことの要因であると思われる。
また、実施例１〜８では、信頼性試験−１の評価はすべて良好だったが、信頼性試験−２の評価は実施例１，２のみ良好だった。このように実施例１，２がより良好な結果を与えた理由は定かではないが、第２スパッタ膜４２３ｃの膜厚を第１スパッタ膜４２３ａの膜厚よりも薄くすることで、第２スパッタ膜４２３ｃの表面に発生するピットをより小さく浅くしたことに関連していると思われる。
本出願は、２００５年１０月１４日に出願された日本国特許出願第２００５−３００３１９を優先権主張の基礎としており、引用によりその内容の全てが本明細書に含まれる。
 産業上の利用の可能性
本発明の高誘電体シートの製法は、プリント配線版に内蔵される薄膜コンデンサの製造に利用されるものであり、例えば電気関連産業や通信関連産業などに利用される。

Claims (7)

  1. プリント配線板に内蔵される薄膜コンデンサとして使用される高誘電体シートの製法であって、
    （ａ）スパッタリングによる第１スパッタ膜、ゾル−ゲル法によるゾル−ゲル膜、スパッタリングによる第２スパッタ膜を電極上に順次形成することにより高誘電体層とするステップと、
    （ｂ）前記第２スパッタ膜の上に前記電極に対向する対向電極を形成するステップと、
    を含む高誘電体シートの製法。
  2. 前記ステップ（ａ）では、前記高誘電体層の厚さを０．４〜３μｍとする、請求項１に記載の高誘電体シートの製法。
  3. 前記ステップ（ａ）では、前記第１及び第２スパッタ膜の厚さを０．１μｍ以上とする、請求項１又は２に記載の高誘電体シートの製法。
  4. 前記ステップ（ａ）では、前記ゾル−ゲル膜を前記第１及び第２スパッタ膜よりも厚くなるように形成する、請求項１〜３のいずれかに記載の高誘電体シートの製法。
  5. 前記ステップ（ａ）では、前記第２スパッタ膜を前記第１スパッタ膜よりも薄くなるように形成する、
    請求項４に記載の高誘電体シートの製法。
  6. 前記ステップ（ｂ）では、前記対向電極を形成したあと、前記電極と前記対向電極との間に前記高誘電体層を挟み込んだ構造の高誘電体シートに対し、低温処理と高温処理とを複数回繰り返し行ったあと不具合の発生しなかったものを選別する、
    請求項１〜５のいずれかに記載の高誘電体シートの製法。
  7. 前記低温処理では０℃以下で所定時間放置し、前記高温処理では１００℃以上で所定時間放置する、
    請求項６に記載の高誘電体シートの製法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008129704A1 (ja) 2007-04-18 2008-10-30 Ibiden Co., Ltd. 多層プリント配線板及びその製造方法
JP2009231596A (ja) * 2008-03-24 2009-10-08 Fujitsu Ltd 多層配線板、多層配線板ユニット、および電子機器
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
US20100270646A1 (en) * 2009-04-28 2010-10-28 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
US8409963B2 (en) * 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
KR20120039460A (ko) * 2010-10-15 2012-04-25 삼성전자주식회사 반도체 패키지
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板
US9924597B2 (en) * 2014-02-21 2018-03-20 Mitsui Mining & Smelting Co., Ltd. Copper clad laminate for forming of embedded capacitor layer, multilayered printed wiring board, and manufacturing method of multilayered printed wiring board
US9406572B2 (en) * 2014-10-30 2016-08-02 Infineon Technologies Ag Method for processing a substrate and a method of process screening for integrated circuits
DE102015217426A1 (de) * 2015-09-11 2017-03-16 Zf Friedrichshafen Ag Mehrfunktionale Hochstromleiterplatte
US20170325327A1 (en) * 2016-04-07 2017-11-09 Massachusetts Institute Of Technology Printed circuit board for high power components
JP2017208369A (ja) * 2016-05-16 2017-11-24 富士通株式会社 回路基板、回路基板の製造方法及び電子装置
JP6750462B2 (ja) 2016-11-04 2020-09-02 Tdk株式会社 薄膜コンデンサ及び電子部品内蔵基板
WO2018236784A1 (en) * 2017-06-19 2018-12-27 Industrial Heat, Llc EXOTHERMIC REACTION ELECTRODE STRUCTURE USING PRINTED CIRCUIT BOARD AND METHODS OF MANUFACTURING SEMICONDUCTORS
TWI781049B (zh) * 2022-01-24 2022-10-11 欣興電子股份有限公司 電路板結構及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0632613A (ja) * 1992-07-16 1994-02-08 Rohm Co Ltd 複合酸化物薄膜の製造方法
JPH0831951A (ja) * 1994-07-12 1996-02-02 Texas Instr Inc <Ti> 強誘電体薄膜キャパシタ及びその製造方法
JP2005191559A (ja) * 2003-12-05 2005-07-14 Ibiden Co Ltd 多層プリント配線板

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4312117A (en) * 1977-09-01 1982-01-26 Raytheon Company Integrated test and assembly device
DE3364319D1 (en) * 1982-03-25 1986-08-07 Secr Defence Brit Electroluminescent panels and method of manufacture
JP3683972B2 (ja) 1995-03-22 2005-08-17 三菱電機株式会社 半導体装置
JPH11218603A (ja) * 1997-11-27 1999-08-10 Sony Corp 反射防止膜およびその製造方法
KR100275726B1 (ko) * 1997-12-31 2000-12-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
JP3496528B2 (ja) * 1998-07-28 2004-02-16 ヤマハ株式会社 強誘電体メモリ及びその製造方法
JP3585796B2 (ja) 1999-12-17 2004-11-04 新光電気工業株式会社 多層配線基板の製造方法、及び半導体装置
JP2001196547A (ja) * 2000-01-12 2001-07-19 Fujitsu Ltd 半導体装置
JP2002026266A (ja) * 2000-07-04 2002-01-25 Hitachi Ltd キャパシタを内蔵した回路基板とその製造方法ならびにそれを用いた半導体装置
JP3534684B2 (ja) * 2000-07-10 2004-06-07 Ｔｄｋ株式会社 導電ペーストおよび外部電極とその製造方法
TW522547B (en) 2001-08-01 2003-03-01 Taiwan Semiconductor Mfg Metal capacitor having high dielectric constant and low leakage characteristics and manufacturing method of the same
JP3998984B2 (ja) * 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
JP4391240B2 (ja) * 2002-03-04 2009-12-24 ローム株式会社 薄膜形成方法および半導体装置
US7038143B2 (en) * 2002-05-16 2006-05-02 Mitsubishi Denki Kabushiki Kaisha Wiring board, fabrication method of wiring board, and semiconductor device
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
US7031138B2 (en) * 2002-12-09 2006-04-18 Infineon Technologies Ag Ferroelectric capacitor and process for its manufacture
US20040231885A1 (en) * 2003-03-07 2004-11-25 Borland William J. Printed wiring boards having capacitors and methods of making thereof
JP4377617B2 (ja) * 2003-06-20 2009-12-02 日本特殊陶業株式会社 コンデンサ、コンデンサ付き半導体素子、コンデンサ付き配線基板、および、半導体素子とコンデンサと配線基板とを備える電子ユニット
US8021748B2 (en) 2003-09-29 2011-09-20 Ibiden Co., Ltd. Interlayer insulating layer for printed wiring board, printed wiring board and method for manufacturing same
JP2005247619A (ja) * 2004-03-03 2005-09-15 Ngk Insulators Ltd 圧電／電歪磁器組成物、圧電／電歪体、及び圧電／電歪膜型素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0632613A (ja) * 1992-07-16 1994-02-08 Rohm Co Ltd 複合酸化物薄膜の製造方法
JPH0831951A (ja) * 1994-07-12 1996-02-02 Texas Instr Inc <Ti> 強誘電体薄膜キャパシタ及びその製造方法
JP2005191559A (ja) * 2003-12-05 2005-07-14 Ibiden Co Ltd 多層プリント配線板

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