CN102208898A - 差动放大电路 - Google Patents

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Abstract

本发明提供一种电路规模小的差动放大电路。当差分电压(Vinp-Vinn)高于规定电压时，PMOS晶体管(4)导通。此时，电流源(12)与电流源(11)并联连接，电流源(12)向差动放大电路(10)提供驱动电流。即，不仅是电流源(11)，而是电流源(11～12)向差动放大电路(10)提供合计电流(I11+I12)作为驱动电流。由此，输出电压(Vout)的通过率增大。此外，只需两个PMOS晶体管和电流源(12)用于输出电压(Vout)的通过率控制，因此差动放大电路(10)的电流规模小。

Description

差动放大电路
技术领域
本发明涉及差动放大电路，更具体地说，涉及高通过率的差动放大电路。
背景技术
对现有的差动放大电路进行说明。图3是示出现有的差动放大电路的电路图。
虽未图示，通过率控制电路91由两个差动对和电流镜电路构成，对输入电压Vinp和输入电压Vinn进行监视。当输入电压Vinp与输入电压Vinn之间的差分电压小于0.5伏特时，通过率控制电路91不流出输出电流，当上述差分电压大于等于0.5伏特时，通过率控制电路91开始逐渐流出电流。并且，当输入电压Vinp与输入电压Vinn之间的差分电压大于等于0.9伏特时，流出恒定的电流。因此，在输入电压差较大的情况下，利用从通过率控制电路91和电流源92双方供给的电流，对差动放大电路进行驱动，输出电压Vout的通过率(through rate)增大(例如，参照专利文献1)。
【专利文献1】日本特开平06-112737号公报
但是，在现有技术中，存在电路结构复杂的通过率控制电路91，因此，差动放大电路的电路规模相应地增大。
发明内容
本发明正是鉴于上述问题而完成的，提供一种电路规模小的高通过率的差动放大电路。
为了解决上述问题，本发明提供一种差动放大电路，其特征在于，该差动放大电路具有：电流镜电路，其设置于第一电源端子，具有第一端子和第二端子；第一电流源，其设置于第一节点与第二电源端子之间；第一第二导电型晶体管，其栅极与第二输入端子连接，源极与所述第一节点连接，漏极与所述电流镜电路的第一端子连接；第二第二导电型晶体管，其栅极与第一输入端子连接，源极与所述第一节点连接，漏极与所述电流镜电路的第二端子连接；第二电流源；第一第一导电型晶体管，其栅极与所述第二输入端子连接，源极与所述第一节点连接，漏极经由所述第二电流源与第二电源端子连接；以及第二第一导电型晶体管，其栅极与所述第一输入端子连接，源极与所述第一节点连接，漏极经由所述第二电流源与第二电源端子连接。
根据本发明的差动放大电路，仅设置两个MOS晶体管和一个电流源用于输出电压的通过率控制，因此，能提供电路规模小的高通过率的差动放大电路。
附图说明
图1是示出本实施方式的差动放大电路的电路图。
图2是示出电压输出器的电路图。
图3是示出现有的差动放大电路的电路图。
标号说明
1～5    PMOS晶体管
6～7    NMOS晶体管
10      差动放大电路
11～13  电流源
14      电容
具体实施方式
以下，参照附图说明本发明的差动放大电路的实施方式。
首先，说明差动放大电路的结构。图1是示出差动放大电路的电路图。
差动放大电路10具有PMOS晶体管1～5、NMOS晶体管6～7、电流源11～13以及电容14。此外，差动放大电路10具有非反转输入端子、反转输入端子以及输出端子。PMOS晶体管1和PMOS晶体管2构成电流镜电路。该电流镜电路将PMOS晶体管1的栅极与漏极之间的连接点作为第一端子，将PMOS晶体管2的漏极作为第二端子。
PMOS晶体管1的栅极、漏极与PMOS晶体管2的栅极以及NMOS晶体管6的漏极连接，源极与电源端子连接。PMOS晶体管2的源极与电源端子连接，漏极与电压V2的节点连接。
NMOS晶体管6的栅极与差动放大电路10的反转输入端子(输入电压Vinn的节点)连接，源极与电压V1的节点连接。PMOS晶体管4的栅极与差动放大电路10的反转输入端子连接，源极与电压V1的节点连接，漏极经由电流源12与接地端子连接。NMOS晶体管7的栅极与差动放大电路10的非反转输入端子(输入电压Vinp的节点)连接，源极与电压V1的节点连接，漏极与电压V2的节点连接。PMOS晶体管5的栅极与差动放大电路10的非反转输入端子连接，源极与电压V1的节点连接，漏极经由电流源12与接地端子连接。电流源11设置在电压V1的节点与接地端子之间。
PMOS晶体管3的栅极与电压V2的节点连接，源极与电源端子连接，漏极与差动放大电路10的输出端子(输出电压Vout的节点)连接。电容14设置在电压V2的节点与差动放大电路10的输出端子之间。电流源13设置在差动放大电路10的输出端子与接地端子之间。
接下来，说明差动放大电路10的动作。
当在输入电压Vinp与输入电压Vinn之间产生电压差时，在NMOS晶体管7的漏极电流I7与NMOS晶体管6的漏极电流I6之间产生差。漏极电流I6与漏极电流I7之间的差分电流对PMOS晶体管3的栅极电容和电容14进行充电放电，由此，节点N2的电压V2发生变动。于是，由电压V2对PMOS晶体管3的栅极进行控制，对输出端子的电压Vout进行控制。
例如，当输入电压Vinp比输入电压Vinn高时，NMOS晶体管7的漏极电流I7增加，NMOS晶体管6的漏极电流I6减少。由于电流镜电路，节点N2流入漏极电流I6并流出漏极电流I7。漏极电流I6与漏极电流I7之间的差分电流对PMOS晶体管3的栅极电容和电容14进行放电，由此，节点N2的电压V2降低。因此，PMOS晶体管3的导通电阻降低，输出电压Vout增高。
这里，设NMOS晶体管7的栅极源极间电压为Vgs7，NMOS晶体管6的栅极源极间电压为Vgs6，PMOS晶体管4和PMOS晶体管5的阈值电压为Vtp。用下式(1)来计算节点N1的电压V1。
V1＝Vinp-Vgs7…(1)
并且，当式(2)成立时，PMOS晶体管5导通。
V1-Vinp＞|Vtp|…(2)
该式(2)可以变形成式(3)。
-Vgs7＞|Vtp|…(3)
此外，当式(4)成立时，PMOS晶体管4导通。
V1-Vinn＞|Vtp |…(4)
该式(4)可以变形成式(5)。
(Vinp-Vinn)＞|Vtp|+Vgs7…(5)
差动放大电路10具有根据输入电压Vinp与输入电压Vinn之间的差分电压仅利用电流源11的电流I11进行驱动的第一动作状态、和利用电流源11和电流源12的合计电流(I11+I12)进行驱动的第二动作状态。
以下，以输入电压Vinp比输入电压Vinn高为例，说明第一动作状态和第二动作状态的动作。
首先，在第一动作状态下，输入电压Vinp比输入电压Vinn高，但是这些电压的差分电压(Vinp-Vinn)没有高到式(5)成立的程度。因此，PMOS晶体管4截止。
由于NMOS晶体管7导通，因此NMOS晶体管7的栅极源极间电压Vgs7为正值，式(3)不成立。由此，PMOS晶体管5截止。
因此，当输入电压Vinp与输入电压Vinn之间的差分电压(Vinp-Vinn)低于规定电压(|Vtp|+Vgs7)时，PMOS晶体管5和PMOS晶体管4均截止。此时，电流源12不与电流源11并联连接，电流源12不向差动放大电路10提供驱动电流。即，只有电流源11向差动放大电路10提供电流I11作为驱动电流。根据该驱动电流I11，漏极电流I6与漏极电流I7之间的差分电流对PMOS晶体管3的栅极电容和电容14进行充电放电，由此，电压V2和输出电压Vout发生变化。
接下来，在第二工作状态下，输入电压Vinp比输入电压Vinn高，这些电压的差分电压(Vinp-Vinn)高到式(5)成立的程度。因此，PMOS晶体管4导通。
由于NMOS晶体管7导通，因此NMOS晶体管7的栅极源极间电压Vgs7为正值，式(3)不成立。由此，PMOS晶体管5截止。
因此，当输入电压Vinp与输入电压Vinn之间的差分电压(Vinp-Vinn)高于规定电压(|Vtp|+Vgs7)时，PMOS晶体管4导通。此时，电流源12与电流源11并联连接，电流源12向差动放大电路10提供驱动电流。即，不仅是电流源11，而是电流源11～12向差动放大电路10提供合计电流(I11+I12)作为驱动电流。根据该驱动电流(I11+I12)，漏极电流I6与漏极电流I7之间的差分电流对PMOS晶体管3的栅极电容和电容14进行充电放电，由此，电压V2和输出电压Vout发生变化。这里，差动放大电路10的驱动电流从电流I11增加到电流(I11+I12)，因此，电压V2和输出电压Vout的通过率相应地增加。
另外，虽然说明了输入电压Vinp高于输入电压Vinn的情况，但是输入电压Vinn高于输入电压Vinp的情况也是同样的。
这样，当输入电压Vinp与输入电压Vinn之间的差分电压(Vinp-Vinn)高于规定电压(|Vtp|+Vgs7)时，PMOS晶体管4导通。此时，电流源12与电流源11并联连接，电流源12向差动放大电路10提供驱动电流。即，不仅是电流源11，而是电流源11～12向差动放大电路10提供合计电流(I11+I12)作为驱动电流。由此，输出电压Vout的通过率增加。另外，差分电压(Vinn-Vinp)高于规定电压(|Vtp|+Vgs6)的情况也是同样的。
此外，仅需两个PMOS晶体管和电流源12用于输出电压Vout的通过率控制，因此，差动放大电路10的电流规模小。
另外，如图2所示，通过使用该差动放大电路10，电压输出器能利用小的电流规模而使输出电压Vout的通过率增加。
此外，在图1中，差动放大电路利用MOS晶体管构成，虽未图示，但也可以适当地由场效应晶体管构成。此时，MOS晶体管的栅极、源极和漏极分别对应于场效应晶体管的基极、发射极和集电极。
此外，在图1中，在电源端子侧设有电流镜电路，在接地端子侧设有输入级和电流源，虽未图示，但也可以在接地端子侧设有电流镜电路，在电源端子侧设有输入级和电流源。
此外，PMOS晶体管4～5的阈值电压可以与PMOS晶体管1～2的阈值电压相同，也可以不同。例如，当PMOS晶体管4～5的阈值电压比PMOS晶体管1～2的阈值电压低时，PMOS晶体管4或PMOS晶体管5导通的定时相应地加快。即，电流源11与电流源12并联连接，差动放大电路10的驱动电流从电流I11到达合计电流(I11+I12)的定时加快。
此外，对于电流源11，在图1中设有电流源12以及电流源11的输出端子(电压V1的节点)与电流源12的输出端子之间的PMOS晶体管4～5。该情况下，差动放大电路10具有基于电流源11和电流源12的两个阶段的动作状态。但是，虽未图示，也可以重新设置追加的电流源以及电流源11的输出端子与该追加的电流源的输出端子之间的追加的两个PMOS晶体管。该追加的两个PMOS晶体管的阈值电压与PMOS晶体管4～5的阈值电压不同。该情况下，差动放大电路10具有基于电流源11、电流源12和追加的电流源的三个阶段的动作状态。

Claims (4)

1.一种差动放大电路，其特征在于，该差动放大电路具有：
电流镜电路，其设置于第一电源端子，具有第一端子和第二端子；
第一电流源，其设置于第一节点与第二电源端子之间；
第一第二导电型晶体管，其栅极与第二输入端子连接，源极与所述第一节点连接，漏极与所述电流镜电路的第一端子连接；
第二第二导电型晶体管，其栅极与第一输入端子连接，源极与所述第一节点连接，漏极与所述电流镜电路的第二端子连接；
第二电流源；
第一第一导电型晶体管，其栅极与所述第二输入端子连接，源极与所述第一节点连接，漏极经由所述第二电流源与第二电源端子连接；以及
第二第一导电型晶体管，其栅极与所述第一输入端子连接，源极与所述第一节点连接，漏极经由所述第二电流源与第二电源端子连接。
2.根据权利要求1所述的差动放大电路，其特征在于，
该差动放大电路还具有：
第三电流源；
第三第一导电型晶体管，其具有与所述第一第一导电型晶体管和所述第二第一导电型晶体管的阈值电压不同的阈值电压，该第三第一导电型晶体管的栅极与所述第二输入端子连接，源极与所述第一节点连接，漏极经由所述第三电流源与第二电源端子连接；以及
第四第一导电型晶体管，其具有与所述第一第一导电型晶体管和所述第二第一导电型晶体管的阈值电压不同的阈值电压，该第四第一导电型晶体管的栅极与所述第一输入端子连接，源极与所述第一节点连接，漏极经由所述第三电流源与第二电源端子连接。
3.根据权利要求1或2所述的差动放大电路，其特征在于，
所述电流镜电路具有：
第五第一导电型晶体管，其源极与第一电源端子连接，漏极与所述电流镜电路的第一端子连接；以及
第六第一导电型晶体管，其栅极与所述第五第一导电型晶体管的栅极、漏极以及所述电流镜电路的第一端子连接，源极与第一电源端子连接，漏极与所述电流镜电路的第二端子连接。
4.根据权利要求3所述的差动放大电路，其特征在于，
所述第一第一导电型晶体管和所述第二第一导电型晶体管的阈值电压，与所述第五第一导电型晶体管和所述第六第一导电型晶体管的阈值电压不同。
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