CN102638254A - 低泄漏功率检测电路 - Google Patents

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CN102638254A CN2011102290109A CN201110229010A CN102638254A CN 102638254 A CN102638254 A CN 102638254A CN 2011102290109 A CN2011102290109 A CN 2011102290109A CN 201110229010 A CN201110229010 A CN 201110229010A CN 102638254 A CN102638254 A CN 102638254A
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Abstract

一种低泄漏功率检测电路，并且具体地，涉及一种减小泄漏电流电路，包括传输门、反馈通道以及控制器，该控制器位于提供有第一电压电势的第一器件和提供有第二电压电势的第二器件之间。第一器件和第二器件之间的电势不匹配可能会导致产生流过第二器件的输入部分的泄漏电流。通过使用低泄漏功率检测电路，由第一器件产生的逻辑高状态可以转换为振幅基本上等于第二电压电势的逻辑高状态。

Description

低泄漏功率检测电路
技术领域
本发明涉及低泄漏功率检测电路。 
背景技术
如今，各种利用电池供电的便携式设备变得普及，比如移动电话、笔记本电脑等等。每种便携式设备都可以采用多个集成电路。每个集成电路都可以包括大量晶体管。在有源模式期间，逻辑状态的变化导致了晶体管的栅极上的多个充电和放电过程，以及晶体管的输出寄生电容器上电压的对应变化。因为晶体管的物理性质，在上述逻辑状态变化期间的浪费的能量是无法避免的。另一方面，当集成电路处于空闲模式时，泄漏电流是主要的功率损失。集成电路的泄漏电流可以由多种原因造成。然而，通过良好的设计可以降低泄漏电流功率损耗，从而延长电池寿命。 
诸如计算机的电子设备可以根据特定的上电顺序而上电。例如，计算机的***设备的上电可以早于其核心设备。***设备的早期斜坡上升(ramp up)可以产生逻辑状态，其中，对于***设备来说，高电压为打开，对于核心设备来说，低电压是关闭。可选地，当计算机进入节能模式时，计算机的***管理单元可以关闭一些低电压轨，从而节省功耗。在每种情况下，一些逻辑器件并不设置为固定逻辑状态。结果，可能会因此产生泄漏电流。 
而且，还有其他原因导致集成电路产生泄漏电流。串联连接的N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管之间的直通路径是泄漏电流的主要来源。例如，在具有两个电压电平的集成电路中。也就是说，高电压电平(例如，3.3V)用于向输入/输出(I/O)器件供电。低电压电平(例如，1.2V)用于向诸如中央处理器(CPU)的核心器件供电。两个电压电平的不匹配可能会导致逻辑错误。更具体地来说，带有串联连接的NMOS晶体管和PMOS晶体管的I/O缓冲器可以从核 心器件的输出端接收不充足的栅极驱动电压信号。这种不充足的栅极驱动电压信号由于其不充分电压电平，导致在来自核心器件的输出端的高电压电平和较低电压下运行的晶体管产生不确定逻辑，该核心器件部分导通NMOS晶体管并且部分关断PMOS晶体管。NMOS晶体管和PMOS晶体管的同步传导导致产生了较大的泄漏电流。如此大的泄露电流可能会增大功率损耗。因此，便携式设备的电池寿命可能会大大降低。 
发明内容
为了解决上述问题，本发明提出一种器件，包括：第一开关，包括：第一控制端，连接到控制器的输出端；第二控制端，连接到缓冲器的输出端；第一端，通过连接接收信号，信号具有逻辑高状态，逻辑高状态的振幅等于低电压电势；以及第二端，被配置为产生逻辑高状态，逻辑高状态的振幅等于高电压电势，其中，第二端连接到缓冲器的输入端；第二开关，连接在缓冲器的输出端和缓冲器的输入端之间；以及控制器，被配置为接收信号。 
其中，第一开关是传输门。 
其中，第二开关是P型金属氧化物半导体PMOS晶体管，PMOS晶体管的栅极接地。 
其中，控制器由高电压电势供电。 
其中，第一开关配置为使得：当信号具有逻辑低状态时，第一开关导通；以及在缓冲器的输出端产生具有高电压电势的逻辑高状态之前，第一开关保持导通。 
其中，第一开关被配置为，当信号从逻辑低状态变化为逻辑高状态时，在信号之前的逻辑状态能够传送到缓冲器的输入端之后，第一开关关断。 
其中，第二开关配置为导通，从而使得缓冲器的输入端连接到缓冲器的输出端。 
其中，控制器进一步包括：第一模块，具有串联连接的第一PMOS晶体管和第一NMOS晶体管，产生控制器的输出；以及第二模块，具有串联连接的第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，产 
生电压降以驱动第一PMOS晶体管。 
本发明还提供了一种***，包括：磁芯缓冲器，接收输入信号，并且产生具有逻辑高状态的信号，逻辑高状态的振幅等于低电压电势；低泄漏功率检测电路，包括：第一开关，包括：第一控制端，连接到控制器的输出端；第二控制端，连接到缓冲器的输出端；第一端，通过连接接收信号，信号具有逻辑高状态，逻辑高状态的振幅等于低电压电势；以及第二端，被配置为产生逻辑高状态，逻辑高状态的振幅等于高电压电势，其中，第二端连接到缓冲器的输入端；第二开关，连接在缓冲器的输出端和缓冲器的输入端之间；以及控制器，配置为接收信号；缓冲器的输入部分包括串联连接的至少一个P型金属氧化物半导体PMOS晶体管和一个N型金属氧化物半导体NMOS晶体管。 
其中，缓冲器包括又一对PMOS晶体管和NMOS晶体管。 
其中，缓冲器由高电压电势供电。 
其中，磁芯缓冲器由低电压电势供电。 
该***进一步包括：第二缓冲器，连接到缓冲器的输出端。 
其中，低泄漏功率检测电路被配置为，在接收到振幅等于低电压电势的逻辑高状态之后，低泄漏功率检测电路产生逻辑高状态，逻辑高状态的振幅等于高电压电势。 
该***进一步包括：在接收振幅等于低电压电势的逻辑高状态、与产生振幅等于高电压电势的地电位的逻辑高状态之间存在延迟。 
本发明还提出了一种方法，包括：将第一数字信号提供到磁芯缓冲器，磁芯缓冲器由低电压电势供电；产生具有逻辑高状态的第二数字信号，逻辑高状态的振幅等于低电压电势；通过连接在磁芯缓冲器和缓冲器之间的第一开关，将振幅等于低电压电势的逻辑高状态发送到缓冲器的输入端；将第一开关关断；通过第二开关将缓冲器的输出端连接到缓冲器的输入端；以及在缓冲器的输入端处，将振幅等于低电压电势的逻辑高状态转换为振幅等于高电压电势的逻辑高状态。 
该方法进一步包括：在延迟之后，当第二数字信号由逻辑低状态变化为逻辑高状态时，提供控制信号，从而将第一开关关断。 
其中，延迟是第一开关关断期间的时间段。 
该方法进一步包括：在第一PMOS晶体管和第一NMOS晶体管之间的第一接点上产生控制信号；将控制信号发送到第一开关的第一控制端；在第二NMOS晶体管和第三NMOS晶体管之间的第二接点上产生PMOS控制信号；以及将PMOS控制信号发送到第一PMOS晶体管的栅极。 
其中，第一开关是传输门，第二开关是PMOS晶体管。 
附图说明
为了全面理解本发明及其优点，现在结合附图进行以下描述作为参考，其中： 
图1A-图1B示出了根据实施例的具有低泄漏功率检测电路的示例性集成电路的框图； 
图2示出了图1A中所示出的低泄漏功率检测电路的框图； 
图3示出了图2中所示出的控制器的详细框图以及低泄漏功率检测电路的运行。 
除非另有说明，不同附图中的参考数字和符号通常指的是对应部件。绘制出附图，以清晰地示出实施例的相关方面，并且这些附图没有必要按比例绘制。 
具体实施方式
下面，详细讨论优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本发明的范围。 
将针对特定语境(即运行在两个供电电势(supply potential)中的集成电路)中的实施例描述本发明。然而，本发明还可以应用到各种运行在两个供电电势中的集成电路。 
首先参考图1A，图1A示出了根据实施例的带有低泄漏功率检测电路示例性集成电路的框图。示例性集成电路包括磁芯缓冲器106、低泄漏功 率检测电路100、缓冲器122、以及输入/输出(I/O)缓冲器104。缓冲器122和低泄漏功率检测电路100由电压电势VDDPST供电。磁芯缓冲器106由电压电势VDD供电。根据实施例，VDDPST是用于为需要较高供电电势(例如，3.3V)的I/O电路供电的电压。相反，VDD是用于驱动核心电路的低供电电势(例如，1.2V)。磁芯缓冲器106接收控制信号，并且产生信号108。因为磁芯缓冲器106由VDD供电，所以信号108的逻辑高状态基本上等于VDD。低泄漏功率检测电路100接收来自磁芯缓冲器106的信号108，以及来自缓冲器122的输出端的信号112，然后产生信号110，该信号110带有逻辑高状态基本上等于VDDPST。缓冲器122接收信号110，并且产生信号112。I/O缓冲器104具有与信号112相连的输入端。 
通过使用低泄漏功率检测电路100，可以降低流过高供电电势到接地供电电势的泄漏电流。如图1B所示，串联连接的P型金属氧化物半导体(PMOS)晶体管116和N型金属氧化物半导体(NMOS)晶体管114形成为缓冲器122的一部分(stage)。应当注意，尽管在图1B中，缓冲器122包括两个PMOS晶体管和两个NMOS晶体管，但是，缓冲器122可以包含任意数量的PMOS晶体管和NMOS晶体管。例如，多个PMOS晶体管可以首先并联连接，然后再与多个并联连接的NMOS晶体管串联连接。图1B中所示出的晶体管的限定数量仅仅是为了清楚地示出各个实施例的发明方面。本发明并不限于特定数量的晶体管。 
如图1B所示，如果信号108直接连接到缓冲器122的输入端，则信号108的逻辑高状态(例如，1.2V)对于关断PMOS晶体管116来说可能不够高，这是因为，PMOS晶体管116固定在高电压电势VDDPST(例如，3.3V)。同时，信号108的逻辑高状态(例如，1.2V)能够导通NMOS晶体管114。因此，泄漏电流流过由NMOS晶体管114和PMOS晶体管116形成的路径。低泄漏功率检测电路100的优越特性是，通过在磁芯缓冲器106和缓冲器122之间使用低泄漏功率检测电路100，可以大大减小流过缓冲器122的泄漏电流。应当注意，尽管图1B示出了缓冲器122的输入部分，但是，低泄漏功率检测电路100能够应用到其他在高供电电势和接地供电电势之间具有泄漏电流的器件。 
再次参考图1A，低泄漏功率检测电路100能够将具有低电压电势(例如，1.2V)的逻辑高状态转换为具有高电压电势(例如，3.3V)的逻辑高状态。如图1B所示，PMOS晶体管116连接到高电压电势VDDPST。当信号110的逻辑状态由低变为高时，从低泄漏功率检测电路100产生的信号110能够将PMOS晶体管116关断。低泄漏功率检测电路100的详细运行方式将在下文中结合图3进行描述。 
图2示出了低泄漏功率检测电路100的框图。低泄漏功率检测电路100包括控制器200、传输门202和反馈通道204。反馈通道204包括PMOS晶体管M6，该PMOS晶体管M6连接在缓冲器122的输出端和输入端之间。PMOS晶体管M6的栅极连接到VSS，VSS通常固定接地。如图2所示，PMOS晶体管M6通常导通，并且在缓冲器122的输出端和输入端之间提供反馈通道。 
如本领域所公知，在本文中，没有详细讨论传输门202的运行方式。传输门202包括并联连接的NMOS晶体管M5和PMOS晶体管M4。PMOS晶体管M4和NMOS晶体管M5形成信号开关，该信号开关具有输入端和输出端，该输入端连接到信号108，该输出端连接到缓冲器122的输入端。传输门202还包括两个接收控制信号的栅极。PMOS晶体管M4的栅极连接到缓冲器122的输出端，NMOS晶体管M5的栅极连接到控制器200的输出端。通过高电压电势VDDPST对控制器200加偏压。控制器200的输入端连接到信号108。 
在图2中，传输门202用作开关。响应于PMOS晶体管M4的栅极和NMOS晶体管M5的栅极上的控制信号，信号108能够通过传输门202所提供的通路，进而到达缓冲器122。另一方面，传输门202可以通过关断NMOS晶体管M5和PMOS晶体管M4，从而防止缓冲器122接收到信号108。如图2所示，传输门202的控制信号分别从控制器200的输出端和缓冲器122的输出端获得。下面将参考图3，详细描述控制器200的工作原理。 
图3进一步示出了图2中所示出的控制器200的详细框图。控制器200包括传输门控制模块302和PMOS栅极控制模块304。传输门控制模块302 包括PMOS晶体管M2和NMOS晶体管M3。PMOS晶体管M2和NMOS晶体管M3串联连接在VDDPST和地电位之间。PMOS晶体管M2和NMOS晶体管M3之间的连接点是传输门控制模块302的输出端。NMOS晶体管M3的栅极连接到信号108，PMOS晶体管M2的栅极连接到PMOS栅极控制模块304。总之，传输门控制模块302为传输门202产生门控制信号。 
PMOS栅极控制模块304包括串联连接的三个NMOS晶体管，即M1、M7和M8。NMOS晶体管M1的漏极连接到VDDPST，其栅极固定到其漏极、其源极连接到NMOS晶体管M7的源极。NMOS晶体管M7是本位(native)NMOS晶体管，其栅极连接到VSS，源极连接到NMOS晶体管M8的漏极。NMOS晶体管M8的栅极连接到信号108，源极接地。NMOS晶体管M1和NMOS晶体管M7之间的连接点是PMOS栅极控制模块304的输出端。PMOS栅极控制模块304的输出端可以提供电压降，用于驱动PMOS晶体管M2。总之，传输门控制模块302和PMOS栅极控制模块304形成控制器200。响应于信号108的逻辑状态变化，控制器200产生门信号(gate signal)，从而控制NMOS晶体管M5的导通/关断。应当注意，尽管传输门控制模块302包括串联连接的一个NMOS和一个PMOS，PMOS栅极控制模块304包括串联连接的三个NMOS晶体管，但是，本文所示出的晶体管的限定数量仅仅是为了清晰示出各个实施例的发明方面。本领域普通技术人员可以作出许多变化、替代和改变。 
图3进一步示出了低泄漏功率检测电路100的运行方式。选择信号108、206、110和112来示出低泄漏功率检测电路100的运行方式。如图3中所示，假设信号108开始时处于逻辑高状态。应该注意，信号108的逻辑高状态具有低电压电势(例如，1.2V)，这是因为，信号108由磁芯缓冲器106(在图3中未示出，但在图1A中示出)产生，而该磁芯缓冲器106由具有低电压电势的VDD供电。 
当信号108在虚线1标出的第一时间实例处产生下降沿时，响应于信号108的逻辑状态从逻辑高状态变化到逻辑低状态，NMOS晶体管M3和M8关断。因此，VDDPST通过PMOS晶体管M2将NMOS晶体管M5(由波形206所示)的栅极充电，从而将NMOS晶体管M5导通。因此，信号 108的逻辑低状态(称为信号110)传送到缓冲器122的输入端。在时间实例1时，所示出的波形110的逻辑状态从逻辑高改变为逻辑低。信号110上的逻辑低状态还确定出缓冲器122的输出(称为信号112)为低(见时间实例1处的波形112)。信号112处的逻辑低状态进一步将PMOS晶体管M4导通。NMOS晶体管M5和PMOS晶体管M4均导通使得传输门202起到了导通的开关的作用，从而使得信号108能够到达缓冲器122的输入端。因为逻辑低状态可以将NMOS晶体管114(未在图3中示出，但在图1B中示出)关断，所以信号108的逻辑低状态不会导致产生流过缓冲器122的泄漏电流。 
另一方面，当信号108的上升沿发生在通过虚线2标出的第二时间实例中时，响应于信号108的逻辑状态变化，NMOS晶体管M3导通。在通过虚线3标出的第三时间实例之前，NMOS晶体管M5将不会完全放电。在本实例中，PMOS晶体管M4完全导通。在虚线2和虚线3之间的时间段期间，NMOS晶体管M5保持导通，信号108的逻辑高状态通过NMOS晶体管M5和PMOS晶体管M4传送到缓冲器122的输入端。如波形110中所示，虚线2和虚线3之间的时间段期间的信号110的振幅等于低电压电势(例如，1.2V)。缓冲器122的输入端上的这种低电压电势对于关断PMOS晶体管116(未在图3中示出，但在图1B中示出)来说可能不够高。然而，信号的逻辑高状态能够导通缓冲器122中的NMOS晶体管114(未在图3中示出，但在图1B中示出)。导通了的缓冲器122的NMOS晶体管114产生了逻辑低状态。这种逻辑低状态会在缓冲器122的输出端产生逻辑高状态。响应于缓冲器122的逻辑高状态，信号112的电压振幅基本上等于VDDPST(见虚线2和虚线3之间的时间段期间，波形112从逻辑低变化为逻辑高)。当信号112上的逻辑高状态完全形成之后，具有VDDPST电压振幅的逻辑高电平通过反馈通道204传送到信号110。如图3中所示，波形110示出，当波形112从逻辑低状态变化到逻辑高状态时，信号110上的电压从等于VDD的低电压电势跃升到等于VDDPST的高电压电势。这种跃升有助于完全关断缓冲器122中的PMOS晶体管116(未示出)。因此，避免了泄漏电流流过缓冲器122的同时导通的NMOS晶体管114和 PMOS晶体管116(未示出)。信号112的高电压电势等于VDDPST，该高电压电势还将PMOS晶体管M4的栅极关断。在晶体管M4和M5完全关断之后，可以避免产生从信号110上的高电压电势到信号108上的低电压电势的泄漏电流。 
尽管已经详细地描述了本发明及其优点，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。 
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。 

Claims (10)

1.一种器件，包括：
第一开关，包括：
第一控制端，连接到控制器的输出端；
第二控制端，连接到缓冲器的输出端；
第一端，通过连接接收信号，所述信号具有逻辑高状态，所述逻辑高状态的振幅等于低电压电势；以及
第二端，被配置为产生逻辑高状态，所述逻辑高状态的振幅等于高电压电势，其中，所述第二端连接到所述缓冲器的输入端；
第二开关，连接在所述缓冲器的输出端和所述缓冲器的输入端之间；以及
控制器，被配置为接收所述信号。
2.根据权利要求1所述的器件，其中，所述第一开关是传输门。
3.根据权利要求1所述器件，其中，所述第二开关是P型金属氧化物半导体PMOS晶体管，所述PMOS晶体管的栅极接地。
4.根据权利要求1所述的器件，其中，所述第一开关配置为使得：
当所述信号具有逻辑低状态时，所述第一开关导通；以及
在所述缓冲器的输出端产生具有所述高电压电势的逻辑高状态之前，所述第一开关保持导通。
5.根据权利要求1所述的器件，其中，所述第一开关被配置为，当所述信号从逻辑低状态变化为逻辑高状态时，在所述信号之前的逻辑状态能够传送到所述缓冲器的输入端之后，所述第一开关关断。
6.根据权利要求1所述的器件，其中，所述控制器进一步包括：
第一模块，具有串联连接的第一PMOS晶体管和第一NMOS晶体管，产生所述控制器的输出；以及
第二模块，具有串联连接的第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，产生电压降以驱动所述第一PMOS晶体管。
7.一种***，包括：
磁芯缓冲器，接收输入信号，并且产生具有逻辑高状态的信号，所述逻辑高状态的振幅等于低电压电势；
低泄漏功率检测电路，包括：
第一开关，包括：
第一控制端，连接到控制器的输出端；
第二控制端，连接到缓冲器的输出端；
第一端，通过连接接收信号，所述信号具有逻辑高状态，所述逻辑高状态的振幅等于低电压电势；以及
第二端，被配置为产生逻辑高状态，所述逻辑高状态的振幅等于高电压电势，其中，所述第二端连接到所述缓冲器的输入端；
第二开关，连接在所述缓冲器的输出端和所述缓冲器的输入端之间；以及
控制器，配置为接收所述信号；
所述缓冲器的输入部分包括串联连接的至少一个P型金属氧化物半导体PMOS晶体管和一个N型金属氧化物半导体NMOS晶体管。
8.根据权利要求7所述的***，其中，所述缓冲器包括又一对PMOS晶体管和NMOS晶体管。
9.根据权利要求7所述的***，进一步包括：在接收振幅等于所述低电压电势的所述逻辑高状态、与产生振幅等于所述高电压电势的地电位的所述逻辑高状态之间存在延迟。
10.一种方法，包括：
将第一数字信号提供到磁芯缓冲器，所述磁芯缓冲器由低电压电势供电；
产生具有逻辑高状态的第二数字信号，所述逻辑高状态的振幅等于所述低电压电势；
通过连接在所述磁芯缓冲器和所述缓冲器之间的第一开关，将振幅等于所述低电压电势的所述逻辑高状态发送到所述缓冲器的输入端；
将所述第一开关关断；
通过第二开关将所述缓冲器的输出端连接到所述缓冲器的输入端；以及
在所述缓冲器的输入端处，将振幅等于所述低电压电势的所述逻辑高状态转换为振幅等于高电压电势的逻辑高状态；
并且，该方法进一步包括：在延迟之后，当所述第二数字信号由逻辑低状态变化为逻辑高状态时，提供控制信号，从而将所述第一开关关断。
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