CN108155899B - 一种栅压自举开关电路 - Google Patents

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Abstract

一种栅压自举开关电路，属于模拟集成电路领域。电荷泵电路用于为第五电容和第六电容充电使其存储电荷量恒定，栅压提升电路和栅压降低电路用于改变NMOS开关管和PMOS开关管的栅端电压以实现其栅源电压为恒定值，开关电路用于控制电荷泵电路的充电以及栅压提升电路和栅压降低电路的开启和关闭。本发明利用NMOS开关管和PMOS开关管同时将输入信号连接到输出，降低了开关的导通电阻；通过利用NMOS开关管和PMOS开关管并联的方式，使得NMOS开关管和PMOS开关管由于时钟变化引起的沟道电荷注入效应互相抵消，时钟馈通效应也互相抵消，从而提高了开关的线性度；通过采用二极管对电容进行充电，使电路不存在过压器件，提高了电路的可靠性。

Description

一种栅压自举开关电路
技术领域
本发明属于模拟集成电路设计领域，具体涉及一种栅压自举开关电路。
背景技术
随着现代通讯技术的不断发展，以及人们对通信速度要求的不断提高，在通信***中模拟信号的频率不断提高，将模拟信号转换成数字信号的要求不断提高，也就要求模数转换器在对模拟信号进行采样时要有更高的线性度，这就需要用到栅压自举电路。
传统的栅压自举开关电路结构如图1所示，由主开关管Ms和栅压自举电路构成，其中栅压自举电路包括电容C7～C8和MOS晶体管M1～M11。其工作原理为：
(1)关断相：当CLK为低电平，CLKB为高电平时，M3导通，C7下极板连接到地，C8上极板电压为2倍电源电压VDD，使M2导通，使C7中存储了C7×VDD的电量；M6关断，M5将M4的栅极连接到电源电压VDD，使M4关断；CLKB为高电平，使M11关断，M10导通，将M9源极连接至地，使M9导通，将主开关管Ms的栅极连接至地，则M7～M9和Ms关断。
(2)导通相：当CLK转换为高电平，CLKB为低电平时，M3关断，M1导通，使C8存储C8×VDD的电量；CLKB为低电平，使M10关断，M11导通，将M9源极连接至电源电压VDD，使M9关断；CLK转换为高电平，使M5关断，M6导通，将M4的栅极拉低，则M4导通，进而使M8导通，输入信号经过M8接至C7下极板，由于电容C7上存储的电荷在时钟CLK转换过程中没有放电回路，存储在电容C7上的电荷保持不变，则电容C7上极板的电压就会同步上升，直到其值等于Vin+VDD，此时主开关管Ms的栅端电压VD＝Vin+VDD，则主开关管Ms的栅源电压VGS为：
VGS＝VD-Vin＝Vin+VDD-Vin＝VDD
主开关管的导通电阻为：
Figure BDA0001522264050000011
其中，μ为载流子迁移率，Cox为主开关管单位面积栅电容，
Figure BDA0001522264050000012
为主开关管Ms的宽长比，VGS为主开关管Ms的栅源电压，Vth为主开关管Ms的导通阈值电压。
利用栅压自举电路，使得主开关管导通时栅源电压等于电源电压VDD，从而保持导通电阻恒定不变，即可实现输出信号Vout对输入信号Vin实现高线性度的跟踪。
但是，传统的栅压自举电路中，M2在关断相处于过压状态，会导致电路的可靠性问题，减少电路的寿命；一般为了实现对高速信号的快速采样，要求主开关管的导通电阻很低，这就导致其尺寸很大，使得主开关管的沟道电荷注入效应和时钟馈通效应变严重，导致主开关管采样的线性度变低。
发明内容
针对上述不足支持，本发明提供了一种栅压自举开关电路，其主开关管为CMOS开关管，可有效提高其线性度，提高芯片的可靠性，同时减小导通电阻。
本发明的技术方案如下：
一种栅压自举开关电路，包括NMOS主开关管Mn和PMOS主开关管Mp，以及与NMOS主开关管Mn连接的第一电荷泵电路、栅压提升电路和第一开关电路，与PMOS主开关管Mp连接的第二电荷泵电路、栅压降低电路和第二开关电路，
NMOS主开关管Mn的源极连接PMOS主开关管Mp的源极并作为所述栅压自举开关电路的输入端，其漏极连接PMOS主开关管Mp的漏极并作为所述栅压自举开关电路的输出端；
所述第一电荷泵电路包括第一NMOS管MN1、第二NMOS管MN2、第一电容C1、第二电容C2和第一二极管D1，
第一NMOS管MN1的栅极连接第二NMOS管MN2的源极和第一二极管D1的阳极并通过第二电容C2后连接反相时钟信号CLKB，其源极连接第二NMOS管MN2的栅极并通过第一电容C1后连接时钟信号CLK，其漏极连接第二NMOS管MN2的漏极并连接电源电压；第一二极管D1的阴极作为所述第一电荷泵电路的输出端；
所述第二电荷泵电路包括第一PMOS管MP1、第二PMOS管MP2、第三电容C3、第四电容C4和第二二极管D2，
第一PMOS管MP1的栅极连接第二PMOS管MP2的源极并通过第三电容C3后连接反相时钟信号CLKB，其源极连接第二PMOS管MP2的栅极和第二二极管D2的阴极并通过第四电容C4后连接时钟信号CLK，其漏极连接第二PMOS管MP2的漏极并接地；第二二极管D2的阳极作为所述第二电荷泵电路的输出端；
所述栅压提升电路包括第三NMOS管MN3、第四NMOSMN4、第五PMOS管MP5和第六电容C6，
第四NMOS管MN4的栅极连接所述NMOS主开关管Mn的栅极、第三NMOS管MN3的栅极和第五PMOS管MP5的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三NMOS管MN3的源极并通过第六电容C6后连接第五PMOS管MP5的源极和所述第一电荷泵电路的输出端；第五PMOS管MP5的栅极连接所述第一开关电路；
所述栅压降低电路包括第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第五电容C5，
第四PMOS管MP4的栅极连接所述PMOS主开关管Mp的栅极、第三PMOS管MP3的栅极和第五NMOS管MN5的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三PMOS管MP3的源极和所述栅压提升电路中第三NMOS管MN3的漏极并通过第五电容C5后连接第五NMOS管MN5的源极和所述第二电荷泵电路的输出端；第五NMOS管MN5的栅极连接所述第二开关电路；第三PMOS管MP3的漏极连接所述栅压提升电路中第三NMOS管MN3的源极；
所述第一开关电路根据时钟信号CLK和反相时钟信号CLKB产生时序控制信号控制所述栅压提升电路；
所述第二开关电路根据时钟信号CLK和反相时钟信号CLKB产生时序控制信号控制所述栅压降低电路。
具体的，所述第一开关电路包括第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一PMOS管MP11和第十二PMOS管MP12，
第六NMOS管MN6的栅极连接反相时钟信号CLKB，其源极接地，其漏极连接第七NMOS管MN7和第八NMOS管MN8的源极以及所述栅压提升电路中第四NMOS管MN4的漏极；
第十一PMOS管MP11的栅极连接第七NMOS管MN7的栅极和时钟信号CLK，其源极接电源电压，其漏极连接第七NMOS管MN7和第八NMOS管MN8的漏极以及所述栅压提升电路中第五PMOS管MP5的栅极；
第九NMOS管MN9的栅极连接电源电压，其漏极连接第八NMOS管MN8的栅极和所述栅压提升电路中第五PMOS管MP5的漏极，其源极连接第十NMOS管MN10管和第十二PMOS管MP12的漏极；
第十二PMOS管MP12的源极连接电源电压，其栅极连接第十NMOS管MN10的栅极并连接反相时钟信号CLKB，第十NMOS管MN10的源极接地；
所述第二开关电路包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一NMOS管MN11和第十二NMOS管MN12，
第六PMOS管MP6的栅极连接时钟信号CLK，其源极接地，其漏极连接第七PMOS管MP7和第八PMOS管MP8的源极以及所述栅压降低电路中第四PMOS管MP4的漏极；
第十一NMOS管MN11的栅极连接第七PMOS管MP7的栅极和反相时钟信号CLKB，其源极接地，其漏极连接第七PMOS管MP7和第八PMOS管MP8的漏极和所述栅压降低电路中第五NMOS管MN5的栅极；
第九PMOS管MP9的栅极接地，其漏极连接第八PMOS管MP8的栅极和所述栅压降低电路中第五NMOS管MN5的漏极，其源极连接第十PMOS管MP10管和第十二NMOS管MN12的漏极；
第十二NMOS管MN12的源极接地，其栅极连接第十PMOS管MP10的栅极并连接时钟信号CLK，第十PMOS管MP10的源极接电源电压。
本发明的有益效果为：
1、本发明实现了栅压自举，使NMOS主开关管Mn和PMOS主开关管Mp在导通时的栅源电压均为固定值，且NMOS主开关管Mn和PMOS主开关管Mp同时将输入信号连接到输出，降低了开关的导通电阻。
2、本发明通过利用NMOS主开关管Mn和PMOS主开关管Mp并联的方式，使得NMOS主开关管Mn和PMOS主开关管Mp由于时钟变化引起的沟道电荷注入效应互相抵消，时钟馈通效应也互相抵消，从而提高了开关的线性度。
3、本发明通过采用二极管对电容进行充电，使电路不存在过压器件，提高了电路的可靠性。
附图说明
图1为现有技术中栅压自举开关电路的结构示意图。
图2为本发明提供的一种栅压自举开关电路的一种实现形式。
具体实施方式
下面结合附图和具体实施例，详述本发明的技术方案。
如图2所示，本发明提供的一种栅压自举开关电路包括NMOS主开关管Mn和PMOS主开关管Mp，以及与NMOS主开关管Mn连接的第一电荷泵电路、栅压提升电路和第一开关电路，与PMOS主开关管Mp连接的第二电荷泵电路、栅压降低电路和第二开关电路，NMOS主开关管Mn的源极连接PMOS主开关管Mp的源极并作为所述栅压自举开关电路的输入端连接输入信号Vin，其漏极连接PMOS主开关管Mp的漏极并作为所述栅压自举开关电路的输出端连接输出信号Vout，输入信号Vin通过栅压提升电路和栅压降低电路连接至NMOS主开关管Mn和PMOS主开关管Mp的栅极；NMOS主开关管Mn的栅极为节点A，PMOS主开关管Mp的栅极为节点B。
连接NMOS主开关管Mn的第一电荷泵电路包括第一NMOS管MN1、第二NMOS管MN2、第一电容C1、第二电容C2和第一二极管D1，第一NMOS管MN1的栅极连接第二NMOS管MN2的源极和第一二极管D1的阳极并通过第二电容C2后连接反相时钟信号CLKB，其源极连接第二NMOS管MN2的栅极并通过第一电容C1后连接时钟信号CLK，其漏极连接第二NMOS管MN2的漏极并连接电源电压；第一二极管D1的阴极作为所述第一电荷泵电路的输出端。
栅压提升电路连接第一电荷泵电路的输出端，包括第三NMOS管MN3、第四NMOSMN4、第五PMOS管MP5和第六电容C6，第四NMOS管MN4的栅极连接所述NMOS主开关管Mn的栅极、第三NMOS管MN3的栅极和第五PMOS管MP5的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三NMOS管MN3的源极并通过第六电容C6后连接第五PMOS管MP5的源极和所述第一电荷泵电路的输出端；第五PMOS管MP5的栅极连接所述第一开关电路。
第一电荷泵电路通过抬高MOS管的栅极电压至正2倍的电源电压VDD使其导通，用于为栅压提升电路中第六电容C6充电，使得第六电容C6存储的电荷量恒定为其电容值与2倍电源电压VDD减去二极管压降的乘积；栅压提升电路用于改变NMOS主开关管Mn的栅端电压，通过提高NMOS主开关管Mn的栅端电压以实现其栅源电压为与输入信号Vin无关的恒定值，从而实现栅压提升的功能并消除输入信号Vin对NMOS主开关管Mn导通电阻的影响；第一开关电路用于控制第一电荷泵电路的充电和栅压提升电路的开启和关闭，本实施例中的第一开关电路包括第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一PMOS管MP11和第十二PMOS管MP12，第六NMOS管MN6的栅极连接反相时钟信号CLKB，其源极接地，其漏极连接第七NMOS管MN7和第八NMOS管MN8的源极以及所述栅压提升电路中第四NMOS管MN4的漏极；第十一PMOS管MP11的栅极连接第七NMOS管MN7的栅极和时钟信号CLK，其源极接电源电压，其漏极连接第七NMOS管MN7和第八NMOS管MN8的漏极以及所述栅压提升电路中第五PMOS管MP5的栅极；第九NMOS管MN9的栅极连接电源电压，其漏极连接第八NMOS管MN8的栅极和所述栅压提升电路中第五PMOS管MP5的漏极，其源极连接第十NMOS管MN10管和第十二PMOS管MP12的漏极；第十二PMOS管MP12的源极连接电源电压，其栅极连接第十NMOS管MN10的栅极并连接反相时钟信号CLKB，第十NMOS管MN10的源极接地。
连接PMOS主开关管的第二电荷泵电路包括第一PMOS管MP1、第二PMOS管MP2、第三电容C3、第四电容C4和第二二极管D2，第一PMOS管MP1的栅极连接第二PMOS管MP2的源极并通过第三电容C3后连接反相时钟信号CLKB，其源极连接第二PMOS管MP2的栅极和第二二极管D2的阴极并通过第四电容C4后连接时钟信号CLK，其漏极连接第二PMOS管MP2的漏极并接地；第二二极管D2的阳极作为所述第二电荷泵电路的输出端。
栅压降低电路连接第二电荷泵电路的输出端，包括第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第五电容C5，第四PMOS管MP4的栅极连接所述PMOS主开关管Mp的栅极、第三PMOS管MP3的栅极和第五NMOS管MN5的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三PMOS管MP3的源极和所述栅压提升电路中第三NMOS管MN3的漏极并通过第五电容C5后连接第五NMOS管MN5的源极和所述第二电荷泵电路的输出端；第五NMOS管MN5的栅极连接所述第二开关电路；第三PMOS管MP3的漏极连接所述栅压提升电路中第三NMOS管MN3的源极。
第二电荷泵电路通过降低MOS管的栅极电压至负的电源电压VDD使其导通，用于为栅压降低电路中的第五电容C5充电使其存储电荷量固定为其电容值与2倍电源电压VDD减去二极管压降的乘积，栅压降低电路用于改变PMOS主开关管的栅端电压，通过降低PMOS主开关管Mp的栅端电压以实现其栅源电压为与输入电压Vin无关的恒定值，从而实现栅压降低的功能并消除输入信号Vin对PMOS主开关管Mp导通电阻的影响；第二开关电路用于控制第二电荷泵电路的充电以及栅压降低电路的开启和关闭；本实施例中的第二开关电路包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一NMOS管MN11和第十二NMOS管MN12，第六PMOS管MP6的栅极连接时钟信号CLK，其源极接地，其漏极连接第七PMOS管MP7和第八PMOS管MP8的源极以及所述第二栅压提升电路中第四PMOS管MP4的漏极；第十一NMOS管MN11的栅极连接第七PMOS管MP7的栅极和反相时钟信号CLKB，其源极接地，其漏极连接第七PMOS管MP7和第八PMOS管MP8的漏极和所述第二栅压提升电路中第五NMOS管MN5的栅极；第九PMOS管MP9的栅极接地，其漏极连接第八PMOS管MP8的栅极和所述第二栅压提升电路中第五NMOS管MN5的漏极，其源极连接第十PMOS管MP10管和第十二NMOS管MN12的漏极；第十二NMOS管MN12的源极接地，其栅极连接第十PMOS管MP10的栅极并连接时钟信号CLK，第十PMOS管MP10的源极接电源电压。
本实施例的工作原理为：图2所示的栅压自举开关电路中，连接NMOS主开关管Mn的第一电荷泵电路为栅压提升电路中第六电容C6充电，充电后其存储的电荷量为C×(2VDD-VF)，其中VF为二极管导通时的压降，则当第六电容C6的下极板接输入信号Vin时，其上极板电压抬高至VC6＝2VDD-VF+Vin，第五PMOS管MP5将NMOS主开关管Mn的栅极和第六电容C6的上极板连接，致使NMOS主开关管Mn的栅源电压VGSn＝VC6-Vin＝2VDD-VF+Vin-Vin＝2VDD-VF，是与输入信号Vin无关且恒定的2VDD-VF，此时NMOS主开关管Mn导通，输出信号Vout对输入信号Vin进行跟踪，从而实现栅压提升功能并消除了输入信号对NMOS主开关管Mn导通电阻的影响。
连接PMOS主开关管Mp的第二电荷泵电路为栅压降低电路中的第五电容C5充电，充电后其存储的电荷量为C×(2VDD-VF)，其中VF为二极管导通时的压降，则当第五电容C5的上极板接输入时，其下极板电压降低至VC5＝Vin-(2VDD-VF)，第五NMOS管MN5将PMOS主开关管Mp的栅极和第五电容C5的下极板连接，致使PMOS主开关管Mp的栅源电压VGSp＝Vin-VC＝Vin-(2VDD-VF+Vin)＝-(2VDD-VF)，是与输入信号Vin无关且恒定的-(2VDD-VF)，此时PMOS主开关管Mp导通，输出信号Vout对输入信号Vin进行跟踪，从而实现栅压提升功能并消除了输入信号对PMOS主开关管Mp导通电阻的影响。
同时本发明可以使NMOS主开关管Mn和PMOS主开关管Mp由于时钟变化引起的沟道电荷注入效应和时钟馈通效应也互相抵消，从而提高了开关的线性度。
综上，本发明提供的一种栅压自举开关电路，使NMOS主开关管Mn和PMOS主开关管Mp在导通时的栅源电压均为固定值，且NMOS主开关管Mn和PMOS主开关管Mp同时将输入信号Vin连接到输出，降低了开关的导通电阻；通过利用NMOS主开关管Mn和PMOS主开关管Mp并联的方式，使得NMOS主开关管Mn和PMOS主开关管Mp由于时钟变化引起的沟道电荷注入效应互相抵消，时钟馈通效应也互相抵消，从而提高了开关的线性度；通过采用二极管对电容进行充电，使电路不存在过压器件，提高了电路的可靠性。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种栅压自举开关电路，其特征在于，包括NMOS主开关管(Mn)和PMOS主开关管(Mp)，以及与NMOS主开关管(Mn)连接的第一电荷泵电路、栅压提升电路和第一开关电路，与PMOS主开关管(Mp)连接的第二电荷泵电路、栅压降低电路和第二开关电路，
NMOS主开关管(Mn)的源极连接PMOS主开关管(Mp)的源极并作为所述栅压自举开关电路的输入端，其漏极连接PMOS主开关管(Mp)的漏极并作为所述栅压自举开关电路的输出端；
所述第一电荷泵电路包括第一NMOS管(MN1)、第二NMOS管(MN2)、第一电容(C1)、第二电容(C2)和第一二极管(D1)，
第一NMOS管(MN1)的栅极连接第二NMOS管(MN2)的源极和第一二极管(D1)的阳极并通过第二电容(C2)后连接反相时钟信号(CLKB)，其源极连接第二NMOS管(MN2)的栅极并通过第一电容(C1)后连接时钟信号(CLK)，其漏极连接第二NMOS管(MN2)的漏极并连接电源电压；第一二极管(D1)的阴极作为所述第一电荷泵电路的输出端；
所述第二电荷泵电路包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三电容(C3)、第四电容(C4)和第二二极管(D2)，
第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)的源极并通过第三电容(C3)后连接反相时钟信号(CLKB)，其源极连接第二PMOS管(MP2)的栅极和第二二极管(D2)的阴极并通过第四电容(C4)后连接时钟信号(CLK)，其漏极连接第二PMOS管(MP2)的漏极并接地；第二二极管(D2)的阳极作为所述第二电荷泵电路的输出端；
所述NMOS主开关管(Mn)导通时其栅源电压为2VDD-VF，所述PMOS主开关管( Mp) 导通时其栅源电压为-(2VDD-VF)，其中VDD为电源电压的电压值，VF为第一二极管(D1)导通时的压降和第二二极管(D2)导通时的压降；
所述栅压提升电路包括第三NMOS管(MN3)、第四NMOS(MN4)、第五PMOS管(MP5)和第六电容(C6)，
第四NMOS管(MN4)的栅极连接所述NMOS主开关管(Mn)的栅极、第三NMOS管(MN3)的栅极和第五PMOS管(MP5)的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三NMOS管(MN3)的源极并通过第六电容(C6)后连接第五PMOS管(MP5)的源极和所述第一电荷泵电路的输出端；第五PMOS管(MP5)的栅极连接所述第一开关电路；
所述栅压降低电路包括第三PMOS管(MP3)、第四PMOS管(MP4)、第五NMOS管(MN5)和第五电容(C5)，
第四PMOS管(MP4)的栅极连接所述PMOS主开关管(Mp)的栅极、第三PMOS管(MP3)的栅极和第五NMOS管(MN5)的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三PMOS管(MP3)的源极和所述栅压提升电路中第三NMOS管(MN3)的漏极并通过第五电容(C5)后连接第五NMOS管(MN5)的源极和所述第二电荷泵电路的输出端；第五NMOS管(MN5)的栅极连接所述第二开关电路；第三PMOS管(MP3)的漏极连接所述栅压提升电路中第三NMOS管(MN3)的源极；
所述第一开关电路根据时钟信号(CLK)和反相时钟信号(CLKB)产生时序控制信号控制所述栅压提升电路；
所述第二开关电路根据时钟信号(CLK)和反相时钟信号(CLKB)产生时序控制信号控制所述栅压降低电路。
2.根据权利要求1所述的栅压自举开关电路，其特征在于，所述第一开关电路包括第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一PMOS管(MP11)和第十二PMOS管(MP12)，
第六NMOS管(MN6)的栅极连接反相时钟信号(CLKB)，其源极接地，其漏极连接第七NMOS管(MN7)和第八NMOS管(MN8)的源极以及所述栅压提升电路中第四NMOS管(MN4)的漏极；
第十一PMOS管(MP11)的栅极连接第七NMOS管(MN7)的栅极和时钟信号(CLK)，其源极接电源电压，其漏极连接第七NMOS管(MN7)和第八NMOS管(MN8)的漏极以及所述栅压提升电路中第五PMOS管(MP5)的栅极；
第九NMOS管(MN9)的栅极连接电源电压，其漏极连接第八NMOS管(MN8)的栅极和所述栅压提升电路中第五PMOS管(MP5)的漏极，其源极连接第十NMOS管(MN10)管和第十二PMOS管(MP12)的漏极；
第十二PMOS管(MP12)的源极连接电源电压，其栅极连接第十NMOS管(MN10)的栅极并连接反相时钟信号(CLKB)，第十NMOS管(MN10)的源极接地；
所述第二开关电路包括第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一NMOS管(MN11)和第十二NMOS管(MN12)，
第六PMOS管(MP6)的栅极连接时钟信号(CLK)，其源极接地，其漏极连接第七PMOS管(MP7)和第八PMOS管(MP8)的源极以及所述栅压降低电路中第四PMOS管(MP4) 的漏极；
第十一NMOS管(MN11)的栅极连接第七PMOS管(MP7)的栅极和反相时钟信号(CLKB)，其源极接地，其漏极连接第七PMOS管(MP7)和第八PMOS管(MP8)的漏极和所述栅压降低电路中第五NMOS管(MN5)的栅极；
第九PMOS管(MP9)的栅极接地，其漏极连接第八PMOS管(MP8)的栅极和所述栅压降低电路中第五NMOS管(MN5)的漏极，其源极连接第十PMOS管(MP10)管和第十二NMOS管(MN12)的漏极；
第十二NMOS管(MN12)的源极接地，其栅极连接第十PMOS管(MP10)的栅极并连接时钟信号(CLK)，第十PMOS管(MP10)的源极接电源电压。
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