CN102194702A - 微间距电路迹线成型法 - Google Patents

Abstract

本发明是一种微间距电路迹线成型法，包含取用一绝缘基板，于该基板上布置一导电金属层。然后于该导电金属层的一上表面的全部或部份布置一异质层，该异质层的蚀刻率小于该导电金属层。继之，于该异质层上形成一电路迹线图案罩幕层，接着再进行湿式蚀刻，最后再移除该罩幕层以及该异质层，即可形成具有高蚀刻因子的微间距电路迹线。

Description

微间距电路迹线成型法

技术领域

本发明与印刷电路板(PCB)的工艺有关，特别是关于一种在印刷电路板上成型微间距(fine-pitch)电路迹线的方法。

背景技术

半导体集成电路元件通常是以印刷电路板或封装基板来承载半导体芯片或其它电子元件，因此所述电路板或基板上必须布置电路迹线来连接芯片或电子元件形成电气导通。而截至目前为止，所述电路迹线大部分均是以蚀刻技术来形成，在所有已知的蚀刻技术中，湿式蚀刻法是最早被采用的，由于该方法经济方便，因此现今仍被大部分业者所采用。所谓的湿式蚀刻法，一般是指在一绝缘基板的板面上预先布置一导电层，然后在欲形成电路迹线的部分导电层表面覆盖一蚀刻阻挡层，继之再以强酸或强碱的蚀刻液将无蚀刻阻挡层的其余导电层予以移除，如此所要的电路迹线即成型于该基板上。

众所周知，前述的湿式蚀刻法所使用的蚀刻液由于具有等向性的蚀刻能力，因此在向下蚀刻过程中会有侧蚀(UnderCut)的现象发生。更详细的说，如果以铜为导电层而蚀刻液为FeCl3时，被蚀刻的区域，除了正面向下的部份外，蚀刻液也会攻击线路两侧的铜面，因而造成状如香菇般的蚀刻缺陷。

目前业界大部分是以蚀刻因子(Etch Factor)作为蚀刻质量的一种指针，蚀刻因子的值高代表着电路迹线的间距可缩小，也就是说高蚀刻因子(Etch Fact)可使电路迹线微间距或超微间距化。请参阅图1，所谓的蚀刻因子是指1/F，而F＝(D1-D2)/2H，当蚀刻因子小的时候，其代表着电路迹线的顶端(D2)小，底端(D1)大，也就是说侧蚀(UnderCut)的现象非常严重，所述情形会使二相邻电路迹线的间隔减小而发生电子迁移(migration)，同时，因为电路迹线的断面并非完整的矩形，因此亦无法布置精细的电路迹线。

为了解决该种缺失，美国专利第5,545,466号所提出的办法是在铜箔层以及绝缘基板之间附加一粒状的(granular)铜质积层，依据该专利案所揭示，该种办法改善效果有限，仅能使蚀刻因子(Etch Factor)增加到4而已。

发明内容

基此，一种可以确实在电路基板上布置微间距电路迹线的方法仍有待被提出，也就是说本发明的主要目的在于提供一种在印刷电路板或封装基板上成型微间距电路迹线的方法，该方法具有较现有方法为高的蚀刻因子(Etch Factor。

本发明的另一目的乃在提供一种微间距电路迹线成型法，其在适用传统的蚀刻液下仍可具有高蚀刻因子。

本发明的再一目的则在提供一种微间距电路迹线成型法，其可缩短蚀刻时间。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法包含取用一绝缘基板，于该基板上布置一导电金属层。然后于该导电金属层的一上表面的全部或部份布置一异质层，该异质层的蚀刻率小于该导电金属层。继之，于该异质层上形成一电路迹线图案罩幕层，接着再进行湿式蚀刻，最后再移除该罩幕层以及该异质层，即可形成具有高蚀刻因子的微间距电路迹线。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法，包含如下的步骤：取用一绝缘基板；制备一基材，该基材包含有一导电金属层以及一布置于其上的异质层，该异质层的蚀刻率小于该导电金属层，将该基材以该导电金属层面对该基板上板面的方式布置于该基板上；于该基材的异质层上形成一电路迹线图案罩幕层；使用蚀刻液对该异质层与导电金属层进行蚀刻；以及移除该罩幕层以及该异质层。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法，包含如下的步骤：取用一绝缘基板；于该基板上布置一导电金属层；于该导电金属层的上表面布置一异质层，该异质层的蚀刻率小于该导电金属层；于该异质层上形成一电路迹线图案罩幕层；将该导电金属层上表面需蚀刻部位上的异质层去除；使用蚀刻液对该导电金属层需蚀刻的部位进行蚀刻；以及移除该罩幕层以及该异质层。

为达成前揭的目的，本发明所提供的一种微间距电路迹线成型法，包含如下的步骤：取用一绝缘基板；于该基板上布置一导电金属层；于该导电金属层上形成一电路迹线图案罩幕层；于该导电金属层不需蚀刻的部位的表面上布置一异质层，该异质层的蚀刻率小于该导电金属层；移除该罩幕层；以蚀刻液进行蚀刻；以及移除该异质层。

本发明的微间距电路迹线成型法的另一特征是可先将该异质层以及该导电金属层制成一基础材后，再布置于基板上。

本发明的微间距电路迹线成型法的又一特征是可于该导电金属层的表面全部布置该异质层，然后于该电路迹线图案罩幕层形成后再将须蚀刻部位上的异质层去除，再接续蚀刻工艺。

本发明的微间距电路迹线成型法的再一特征是在电路迹线图案罩幕层形成于导电金属层的表面后，再将异质层布置于该导电金属层不需蚀刻部位的表面上，接着将该罩幕层去除，然后再接续以下的蚀刻工艺。

本发明的微间距电路迹线成型法的又再一特征是使所取用的异质层的厚度小于导电金属层，例如当该导电金属层的厚度为8μm时，该异质层的厚度约为0.4～1.2μm。

附图说明

图1是用来说明蚀刻因子(Etch Factor)如何计算的示意图；

图2为本发明微间距电路迹线成型法的一较佳实施例中已在基板上布置金属导电层以及异质层后的截面视图；

图3为本发明微间距电路迹线成型法的一较佳实施例中于电路迹线图案罩幕层布置进行湿式蚀刻工艺的示意图；

图4为以现有电路迹线成型法所成型的一电路迹线的断面照片；

图5为以本发明微间距电路迹线成型法的一较佳实施例所成型的一电路迹线断面照片；

图6为本发明微间距电路迹线成型法的再一较佳实施例中，已在基板上布置金属导电层以及罩幕层后的截面视图；

图7为本发明微间距电路迹线成型法的再一较佳实施例中，将异质层布置于该导电金属层不需蚀刻部位的表面上的示意图；以及

图8为本发明微间距电路迹线成型法的再一较佳实施例中，将罩幕层去除后进行蚀刻工艺的示意图。

【主要元件符号说明】

绝缘基板10

导电层20

异质层30

罩幕层40

氯化铁(FeCl3)蚀刻液50

绝缘基板60

铜金属导电层62

电路迹线图案罩幕层64

不需蚀刻部位的表面66

异质层70

蚀刻液80

具体实施方式

以下兹举一实施例并配合附图对本发明的微间距电路迹线成型法做进一步的说明，必须了解的是这只是用来举例说明而已，并不能用来限制本发明的申请专利范围，其中：

首先请参阅图2至图5，本发明一种微间距电路迹线成型法于实施时首先取用一以聚亚酰铵制成的绝缘基板10，然后在基板10布置一厚度约为7.97μm的铜金属导电层20；继之，于导电层20上表面电镀、化学或溅镀一厚度约为0.792μm的异质层30，于本实施例，异质层30可选用镍金属或锡金属来制备。在此必须一提的是铜金属导电层20与异质层30亦可预先制备成一基材然后再布置于基板10上。

接着，于异质层30上表面涂布一光阻层(图上未示)，再对此光阻层进行曝光以及显影工艺而形成一电路迹线图案罩幕层40，此种罩幕层40的形成由于是众所周知的技术因此本处并未详述。

再接着，在一特定温度下例如摄氏15～45度，取用氯化铁(FeCl3)蚀刻液50对铜金属导电层20与异质层30进行蚀刻，最后，当电路迹线成型后，接续的步骤是剥除罩幕层40，然后再以适当的蚀刻剂除去异质层30。

由上述可知，本发明微间距电路迹线成型法在以传统的FeCl3蚀刻液进行蚀刻时，对于以镍金属或锡金属制成的异质层30而言，其蚀刻率较以铜金属制成的导电层20的蚀刻率慢，因此将使被蚀刻处两侧的铜面受到异质层30的保护，换言之，所谓的侧蚀(UnderCut)现象将大大的被降低。如此一来，一方面可使蚀刻液集中攻击正面部份，而缩短蚀刻时间，另一方面则使电路迹线的顶端(D2)与底端(D1)宽度差减小，而提高蚀刻因子(Etch Factor)。

如图5照片所示，一本实施例所成型的电路迹线其D 1为8.4μm，D2为7.29μm，H(主层12的厚度)7.97μm，由此数据可算出蚀刻因子(Etch Factor)约为14.4。而如以传统铜箔作为导电层时，其所成型的电路迹线如图4所示，D1为14.14μm，D2为7.41μm，H(主层12的厚度)7.09μm，由此数据可算出其蚀刻因子(Etch Factor)约为2.2。

本发明前述制法在实施上亦可于该电路迹线图案罩幕层40形成于异质层30的表面后，再将须蚀刻部位上的异质层30去除，然后接续以下的蚀刻工艺。

请再参阅图6至图8，本发明制法的再一实施例是先取用一绝缘基板60，然后在基板60布置一层具预定厚度的铜金属导电层62；继之，于导电金属层62上表面形成一电路迹线图案罩幕层64。接着，则在导电金属层62不需蚀刻部位的表面66上布置一异质层70，然后将电路迹线图案罩幕层64除去，最后再以双氧水混合硫酸的蚀刻液80接续以下的蚀刻工艺，如此同样的亦可形成具有高蚀刻因子的微间距电路迹线。

Claims (18)

1.一种微间距电路迹线成型法，其特征在于，包含如下的步骤：

取用一绝缘基板；

于该基板上布置一导电金属层；

于该导电金属层上表面的全部或部份布置一异质层，该异质层的蚀刻率小于该导电金属层；

于该异质层上形成一电路迹线图案罩幕层；

使用蚀刻液对该异质层与导电金属层进行蚀刻；以及

移除该罩幕层以及该异质层。

2.如权利要求1所述的微间距电路迹线成型法，其特征在于，该导电金属层包含有铜金属。

3.如权利要求1所述的微间距电路迹线成型法，其特征在于，中该导电金属层包含有铜合金。

4.如权利要求2、3所述的微间距电路迹线成型法，其特征在于，该异质层包含有镍(Ni)金属。

5.如权利要求2、3所述的微间距电路迹线成型法，其特征在于，该异质层包含有锡(Sn)金属。

6.如权利要求1所述的微间距电路迹线成型法，其特征在于，该异质层的厚度小于该导电金属层。

7.如权利要求4所述的微间距电路迹线成型法，其特征在于，该异质层是以电镀、化学或溅镀法布置于该导电金属层上。

8.如权利要求4所述的微间距电路迹线成型法，其特征在于，该蚀刻液为氯化铁(FeCl3)。

9.一种微间距电路迹线成型法，其特征在于，包含如下的步骤：

取用一绝缘基板；

制备一基材，该基材包含有一导电金属层以及一布置于其上的异质层，该异质层的蚀刻率小于该导电金属层，将该基材以该导电金属层面对该基板上板面的方式布置于该基板上；

于该基材的异质层上形成一电路迹线图案罩幕层；

使用蚀刻液对该异质层与导电金属层进行蚀刻；以及

移除该罩幕层以及该异质层。

10.如权利要求9所述的微间距电路迹线成型法，其特征在于，该导电金属层包含有铜金属。

11.如权利要求9所述的微间距电路迹线成型法，其特征在于，该导电金属层包含有铜合金。

12.如权利要求10、11所述的微间距电路迹线成型法，其特征在于，该异质层包含有镍(Ni)金属。

13.如权利要求12所述的微间距电路迹线成型法，其特征在于，所使用的蚀刻液为氯化铁(FeCl3)。

14.如权利要求10、11所述的微间距电路迹线成型法，其特征在于，该异质层包含有锡(Sn)金属。

15.如权利要求9所述的微间距电路迹线成型法，其特征在于，该异质层的厚度小于该导电金属层。

16.一种微间距电路迹线成型法，其特征在于，包含如下的步骤：

取用一绝缘基板；

于该基板上布置一导电金属层；

于该导电金属层的上表面布置一异质层，该异质层的蚀刻率小于该导电金属层；

于该异质层上形成一电路迹线图案罩幕层；

将该导电金属层上表面需蚀刻部位上的异质层去除；

使用蚀刻液对该导电金属层需蚀刻的部位进行蚀刻；以及

移除该罩幕层以及该异质层。

17.一种微间距电路迹线成型法，其特征在于，包含如下的步骤：

取用一绝缘基板；

于该基板上布置一导电金属层；

于该导电金属层上形成一电路迹线图案罩幕层；

于该导电金属层不需蚀刻的部位的表面上布置一异质层，该异质层的蚀刻率小于该导电金属层；

移除该罩幕层；

以蚀刻液进行蚀刻；以及

移除该异质层。

18.如权利要求17所述的微间距电路迹线成型法，其特征在于，所使用的蚀刻液包含有双氧水与硫酸。

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