CN102185786A - Hdlc协议控制器ip软核 - Google Patents

Abstract

HDLC协议控制器IP软核。它涉及集成电路设计领域，它为了能够将HDLC协议控制器应用于SOPC***中。它包括Avalon总线接口模块(1)、控制模块(2)、接收通道(3)和传输通道(4)；Avalon总线接口模块(1)用于将Avalon总线上的数据流发送给传输通道(4)，传输通道(4)用于接收数据流，并将其转换为符合HDLC协议的数据流，传输到HDLC数据总线上；接收通道(3)用于接收HDLC总线上的数据流，并将HDLC总线上的数据流还原为原始数据流；Avalon总线接口模块(1)还用于将接收通道(3)的原始数据流发送到Avalon总线上；控制模块(2)，用于控制数据流在各个模块间的流动；将过去基于HDLC协议的传输接口设备直接连接到所开发的***中，不仅减少了开发的周期，而且节省了开发的资源。

Description

HDLC协议控制器IP软核

技术领域

本发明涉及集成电路设计领域，具体涉及HDLC协议控制器IP软核。

背景技术

高级数据链路控制(High-Level Data Link Control或简称HDLC)，是一个同步网上传输数据、面向比特的数据链路层协议。随着电了产品越来越先进，单板也越来越复杂，单板与单板之间，单板与终端之间数据传输的容量与可靠性要求也越来越高，简单的通讯方式满足不了要求。面向比特的同步数据控制协议HDLC具有如下特点：

协议不依赖于任何一种字符编码集；

数据报文可透明传输，用于透明传输的“0比特***法”易于硬件实现；

全双工通讯，不必等待确认可连续发送数据，有较高的数据链路传输效率；

所有帧均采用CRC校验，对信息帧进行顺序编号，可防止漏收或重收，传输可靠性高；

传输控制功能与处理功能分离，具有较大的灵活性和较完善的控制功能。

由于以上特点，目前网络设计及整机内部通讯设计普遍使用HDLC数据链路控制协议。而如何将HDLC数据链路控制协议运用在可编程片上***(System On Programmable Chip或简称SOPC)中是开发的一个重要的方向。现有的SOPC***中Avalon总线已经广泛应。所以，开发HDLC协议与Avalon总线协议转换IP软核，具有重要的商业价值和研究价值。

发明内容

本发明为了能够将HDLC协议控制器应用于SOPC***中，而提出了一种HDLC协议控制器IP软核。

本发明HDLC协议控制器IP软核包括Avalon总线接口模块、控制模块、接收通道和传输通道；

Avalon总线接口模块，用于在控制模块的控制信号下将Avalon总线上的数据流发送给传输通道，还用于在控制模块的控制信号下将接收通道的原始数据流发送到Avalon总线上；

控制模块，用于控制数据流在各个模块间的流动；

接收通道，用于在控制模块的控制信号下接收HDLC总线上的数据流，并将HDLC总线上的数据流还原为原始数据流；

传输通道，用于在控制模块的控制信号下接收Avalon总线接口模块的数据流，并将所述的数据流转换为符合HDLC协议的数据流，传输到HDLC数据总线上。

HDLC协议是在通信中广泛使用的一种协议，开发能够使用在SOPC***中(即与Avalon总线通信)的基于HDLC协议的IP软核，可以使SOPC***开发的性能提高，而且可以使SOPC***可以方面的兼容以往以HDLC通信为基础的***，能够方便的重复利用已有的IP软核，因此可以加快项目***开发的进度，缩短周期，减小成本。所以本发明的HDLC协议控制器IP软核不仅可以丰富SOPC***设计的多样性，而且开可以将过去基于HDLC协议的传输接口设备直接连接到所开发的***中，不仅减少了开发的周期，而且节省了开发的资源。

附图说明

图1是本发明的结构示意图，图2是接收通道3的结构示意图，图3是传输通道4的结构示意图。

具体实施方式

具体实施方式一：结合图1说明本实施方式，本实施方式包括Avalon总线接口模块1、控制模块2、接收通道3和传输通道4；

Avalon总线接口模块1，用于在控制模块2的控制信号下将Avalon总线上的数据流发送给传输通道4，还用于在控制模块2的控制信号下将接收通道3的原始数据流发送到Avalon总线上；

控制模块2，用于控制数据流在各个模块间的流动，即控制数据流在各个模块之间正确传送，协调控制整个***的工作；

接收通道3，用于在控制模块2的控制信号下接收HDLC总线上的数据流，并将HDLC总线上的数据流还原为原始数据流；

传输通道4，用于在控制模块2的控制信号下接收Avalon总线接口模块1的数据流，并将所述的数据流转换为符合HDLC协议的数据流，传输到HDLC数据总线上。

具体实施方式二：  结合图2说明本实施方式，本实施方式与具体实施方式一不同点在于接收通道3包括HDLC帧探测模块31、删“0”模块32、接收通道CRC校验模块33、串并转换模块34和接收通道FIFO模块35；

HDLC帧探测模块31，用于检测HDLC总线上的数据流中是否有符合的HDLC协议的起始帧，是则接收该数据流，并发送给删“0”模块32，否则继续检测；起始帧为“01111110”帧；

删“0”模块32，用于删除接收到的数据流中每连续的5个“1”中所***的一个“0”，并将删“0”后的数据流发送给接收通道CRC校验模块33，此模块是将是符合HDLC协议的数据流恢复为正常的数据流，保证传输数据流的正确性；

接收通道CRC校验模块33，用于对接收的删“0”后的数据流进行CRC校验，保证数据流的可靠性，并将校验后的数据流发送给串并转换模块34；为了保证数据流中信息接收、发送的正确性，通信过程必须设置校验功能；

串并转换模块34，用于将接收到数据流由串行数据转换为并行数据，并将转换数据流发送给接收通道FIFO模块35；因为在Avalon总线上是并行数据，而HDLC总线上是串行数据；

接收通道FIFO模块35，用于缓存数据流，等待控制模块2的控制信号将数据流通过Avalon总线接口模块1发送到Avalon总线上；进而保证数据流的同步传输，HDLC协议的数据流信息需要发送到不同的***，各个***使用独立的时钟，为了保证不同的时钟域正确通信，所以需要使用FIFO。

其它组成和连接方式与具体实施方式一相同。

具体实施方式三：  结合图3说明本实施方式，本实施方式与具体实施方式一或二不同点在于传输通道4包括传输通道FIFO模块41、并串转换模块42、传输通道CRC校验模块43、插“0”模块44和封装HDLC模块45；

传输通道FIFO模块41，用于缓存数据流，等待控制模块2的控制信号接收Avalon总线接口模块1的数据流，并发送给并串转换模块42；

并串转换模块42，用于将接收到数据流由并行数据转换为串行数据，并将转换数据流发送给传输通道CRC校验模块43；

传输通道CRC校验模块43，用于对转换数据流进行CRC校验，并将校验后的数据流发送给插“0”模块44；

插“0”模块44，用于在数据流中遇到连续的5个“1”后***一个“0”，并将插“0”后的数据流发送到封装HDLC模块45，

封装HDLC模块45，用于将插“0”后的数据流封装为HDLC协议的帧格式，并传输到HDLC协议的总线。

其它组成和连接方式与具体实施方式一或二相同。

具体实施方式四：本实施方式与具体实施方式三不同点在于包括Avalon总线的接口11和接收通道与传输通道的接口12，Avalon总线的接口11，用于与Avalon总线进行通信；接收通道与传输通道的接口12，用于与接收通道3和传输通道4进行通信，即接收接收通道3所发送的数据流，发送传输通道4所接收的数据流；其它组成和连接方式与具体实施方式三相同。

具体实施方式五：本实施方式与具体实施方式一或四不同点在于控制模块2包括“1”计数器，“1”计数器，用于计算数据流中“1”的个数，并发送删“0”模块的使能信号和插“0”模块的使能信号。其它组成和连接方式与具体实施方式一或四相同。

本发明内容不仅限于上述各实施方式的内容，其中一个或几个具体实施方式的组合同样也可以实现发明的目的。

Claims (5)

1.HDLC协议控制器IP软核，其特征在于它包括Avalon总线接口模块(1)、控制模块(2)、接收通道(3)和传输通道(4)；

Avalon总线接口模块(1)，用于在控制模块(2)的控制信号下将Avalon总线上的数据流发送给传输通道(4)，还用于在控制模块(2)的控制信号下将接收通道(3)的原始数据流发送到Avalon总线上；

控制模块(2)，用于控制数据流在各个模块间的流动；

接收通道(3)，用于在控制模块(2)的控制信号下接收HDLC总线上的数据流，并将HDLC总线上的数据流还原为原始数据流；

传输通道(4)，用于在控制模块(2)的控制信号下接收Avalon总线接口模块(1)的数据流，并将所述的数据流转换为符合HDLC协议的数据流，传输到HDLC数据总线上。

2.根据权利要求1所述的HDLC协议控制器IP软核，其特征在于接收通道(3)包括HDLC帧探测模块(31)、删“0”模块(32)、接收通道CRC校验模块(33)、串并转换模块(34)和接收通道FIFO模块(35)；

HDLC帧探测模块(31)，用于检测HDLC总线上的数据流中是否有符合的HDLC协议的起始帧，是则接收该数据流，并发送给删“0”模块(32)，否则继续检测，起始帧为“01111110”帧；

删“0”模块(32)，用于删除接收到的数据流中每连续的5个“1”中所***的一个“0”，并将删“0”后的数据流发送给接收通道CRC校验模块(33)；

接收通道CRC校验模块(33)，用于对接收的删“0”后的数据流进行CRC校验，并将校验后的数据流发送给串并转换模块(34)；

串并转换模块(34)，用于将接收到数据流由串行数据转换为并行数据，并将转换数据流发送给接收通道FIFO模块(35)；

接收通道FIFO模块(35)，用于缓存数据流，等待控制模块(2)的控制信号将数据流通过Avalon总线接口模块(1)发送到Avalon总线上。

3.根据权利要求1或2所述的HDLC协议控制器IP软核，其特征在于传输通道(4)包括传输通道FIFO模块(41)、并串转换模块(42)、传输通道CRC校验模块(43)、插“0”模块(44)和封装HDLC模块(45)；

传输通道FIFO模块(41)，用于缓存数据流，等待控制模块(2)的控制信号接收Avalon总线接口模块(1)的数据流，并发送给并串转换模块(42)；

并串转换模块(42)，用于将接收到数据流由并行数据转换为串行数据，并将转换数据流发送给传输通道CRC校验模块(43)；

传输通道CRC校验模块(43)，用于对转换数据流进行CRC校验，并将校验后的数据流发送给插“0”模块(44)；

插“0”模块(44)，用于在数据流中遇到连续的5个“1”后***一个“0”，并将插“0”后的数据流发送到封装HDLC模块(45)，

封装HDLC模块(45)，用于将插“0”后的数据流封装为HDLC协议的帧格式，并传输到HDLC协议的总线。

4.根据权利要求3所述的HDLC协议控制器IP软核，其特征在于包括Avalon总线的接口(11)和接收通道与传输通道的接口(12)，Avalon总线的接口(11)，用于与Avalon总线进行通信；接收通道与传输通道的接口(12)，用于与接收通道(3)和传输通道(4)进行通信。

5.根据权利要求1或4所述的HDLC协议控制器IP软核，其特征在于控制模块(2)包括“1”计数器，“1”计数器，用于计算数据流中“1”的个数，并发送删“0”模块的使能信号和插“0”模块的使能信号。

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