CN105302753A - 一种基于fpga和fifo芯片的多通道hdlc数据处理装置 - Google Patents

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Abstract

本发明公开了一种基于FPGA和FIFO芯片的多通道HDLC数据处理装置。该装置采用FPGA片上自带接收RAM和FPGA外挂接收FIFO芯片实现对接收HDLC数据和待发送数据的缓存，接收FIFO控制器通过高速轮询机制将所有通道接收RAM中数据高效快速传递到接收FIFO芯片，实现接收方向的大缓存，从而支持大数据突发业务；发送FIFO芯片根据各通道RAM状态将数据依次发送到对应通道RAM，发送FIFO芯片缓存大量的待发送数据，可使CPU一次操作写入大量数据，减少了CPU的频繁访问，有利于提高CPU效率利用。本发明提供的技术方案，能够充分利用FPGA并行运算速度快的优势和FIFO芯片大容量缓存的特点，且同时支持多路HDLC传输，具有大缓存、配置灵活、易扩展的特点。

Description

一种基于FPGA和FIFO芯片的多通道HDLC数据处理装置
技术领域
本发明涉及数据通信领域，尤其涉及一种基于FPGA和FIFO芯片的多通道HDLC处理装置。
背景技术
HDLC全称为High-levelDataLinkControlProcedures，是工作在数据链路层的一种高速协议，它是一种面向比特的协议，它具有强大的错误检测能力和高效率的同步传输特性。
请参见图1，是标准HDLC协议帧格式，各个字段的详细含义如下：
1)帧起始标识：0x7E，表示HDLC帧的开始；
2)站地址：8bit/16bit，，每个接收端的地址唯一，可以判断当前数据帧是否是发给自己；
3)控制字段:控制字段用于构成各种命令和响应，以便对链路进行监视和控制；
4)信息字段：信息字段可以是任意的二进制比特串。比特串长度未作限定，目前国际上用得较多的是1000～2000bits；而下限可以为0，即无信息字段；
5)帧校验序列字段：16bit的校验值。
6)帧起始标识：0x7E，表示HDLC帧的结束；
传统实现HDLC处理的方式主要有CPU处理和专用ASIC芯片，CPU处理方式通过软件实现所有HDLC的处理，HDLC涉及到大量的计算，尤其是CRC生成及校验，该方式会消耗CPU大量的计算资源，尤其通道数增多时，对CPU的计算资源消耗更为严重，会造成CPU的负荷过重；专用ASIC芯片方式处理速度快，但是不支持灵活配置，且内置缓存有限，当有大量突发性业务时，往往造成数据的丢弃，从而影响正常的业务。
发明内容
有鉴于此，本发明以FPGA为控制核心，以FIFO(FirstInputFirstOutput)芯片为数据缓存载体，通过FPGA完成HDLC的收发处理逻辑，通过FIFO芯片完成对突发数据的缓存。
本发明所采取的技术方案为：一种基于FPGA和FIFO芯片的多通道HDLC数据处理装置，包括接收方向装置和发送方向装置，其中，接收方向装置包括第一RHDLC模块至第NRHDLC模块、第一CRC校验模块至第NCRC校验模块、第一接收RAM控制器至第N接收RAM控制器、第一接收RAM至第N接收RAM、接收FIFO控制器和接收FIFO芯片，发送方向装置包括第一THDLC模块至第NTHDLC模块、第一CRC生成模块至第NCRC生成模块、第一发送RAM控制器至第N发送RAM控制器、第一发送RAM至第N发送RAM、发送FIFO控制器和发送FIFO芯片；
发送方向：
第一RHDLC模块至第NRHDLC模块均分别接收外部HDLC数据信息和时钟信息，将HDLC数据信息分别进行帧头检测、删零操作和帧尾检测后，将串行数据转换为并行数据，将并行数据一一对应输出至第一CRC校验模块至第NCRC校验模块；
第一CRC校验模块至第NCRC校验模块采用并行异或运算将并行数据进行CRC校验，并根据校验结果对并行数据进行丢弃或一一对应输出到第一接收RAM控制器至第N接收RAM控制器；
第一接收RAM控制器至第N接收RAM控制器分别根据接收第一接收RAM至第N接收RAM的状态将并行数据一一对应写入第一接收RAM至第N接收RAM；
第一接收RAM至第N接收RAM分别将接收到的并行数据进行缓存；
接收FIFO控制器根据第一接收RAM至第N接收RAM的状态和接收FIFO芯片的状态将第一接收RAM至第N接收RAM中的缓存数据写入接收FIFO芯片；
接收FIFO芯片用于缓存接收到的并行数据；
接收方向：
发送FIFO芯片用于缓存待发送数据；
发送FIFO控制器根据第一发送RAM至第N发送RAM的状态和发送FIFO芯片的状态将待发送数据从发送FIFO芯片中读取并一一对应写入第一发送RAM至第N发送RAM中；
第一发送RAM至第N发送RAM用于分别缓存接收到的待发送数据；
第一发送RAM控制器至第N发送RAM控制器用于对应读取第一发送RAM至第N发送RAM中的一帧数据并一一对应传递至第一CRC生成模块至第NCRC生成模块；
第一CRC生成模块至第NCRC生成模块用于分别将一帧数据进行CRC生成操作并生成CRC校验码，将一帧数据和CRC校验码一起一一对应送至第一THDLC模块至第NTHDLC模块；
第一THDLC模块至第NTHDLC模块用于分别将一帧数据进行插帧头标识、插零操作、插CRC校验码操作和插帧尾标识操作后形成并行数据，将并行数据转换为串行数据后发送至外部。
本发明与现有技术相比，所取得的有益效果为：
本发明以FPGA为控制处理核心，充分利用FPGA并行运算速度快的特点，实现HDLC数据的解帧、成帧、插零、删零、CRC生成与校验等功能模块，并通过外接FIFO芯片，能够更好的应对突发数据，多路采用一片大容量FIFO芯片，有利于实现多路通道之间的负载均衡、而且节约硬件电路板面积和成本。与CPU实现相应功能相比，处理速度快、节约CPU计算资源，功耗低；与专用ASIC芯片实现方案相比，具有方便灵活，易于扩展、支持突发数据性能好等特点。
附图说明
图1为标准HDLC协议帧格式。
图2为本发明基于FPGA和FIFO芯片的多通道HDLC处理装置的原理逻辑方框图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，下面参照附图并举实施例，对本发明作进一步详细说明。
参照图2，一种基于FPGA和FIFO芯片的多通道HDLC处理装置：
接收方向：线路侧同步时钟数据信号进入第一RHDLC模块211至第NRHDLC模块21N，第一RHDLC模块211至第NRHDLC模块21N输出数据通过第一CRC校验模块221至第NCRC校验模块22N完成帧数据的CRC校验，经校验后的数据在第一接收RAM控制器231至第N接收RAM控制器23N的控制下写入第一接收RAM241至第N接收RAM24N中，接收FIFO控制器251轮询第一接收RAM241至第N接收RAM24N的状态，当第一接收RAM241至第N接收RAM24N中有数据时，将第一接收RAM241至第N接收RAM24N中数据写入接收FIFO芯片310，CPU510通过轮询或者中断方式完成对FIFO芯片310中数据的读取。
本发明接收方向采用FPGA210片上自带接收RAM和FPGA外挂接收FIFO芯片实现对接收HDLC数据的缓存，因FPGA自带RAM资源有限，设置接收RAM容量较小，只缓存数帧数据，接收FIFO控制器通过高速轮询机制将所有通道接收RAM中数据高效快速传递到接收FIFO芯片，实现接收方向的大缓存，从而支持大数据突发业务。
发送方向：CPU510通过LocalBus总线向发送FIFO芯片410中写入待发送数据，发送FIFO控制器252根据第一发送RAM291至第N发送RAM29N的状态和发送FIFO芯片410的状态，将发送FIFO芯片410中的数据分别写入对应通道的发送RAM中，第一发送RAM控制器281至第N发送RAM控制器28N读取第一发送RAM291至第N发送RAM29N中的数据，通过第一CRC生成模块271至第NCRC生成模块27N完成CRC校验码的生成，送至第一THDLC模块261至第NTHDLC模块26N完成***帧头、插零、***CRC、***帧尾、并串转换等操作实现线路侧HDLC的发送。
发送方向采用FPGA片上自带RAM和FPGA外挂发送FIFO芯片实现对待发送数据的缓存，设置发送RAM容量较小，只缓存数帧数据，发送大容量FIFO芯片根据各通道RAM状态将数据依次发送到对应通道RAM，发送FIFO芯片缓存大量的待发送数据，可使CPU一次操作写入大量数据，减少了CPU的频繁访问，有利于提高CPU效率。

Claims (1)

1.一种基于FPGA和FIFO芯片的多通道HDLC数据处理装置，包括接收方向装置和发送方向装置，其中，接收方向装置包括第一RHDLC模块至第NRHDLC模块和第一CRC校验模块至第NCRC校验模块，发送方向装置包括第一THDLC模块至第NTHDLC模块和第一CRC生成模块至第NCRC生成模块，其特征在于：接收方向装置还包括第一接收RAM控制器至第N接收RAM控制器、第一接收RAM至第N接收RAM、接收FIFO控制器和接收FIFO芯片，发送方向装置还包括第一发送RAM控制器至第N发送RAM控制器、第一发送RAM至第N发送RAM、发送FIFO控制器和发送FIFO芯片；
发送方向：
第一RHDLC模块至第NRHDLC模块均分别接收外部HDLC数据信息和时钟信息，将HDLC数据信息分别进行帧头检测、删零操作和帧尾检测后，将串行数据转换为并行数据，将并行数据一一对应输出至第一CRC校验模块至第NCRC校验模块；
第一CRC校验模块至第NCRC校验模块采用并行异或运算将并行数据进行CRC校验，并根据校验结果对并行数据进行丢弃或一一对应输出到第一接收RAM控制器至第N接收RAM控制器；
第一接收RAM控制器至第N接收RAM控制器分别根据接收第一接收RAM至第N接收RAM的状态将并行数据一一对应写入第一接收RAM至第N接收RAM；
第一接收RAM至第N接收RAM分别将接收到的并行数据进行缓存；
接收FIFO控制器根据第一接收RAM至第N接收RAM的状态和接收FIFO芯片的状态将第一接收RAM至第N接收RAM中的缓存数据写入接收FIFO芯片；
接收FIFO芯片用于缓存接收到的并行数据；
接收方向：
发送FIFO芯片用于缓存待发送数据；
发送FIFO控制器根据第一发送RAM至第N发送RAM的状态和发送FIFO芯片的状态将待发送数据从发送FIFO芯片中读取并一一对应写入第一发送RAM至第N发送RAM中；
第一发送RAM至第N发送RAM用于分别缓存接收到的待发送数据；
第一发送RAM控制器至第N发送RAM控制器用于对应读取第一发送RAM至第N发送RAM中的一帧数据并一一对应传递至第一CRC生成模块至第NCRC生成模块；
第一CRC生成模块至第NCRC生成模块用于分别将一帧数据进行CRC生成操作并生成CRC校验码，将一帧数据和CRC校验码一起一一对应送至第一THDLC模块至第NTHDLC模块；
第一THDLC模块至第NTHDLC模块用于分别将一帧数据进行插帧头标识、插零操作、插CRC校验码操作和插帧尾标识操作后形成并行数据，将并行数据转换为串行数据后发送至外部。
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