CN102168304A - 一种制造具有外延沉积层的由硅构成的半导体晶片的方法 - Google Patents
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Abstract
一种制造具有外延沉积层的由硅构成的半导体晶片的方法,其包括:在外延反应器的基座上放置挡片;引导刻蚀气体通过外延反应器,从而通过刻蚀气体的作用移除外延反应器内表面上的残留物;引导第一沉积气体通过外延反应器,从而在外延反应器内的表面上沉积硅;用由硅构成的基体晶片替代挡片;并且引导第二沉积气体通过外延反应器,从而在基体晶片上沉积外延层。
Description
本发明涉及一种在外延反应器中制造具有外延沉积层的由硅构成的半导体晶片的方法,所述方法包含如下步骤:
引导刻蚀气体通过外延反应器,从而通过刻蚀气体作用移除外延反应器内的表面上的残留物;
引导第一沉积气体通过外延反应器,从而在外延反应器内的表面上沉积硅;
在外延反应器的基座上放置由硅构成的基体晶片;以及
引导第二沉积气体,在基体晶片上沉积层外延层。
举例而言,在EP1533836A1中描述了同样含有这些步骤的方法。因此,将在基体晶片上沉积硅的过程中以未控制的方式沉积到外延反应器内的表面上的残余物从这些表面上移除是有利的,适当的情况下也是必要的。此步骤(即下文所涉及的腔体刻蚀)被或多或少的采用,通常取决于污染物程度和所需求的质量。如果在基体晶片上外延沉积的涂层为20μm或者更厚,或者是有特别高质量的需求,权益之计是在一个基体晶片上沉积外延层之后,在下一基体晶片沉积前采用腔体刻蚀。另外方面,腔体刻蚀还可以较少频率地进行,例如发生在每2至8个涂布基体晶片之后。EP1533836A1也提出引导沉积气体通过外延反应器,在外延反应器内的刻蚀表面涂布硅薄膜。硅薄膜密封表面,并阻止随后的涂布基体晶片过程中从表面扩散的污染物进入生长的外延层。在腔体刻蚀后外延反应器内的表面上的硅薄膜的沉积在下文指腔体涂布。
DE 102005045337A1描述了,腔体刻蚀对于随后涂布外延层的基体晶片的平整度具有不利效果。因此,尤其是此半导体晶片的局部平整度会受到损害。因此,推荐在腔体刻蚀后基座进行亲水化,其通过将亲水性晶片放置在基座上一小段时间。该工艺不利之处在于需要专设一方法步骤来亲水化基座。
腔体刻蚀还对于随后涂布外延层的基体晶片的少数电荷载流子的寿命 具有不利效果。半导体晶片少数电荷载流子的寿命取决于“微波光导衰退(μ-PCD)”,其相比较在基体晶片涂布前省略腔体刻蚀以及腔体涂布会显著地更短。
腔体刻蚀另外对基座,特别是升降销(嵌入在基座底部,用于升起和放低晶片)具有腐蚀效果。由于腐蚀导致的磨损,因此基座和升降销需要相对频繁的进行更换。
所以,本发明目的是要减少与腔体刻蚀相关的缺点,并且不用牺牲相关的优点,同时还不引入新的缺点。
所述目的通过一种制造具有外延沉积层的由硅构成的半导体晶片的方法实现,所述方法包括:
在外延反应器的基座上放置挡片(dummy wafer);
导入刻蚀气体通过外延反应器,以便通过刻蚀气体作用移除外延反应器内的表面上的残留物;
导入第一沉积气体通过外延反应器,从而在外延反应器内的表面上沉积硅;
将挡片替换为由硅构成的基体晶片;以及
导入第二沉积气体,从而在基体晶片上沉积外延层。
以下将结合附图对本发明进行详细说明。
图1显示在比较例中所得半导体晶片背面的形貌图片;
图2显示在实施例中所得半导体晶片背面的形貌图片;
图3显示在比较例中所得半导体晶片背面边缘区域的缺陷图片;
图4显示在实施例中所得半导体晶片背面边缘区域的缺陷图片;
图5显示沿着比较例中所得半导体晶片直径方向的外延沉积层厚度的图表;
图6显示沿着实施例中所得半导体晶片直径方向的外延沉积层厚度的图表。
不同于上文所述先前技术描述的方法,本发明在腔体刻蚀过程和腔体涂布过程中提供放置于基座上的挡片。该工艺带来相关的多个优点。在腔体刻蚀和腔体涂布以后,具有外延沉积层的第一半导体晶片少数电荷载流子的寿命长于腔体刻蚀和腔体涂布过程中省略挡片的情况。同样的,也降 低了基座以及固定销(holding pins)的磨损。在腔体刻蚀和腔体涂布过程中,挡片挡住了基座的大部分。通常的,腔体刻蚀期间包含于刻蚀气体中的氯化氢、很少能够或者根本不能够到达基座的被遮挡部位,尤其是所结合的升降销。因此被挡片遮挡的基座部分,在腔体刻蚀过程中远离刻蚀气体的腐蚀影响。在随后的腔体涂布过程中,挡片仍位于基座上,导致硅薄膜也不沉积到挡片阻挡的基座部分上。这样就形成了多种有益效果,因为避免了以下方面。
如果在腔体刻蚀和腔体涂布过程中省略挡片,那么在腔体涂布后,基座覆盖有被氯化氢污染的硅薄膜。在具有外延层基的基体晶片正面涂布时,氯化氢从薄膜扩散入沉积的外延层中,导致了所观察到的少数电荷载流子寿命缩短。
如果在腔体刻蚀和腔体涂布过程中省略挡片,则在具有外延层的由硅构成的基体晶片涂布时存在着风险,其边缘区域承载在基座架(ledge)上的基体晶片,将在多个点与在腔体涂布过程中沉积在基座上的硅薄膜一起生长。在此情况下,经涂布的半导体晶片背面的边缘区域中产生缺陷,该缺陷会产生晶格应力并引发滑移。
如果在腔体刻蚀和腔体涂布过程中不存在挡片,而且使用的基座的基底由不透气材料(不含有孔洞或者通孔)构成,则最终风险在于,基体晶片涂布过程中,氢将穿过基座基底与升降销之间的间隙,到达基体晶片背面,基体晶片背面所形成的自氧化物层将会被局部分解。这导致了自氧化涂层与氧自由区域的转换,作为所谓的“pin halo”,其在汇聚光线下可见,所述转换影响基体晶片背面的纳米形貌,也就是说会导致高度起伏至高达60nm,测定的距离为0.5至10mm。如果在腔体刻蚀和腔体涂布期间有挡片存在,则不会产生该转换。挡片遮住下面的基座部分,从而维持基座表面的亲水性特征。该表面性能随后保护基体晶片背面的自氧化层不被溶解在升降销区域中。
所述挡片可以例如由硅、碳化硅或石墨涂覆的碳化硅、或者石英构成。优选由碳化硅构成的挡片,或者由硅构成的挡片;特别优选至少在背面上被氧化或者覆盖由沉积二氧化硅构成的层的挡片。例如,所述氧化层保护下方挡片的硅不被刻蚀气体分解,而且使挡片覆盖的基座部分亲水化。如 果由硅或碳化硅构成的挡片不仅仅是背面,而是全部被氧化层覆盖,则达到相同的优点。特别优选背面或者全部(也就是说在两面以及边缘)涂布有LTO层(低热氧化层)的由硅或者碳化硅构成的挡片。LTO层优选在100至40000纳米厚。挡片还优选为再利用,也就是说在另一基体晶片上涂布外延层之前,在至少一次另外的腔体刻蚀和至少一次另外的腔体涂布中使用该挡片。
优选采用具有用于涂布单体基体晶片的容量的外延反应器来实施所述方法,例如来自Applied Materials的Centura型或者来自ASM InternationalN.V.的Epsilon型单个晶片外延反应器。
挡片以及基体晶片优选放置在由碳化硅构成的环上,所述环放置在基座上,从而减少在外延层沉积过程中基体晶片的热量负载。同样优选的替代方式是,可能选用一个具有基座架作为边缘支撑体的一部件基座(one-part susceptor)。这两方面看,挡片和基体晶片都仅仅在边缘区域与支撑体接触。
基座的基底优选含有透气的结构,该结构的特征在于通孔或孔隙通道。尽管如此,其也可以由不透气材料构成。
在腔体刻蚀之前,挡片放置于基座上。在此情况下,挡片的背面与基座的基底彼此相对。腔体刻蚀优选在1050至1200℃的温度下进行。优选使用氯化氢和氢气的混合物作为刻蚀气体。氯化氢优选以5至20slm(标准升每分钟)的气体流速导入通过外延反应器,氢气的气体流速为5至20slm(标准升每分钟)。腔体刻蚀优选持续50至400秒。
腔体涂布优选在1100至1200℃温度下进行,优选采用含三氯硅烷的第一沉积气体。三氯硅烷的气体流速优选为10至19slm。腔体涂布优选持续10至100s。在腔体刻蚀期间使用的挡片在腔体涂布期间也放置于基座上。
在腔体涂布以后,外延反应器中的温度降低至550至900℃的温度,并且将挡片用基体晶片代替。在此情况下,基体晶片背面和基座基底彼此相对放置。
基体晶片优选为具有抛光正面的单晶硅晶片。基体晶片的直径优选为150至450mm,如150mm,200mm,300mm或450mm。基体晶片可例如按DE102005045337A1所述的方式制备。
在沉积外延层之前,基体晶片在外延反应器中优选进行如下预处理: 首先,基体晶片经氢气处理(H2焙烧),从而移除晶片正面或背面的自氧化层。然后,引导氯化氢和氢气通过外延反应器,从而在外延层沉积之前平滑基体晶片的正面。
在预处理后,通过引导通过外延反应器的第二沉积气体,在优选的1100至1200℃温度下将基体晶片的正面涂布上外延层。基体晶片的背面优选为同时经过氢气净化。第二沉积气体所含有的化合物的分解提供形成外延层的物质。所述的物质优选包括硅、锗和掺杂物如硼、磷或砷。举例说明,沉积气体优选包含有三氯硅烷、氢气和乙硼烷,用于沉积掺杂有硼的硅膜层。还有可能沉积由硅以外不同材料构成的层,如由锗构成的层或者由硅和锗构成的层。
在基体晶片上沉积外延层后,所述方法包括在基座上放置挡片,并且再次进行腔体刻蚀,或者优选在下一次腔体刻蚀前涂布2-24或更多的另外晶片,并且在挡片存在的情况下进行腔体涂布。
实施例:
在腔体刻蚀和腔体涂布以后,直径为300mm的由硅构成基体晶片被涂布以硅外延层。在氯化氢存在的情况下进行腔体刻蚀,刻蚀温度1170℃,持续200s。在1150℃温度下进行随后的腔体涂布,持续40s。为达到这一目的,第一沉积气体由三氯硅烷和氢气的混合物组成,它们分别以17slm和30slm的气体流速被引导通过外延反应器。
用于涂布基体晶片正面的第二沉积气体由三氯硅烷和氢气的混合物组成。三氯硅烷以17slm的气体流速被引导通过外延反应器,氢气以50slm的气体流速被引导通过外延反应器。涂布持续时间为100s,涂布温度为1150℃。
所涂布的半导体晶片被区分为:在挡片存在下腔体刻蚀和腔体涂布后进行涂布的半导体晶片(按实施例所得半导体晶片),和挡片不存在下腔体刻蚀和腔体涂布后进行涂布的半导体晶片(按比较例所得半导体晶片)。在挡片存在下腔体刻蚀和腔体涂布,采用由碳化硅构成的挡片,并且其在背面涂布有LTO层。
然后对涂布完的半导体晶片检测,发现如下结果:
按比较例所得半导体晶片与按实施例所得半导体晶片相比,通过μ-PCD方式测量的少数电荷载流子的寿命平均降低了23%。
根据SEMT M43定义的方法测量并以阀值T的形式表示背面的纳米形貌,例如T=18nm与T=55nm相比,实施例所得半导体晶片要显著优于比较例所得半导体晶片。该测量通过ADE的Wafersight型设备进行。阀值T从来自所有FQA(固定质量区)的PV值(PV=峰至谷值)的分布作为3sigmaPV值计算。
图1和图2显示经涂布的半导体晶片背面的高度起伏,其是在纳米形貌测量期间测定的。通过这些图片的比较可辨别出改进的纳米形貌。因此,尤其是,在比较例所得半导体晶片背面的“pin halo”在图1中清晰可见,而在实施例中所得半导体晶片背面上则不存在(图2)。
通过图5和图6的比较,清楚地揭示了通过本发明所述方法的另一优点。每种情况下都显示,沿着涂布的半导体晶片直径方向的外延沉积层厚度存在差别。依照比较例所制半导体晶片(图5)在边缘处厚度显著增加。依照实施例所制半导体晶片(图6),边缘处厚度的增加显著减少。
Claims (4)
1.一种制造具有外延沉积层的由硅构成的半导体晶片的方法,其包括:
在外延反应器的基座上放置挡片;引导刻蚀气体通过外延反应器,从而通过刻蚀气体的作用移除外延反应器内表面上的残留物;
引导第一沉积气体通过外延反应器,从而在外延反应器内的表面上沉积硅;
用由硅构成的基体晶片替代挡片;并且
引导第二沉积气体通过外延反应器,从而在基体晶片上沉积外延层。
2.如权利要求1所述的方法,其包括:
在至少2至24个另外基体晶片上沉积外延层,而在中间期间没有挡片放置于基座上。
3.如权利要求1或2所述的方法,其中所述挡片由硅构成,或者由碳化硅构成,或者由涂布石墨的碳化硅构成,或者由石英构成;或者由硅或碳化硅构成,并且在背面或者全部覆盖有氧化物层。
4.如权利要求1至3任一所述的方法,其中所述挡片被重复使用。
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