CN102157484A - 导线架与芯片封装体 - Google Patents

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Abstract

本发明公开一种导线架与芯片封装体。此导线架包括框架、芯片座、多个连接杆以及多个引脚。芯片座配置于框架所围成的封装区域中。芯片座具有开槽。开槽沿芯片座的长度方向延伸，且开槽的宽度小于或等于芯片座的宽度的三分之一。连接杆连接芯片座与框架。引脚位于封装区域内并配置于芯片座的周围，且各引脚的一端连接框架。

Description

导线架与芯片封装体
技术领域
本发明涉及一种封装元件，且特别是涉及一种导线架与芯片封装体。
背景技术
一般而言，集成电路的生产主要分为三个阶段：硅芯片的制造、集成电路的制作及集成电路的封装。在集成电路封装过程中，导线架是提供芯片与印刷电路板之间的电连接的媒介。
导线架包括框架(frame)、芯片座(die pad)、多个连接杆(tie bar)以及多个引脚(lead)。连接杆连接于框架与芯片座之间，以固定芯片座与框架之间的相对位置。当芯片配置于芯片座上且经由打线制作工艺(wire bonding process)而将芯片电连接于引脚之后，一般会先将封胶材料模造成形于导线架上，以包覆芯片、芯片座、连接杆邻近芯片座的部分以及引脚邻近芯片座的部分。之后，再将框架切除而完成芯片封装体。
然而，芯片上的打线位置以及芯片设置方式为了符合使用需求通常会有多种变化，且芯片也有各种不同的尺寸，因此必须使用不同型态的导线架，因而造成成本提高的问题。
发明内容
本发明的目的在于提供一种导线架，其可适用于各种尺寸的芯片以及各种芯片装设方式。
本发明另一目的在于提供一种芯片封装体，其具有较低的生产成本。
为达上述目的，本发明提出一种导线架，其包括框架、芯片座、多个连接杆以及多个引脚。芯片座配置于框架所围成的封装区域中。芯片座具有开槽(slot)。开槽沿芯片座的长度方向延伸，且开槽的宽度小于或等于芯片座的宽度的三分之一。连接杆连接芯片座与框架。引脚位于封装区域内并配置于芯片座的周围，且各引脚的一端连接框架。
依照本发明实施例所述的导线架，上述的芯片座包括并排(side by side)的两条承载条。开槽位于两条承载条之间。两条承载条的两端相连接，以分别形成连接部，而连接杆连接于框架与相应的连接部之间。
依照本发明实施例所述的导线架，还可以具有多个强化杆。这些强化杆配置于开槽中，且沿芯片座的宽度方向延伸并连接两条承载条。
依照本发明实施例所述的导线架，上述的强化杆例如是邻近连接部设置。
依照本发明实施例所述的导线架，上述的连接杆例如沿芯片座的长度方向延伸。
依照本发明实施例所述的导线架，上述的引脚例如分为两个群组且并排地设置于芯片座的相对两侧。各群组中最外侧的引脚与框架所围的区域的面积实质上占封装区域的面积的20％至40％。
本发明提出一种芯片封装体，其包括芯片座、多个连接杆、多个引脚、多条第一导线、第一芯片以及封装胶体。芯片座具有第一表面以及相对于第一表面的第二表面。此外，芯片座具有开槽。开槽沿芯片座的长度方向延伸，且开槽的宽度小于或等于芯片座的宽度的三分之一。连接杆连接芯片座与框架。引脚配置于芯片座的周围。第一芯片配置于芯片座上，且经由第一导线与引脚电连接。封装胶体包覆第一芯片、第一导线、芯片座、各连接杆的一部分与各引脚的一部分。此外，芯片座的宽度大于或等于第一芯片的宽度的三分之一，且芯片座的长度大于或等于第一芯片的长度的1.5倍。
依照本发明实施例所述的芯片封装体，上述的芯片座包括并排的两条承载条。开槽位于两条承载条之间，且两条承载条的两端相连接，以分别形成连接部，而连接杆连接于框架与相应的连接部之间。
依照本发明实施例所述的芯片封装体，上述的第一芯片例如配置于芯片座的第一表面上。第一芯片具有第三表面、相对于第三表面的第四表面以及多个第一接垫。第四表面面向芯片座的第一表面。第一接垫位于第三表面的***，且第一导线连接于第一接垫与相应的引脚之间。
依照本发明实施例所述的芯片封装体，还可以具有第二芯片与多条第二导线，其中第二芯片配置于芯片座的第二表面上。第二芯片具有第五表面、相对于第五表面的第六表面以及多个第二接垫。第二芯片的第六表面面向芯片座的第二表面。第二接垫位于第五表面的***，且第二导线连接于第二接垫与相应的引脚之间。
依照本发明实施例所述的芯片封装体，上述的第一芯片例如配置于芯片座的第二表面上，而第一芯片具有第三表面、相对于第三表面的第四表面以及多个第一接垫。第三表面面向芯片座的第二表面。第一接垫位于第三表面的中央，且第一导线穿过开槽而连接于第一接垫与相应的引脚之间。
依照本发明实施例所述的芯片封装体，上述的第一芯片例如具有多个第一接垫。这些第一接垫位于第三表面的***。引脚与芯片座之间具有间隙，此间隙暴露出这些第一接垫，且第一导线穿过间隙而连接于第一接垫与相应的引脚之间。
依照本发明实施例所述的芯片封装体，还可以具有第二芯片与多条第二导线，其中第二芯片配置于第一芯片的第四表面上。第二芯片具有第五表面、相对于第五表面的第六表面以及多个第二接垫。第六表面面向芯片座的第二表面。第二接垫位于第五表面的***，且第二导线连接于第二接垫与相应的引脚之间。
基于上述，在本发明中，由于芯片座具有开槽，因此本发明的导线架可应用于不同型态的芯片封装。换句话说，本发明的导线架可以被大量地制作或采购，并由此达到降低成本的目的。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A为依照本发明实施例所绘示的导线架的上视示意图；
图1B为沿图1A中的I-I’剖面所绘示的导线架的剖面示意图；
图2为依照本发明的第一实施例所绘示的芯片封装体剖面示意图；
图3为依照本发明的第二实施例所绘示的芯片封装体剖面示意图；
图4为依照本发明的第三实施例所绘示的芯片封装体剖面示意图；
图5为依照本发明的第四实施例所绘示的芯片封装体剖面示意图；
图6为依照本发明的第五实施例所绘示的芯片封装体剖面示意图；
图7为依照本发明的第六实施例所绘示的芯片封装体剖面示意图。
主要元件符号说明
10、20、30、40、50、60、70：导线架
100：框架
100a：封装区域
102：芯片座
102a：承载条
102b：连接部
103a：第一表面
103b：第二表面
104：连接杆
106、106a：引脚
108：开槽
110：强化杆
112：间隙
114a、114b：区域
200：第一芯片
200a：第三表面
200b：第四表面
202：第一导线
204：封装胶体
206：粘着材料
208：第一接垫
300：第二芯片
300a：第五表面
300b：第六表面
302：第二导线
304：第二接垫
306：粘着层
L1：长度
W1、W2、W3：宽度
具体实施方式
图1A为依照本发明实施例所绘示的导线架的上视示意图。图1B为沿图1A中的I-I’剖面所绘示的导线架的剖面示意图。请同时参照图1A与图1B，导线架10包括框架100、芯片座102、连接杆104以及引脚106。芯片座102配置于框架100所围成的封装区域100a中。在本实施例中，芯片座102包括并排的两条承载条102a。两条承载条102a的两端相连接，以分别形成连接部102b。连接部102b可视实际需求而为各种形状，并不限于图1A中所示的形状。连接杆104连接于框架100与相应的连接部102b之间，以固定芯片座102与框架100之间的相对位置。连接杆104例如沿芯片座102的长度方向延伸。连接杆104可视实际需求而为各种形状，并不限于图1A中所示的形状。
此外，芯片座102具有开槽108。开槽108位于两条承载条102a之间。开槽108沿芯片座102的长度方向延伸，且开槽108的宽度W3小于或等于芯片座102的宽度W1的三分之一。在本实施例中，开槽108中还配置有多个强化杆110。强化杆110沿芯片座102的宽度方向延伸，并连接两条承载条102a，以增加芯片座102的支撑力。强化杆110例如是邻近连接部102b设置，如此一来，强化杆110与连接部102b之间会具有一开孔，而此开孔在进行封胶过程中可使模流较均匀平顺，提高了所形成的芯片封装体的品质。
引脚106位于封装区域100a内，并配置于芯片座102的周围。每一个引脚106的一端连接框架100，而另一端不与芯片座102接触，且与芯片座102之间具有间隙112。在本实施例中，这些引脚106分为两个群组，且并排地设置于芯片座102的相对两侧。此外，各群组中最外侧的引脚106a与框架100所围的区域114a与114b的总面积实质上占封装区域100a的面积的20％至40％。在本实施例中，导线架10由金属材质构成，例如铜或其他金属导电物质。并且，视实际需求，引脚106的表面上还可以具有一层电镀层(未绘示)。此电镀层例如为银层、镍层或是金层。
特别一提的是，在本实施例中，框架100、芯片座102、连接杆104与引脚106位于同一平面上，因此导线架10可应用于引脚在芯片上(lead-on-chip，LOC)封装制作工艺。
在本实施例中，由于芯片座102具有开槽108，因此导线架10可应用于不同型态的芯片封装。举例来说，当芯片上的连接垫位于芯片的***时，可将芯片装设于导线架10的正面，并使连接垫经由导线而与引脚106电连接。或者，当芯片上的连接垫位于芯片的中央时，可将芯片装设于导线架10的背面并使开槽108暴露连接垫，使得连接垫可经由穿过开槽108的导线而与引脚106电连接。
以下将对使用本实施例的导线架10所形成的芯片封装体作说明。由于在形成封装胶体之后，会将框架切除，因此以下各图中将不存在框架10。此外，在以下各实施例中，相同的元件将以相同的标号表示。
图2为依照本发明的第一实施例所绘示的芯片封装体剖面示意图。请同时参照图1A、图1B与图2，芯片封装体20包括芯片座102、连接杆(未绘示)、引脚106、第一芯片200、第一导线202以及封装胶体204。芯片座102具有第一表面103a以及相对于第一表面103a的第二表面103b。第一芯片200具有第三表面200a以及相对于第三表面200a的第四表面200b。第一芯片200以第四表面200b面向芯片座102的第一表面103a的方式配置于芯片座102上。此外，第一芯片200与芯片座102间具有粘着材料206，以使第一芯片200固定于芯片座102上。粘着材料206例如为双面胶带。第一芯片200具有多个第一接垫208。第一接垫208位于第三表面200a的***，且第一导线202连接于第一接垫208与相应的引脚106之间，以使第一芯片200与引脚106电连接。封装胶体204包覆第一芯片200、第一导线202、芯片座102、各个连接杆的一部分与各个引脚106的一部分。
此外，在本实施例中，芯片座102的宽度W1大于或等于第一芯片200的宽度W2的三分之一，且芯片座102的长度L1大于或等于第一芯片200的长度(垂直图面延伸的长度)的1.5倍。
图3为依照本发明的第二实施例所绘示的芯片封装体剖面示意图。请同时参照图1A、图1B与图3，在本实施例中，芯片封装体30除了包含图2中的所有元件之外，还包含第二芯片300与第二导线302。第二芯片300具有第五表面300a以及相对于第五表面300a的第六表面300b。第二芯片300以第六表面300b面向芯片座102的第二表面103b的方式配置于芯片座102上。此外，第二芯片300与芯片座102间也具有粘着材料206，以使第二芯片300固定于芯片座102上。第二芯片300具有多个第二接垫304。第二接垫304位于第五表面300a的***，且第二导线302连接于第二接垫304与相应的引脚106之间，以使第二芯片300与引脚106电连接。封装胶体204包覆第一芯片200、第一导线202、第二芯片300、第二导线302、芯片座102、各个连接杆的一部分与各个引脚106的一部分。
此外，在本实施例中，芯片座102的宽度W1大于或等于第二芯片300的宽度W4的三分之一，且芯片座102的长度L1大于或等于第二芯片300的长度(垂直图面延伸的长度)的1.5倍。
图4为依照本发明的第三实施例所绘示的芯片封装体剖面示意图。请参照图4，芯片封装体40与芯片封装体20的差异在于：在芯片封装体40中，以第三表面200a面向芯片座102的第二表面103b的方式配置于芯片座102上。第一芯片200与芯片座102间具有粘着材料206，以使第一芯片200固定于芯片座102上。此外，第一接垫208位于第三表面200a的中央，而开槽108暴露出第一接垫208，且第一导线202穿过开槽108而连接于第一接垫208与相应的引脚106之间，以使第一芯片200与引脚106电连接。
在本实施例中，由于第一导线202穿过开槽108而连接于第一接垫208与相应的引脚106之间，因此可以有效地缩短第一导线202的长度。
图5为依照本发明的第四实施例所绘示的芯片封装体剖面示意图。请参照图5，芯片封装体50与芯片封装体40的差异在于：在芯片封装体50中，更包括了第二芯片300与第二导线302。第二芯片300以第六表面300b面向芯片座102的第二表面103b的方式配置于第一芯片200的第四表面200b上。第二芯片300具有多个第二接垫304。第二接垫304位于第五表面300a的***，且第二导线302连接于第二接垫304与相应的引脚106之间。此外，第一芯片200与第二芯片300之间配置有粘着层306，以使第二芯片300固定于第一芯片200上。另外，封装胶体204包覆第一芯片200、第一导线202、第二芯片300、第二导线302、芯片座102、各个连接杆的一部分与各个引脚106的一部分。
图6为依照本发明的第五实施例所绘示的芯片封装体剖面示意图。请参照图6，芯片封装体60与芯片封装体40的差异在于：在芯片封装体40中，第一导线202穿过开槽108而连接于第一接垫208与相应的引脚106之间，而在芯片封装体60中，第一导线202则是穿过芯片座102与接脚106之间的间隙112而连接于第一接垫208与相应的引脚106之间。
图7为依照本发明的第六实施例所绘示的芯片封装体剖面示意图。请参照图7，芯片封装体70与芯片封装体50的差异在于：在芯片封装体50中，第一导线202穿过开槽108而连接于第一接垫208与相应的引脚106之间，而在芯片封装体70中，第一导线202则是穿过芯片座102与接脚106之间的间隙112而连接于第一接垫208与相应的引脚106之间。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (14)

1.一种导线架，包括：
框架；
芯片座，配置于该框架所围成的一封装区域中，该芯片座具有开槽，该开槽沿该芯片座的长度方向延伸，其中该开槽的宽度小于或等于该芯片座的宽度的三分之一；
多个连接杆，连接该芯片座与该框架；以及
多个引脚，位于该封装区域内，且配置于该芯片座的周围，各该引脚的一端连接该框架。
2.如权利要求1所述的导线架，其中该芯片座包括并排的两承载条，该开槽位于该两承载条之间，且该两承载条的两端相连接，以分别形成一连接部，而该些连接杆连接于该框架与相应的该连接部之间。
3.如权利要求2所述的导线架，还包括多个强化杆，配置于该开槽中，且沿该芯片座的宽度方向延伸并连接该两承载条。
4.如权利要求2所述的导线架，其中该些强化杆邻近该些连接部设置。
5.如权利要求1所述的导线架，其中该些连接杆沿该芯片座的长度方向延伸。
6.如权利要求1所述的导线架，其中该些引脚分为两个群组且并排地设置于该芯片座的相对两侧，各该群组中最外侧的该些引脚与该框架所围的区域的面积实质上占该封装区域的面积的20％至40％。
7.一种芯片封装体，包括：
芯片座，具有第一表面以及相对于该第一表面的第二表面，且该芯片座具有开槽，其中该开槽沿该芯片座的长度方向延伸，且该开槽的宽度小于或等于该芯片座的宽度的三分之一；
多个连接杆，连接该芯片座与该框架；
多个引脚，配置于该芯片座的周围；
多条第一导线；
第一芯片，配置于该芯片座上，且经由该些第一导线与该些引脚电连接；以及
封装胶体，包覆该第一芯片、该些第一导线、该芯片座、各该些连接杆的一部分与各该引脚的一部分，
其中该芯片座的宽度大于或等于该第一芯片的宽度的三分之一，且该芯片座的长度大于或等于该第一芯片的长度的1.5倍。
8.如权利要求7所述的芯片封装体，其中该芯片座包括并排的两承载条，该开槽位于该两承载条之间，且该两承载条的两端相连接，以分别形成一连接部，而该些连接杆连接于该框架与相应的该连接部之间。
9.如权利要求7所述的芯片封装体，其中该第一芯片配置于该芯片座的该第一表面上，而该第一芯片具有第三表面、相对于该第三表面的第四表面以及多个第一接垫，其中，该第四表面面向该芯片座的该第一表面，该些第一接垫于该第三表面的***，且该些第一导线连接于该些第一接垫与相应的该些引脚之间。
10.如权利要求9所述的芯片封装体，还包括第二芯片与多条第二导线，其中该第二芯片配置于该芯片座的该第二表面上，该第二芯片具有第五表面、相对于该第五表面的第六表面以及多个第二接垫，其中，该第二芯片的该第六表面面向该芯片座的该第二表面，该些第二接垫位于该第五表面的***且该些第二导线连接于该些第二接垫与相应的该些引脚之间。
11.如权利要求7所述的芯片封装体，其中该第一芯片配置于该芯片座的该第二表面上，而该第一芯片具有第三表面、相对于该第三表面的第四表面以及多个第一接垫，其中，该第三表面面向该芯片座的该第二表面，该些第一接垫位于该第三表面的中央，且该些第一导线穿过该开槽而连接于该些第一接垫与相应的该些引脚之间。
12.如权利要求11所述的芯片封装体，还包括第二芯片与多条第二导线，其中该第二芯片配置于该第一芯片的该第四表面上，该第二芯片具有第五表面、相对于该第五表面的第六表面以及具有多个第二接垫，其中，该第六表面面向该芯片座的该第二表面，该些第二接垫位于该第五表面的***，且该些第二导线连接于该些第二接垫与相应的该些引脚之间。
13.如权利要求7所述的芯片封装体，其中该第一芯片具有多个第一接垫，该些第一接垫位于该第三表面的***，而该些引脚与该芯片座之间具有间隙，该间隙暴露出该些第一接垫，且该些第一导线穿过该间隙而连接于该些第一接垫与相应的该些引脚之间。
14.如权利要求13所述的芯片封装体，还包括第二芯片与多条第二导线，其中该第二芯片配置于该第一芯片的该第四表面上，该第二芯片具有第五表面、相对于该第五表面的第六表面以及多个第二接垫，其中，该第六表面面向该芯片座的该第二表面，该些第二接垫位于该第五表面的***，且该些第二导线连接于该些第二接垫与相应的该些引脚之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465599A (zh) * 2014-12-19 2015-03-25 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1111823A (zh) * 1993-11-29 1995-11-15 株式会社东芝 树脂封装半导体器件及其制造方法
CN1354518A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 多晶片集成电路封装结构
US6600335B2 (en) * 2000-05-16 2003-07-29 Micron Technology, Inc. Method for ball grid array chip packages having improved testing and stacking characteristics
CN1466197A (zh) * 2002-06-18 2004-01-07 矽品精密工业股份有限公司 四方形平面无管脚式半导体封装结构及制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1111823A (zh) * 1993-11-29 1995-11-15 株式会社东芝 树脂封装半导体器件及其制造方法
US6600335B2 (en) * 2000-05-16 2003-07-29 Micron Technology, Inc. Method for ball grid array chip packages having improved testing and stacking characteristics
CN1354518A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 多晶片集成电路封装结构
CN1466197A (zh) * 2002-06-18 2004-01-07 矽品精密工业股份有限公司 四方形平面无管脚式半导体封装结构及制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465599A (zh) * 2014-12-19 2015-03-25 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装体
CN104465599B (zh) * 2014-12-19 2018-03-23 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装体

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