CN104465599A - 导线框架条及使用该导线框架条的半导体封装体 - Google Patents
导线框架条及使用该导线框架条的半导体封装体 Download PDFInfo
- Publication number
- CN104465599A CN104465599A CN201410815394.6A CN201410815394A CN104465599A CN 104465599 A CN104465599 A CN 104465599A CN 201410815394 A CN201410815394 A CN 201410815394A CN 104465599 A CN104465599 A CN 104465599A
- Authority
- CN
- China
- Prior art keywords
- chip carrier
- lead frame
- bar
- semiconductor package
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明是关于导线框架条及使用该导线框架条的半导体封装体,其可提高导线框假条的支撑条支撑力,降低芯片座和导线框架条变形的风险。根据本发明的一实施例,一用于半导体封装的导线框架条包含至少一导线框单元。各导线框单元包含芯片座、环绕该芯片座的边框、自该边框上至少一侧边向该芯片座侧延伸的若干引脚,及将该芯片座连接至该边框的至少一支撑条。各支撑条具有与该边框连接的连接部,及自该连接部向该芯片座方向呈放射加宽状延伸并与该芯片座连接的增强部。
Description
技术领域
本发明是关于半导体封装,特别是半导体封装中使用的导线框架条(lead frame)及使用该导线框架条的半导体封装体。
背景技术
在导线框架条结构中,支撑条起到支撑芯片座和封装体的作用。而一些结构的导线框架条,其根据产品需求要蚀刻掉大概一半厚度的材料。对于用于扁平无外引脚类型半导体封装的支撑条而言,其是连接导线框架条的边框和芯片座。变薄的支撑条其支撑力变差,尤其当支撑条较长时极易引发芯片座和导线框架条变形。
另一方面,电源供应和信号传送都是要通过封装来实现与***的连接,随着芯片速度越来越快,功率也越来越大。这意味着半导体封装体需在高电压、高电流、高频率、高灵敏度、高精密、高湿度、高低温温差大等情况下工作,因而微电子产品的可靠性对封装这一生产环节的质量要求越来越高。同时,随着集成电路的输入/输出(I/O)线越来越多,使用低介电常数(low-k)材料的半导体封装体越来越多。由于低介电常数材料的机械延展性以及材料稳定性等相对较差,在切断支撑条时,变形的芯片座和导线框架条很容易导致低强度的半导体封装体发生结构改变甚至崩裂。这些都会对半导体封装体的可靠性造成或多或少的影响,难以适应高质量要求。
因此,如何顺应半导体封装技术的发展,解决半导体封装体的可靠性问题是业内所亟需解决的。
发明内容
本发明的目的之一在于提供一导线框架条及使用该导线框架条的半导体封装体,其可提高导线框假条的支撑条支撑力,降低芯片座和导线框架条变形的风险。
根据本发明的一实施例,一用于半导体封装的导线框架条包含至少一导线框单元。各导线框单元包含芯片座、环绕该芯片座的边框、自该边框上至少一侧边向该芯片座侧延伸的若干引脚,及将该芯片座连接至该边框的至少一支撑条。各支撑条具有与该边框连接的连接部,及自该连接部向该芯片座方向呈放射加宽状延伸并与该芯片座连接的增强部。
在本发明的一实施例中,该增强部上设有至少一开槽,形成加强筋或类加强筋结构,其中该至少一开槽具有相同或不同形状。该芯片座为矩形。该增强部与该芯片座的对应端角连接,该芯片座具有定义该对应端角的第一侧边与第二侧边,该增强部在该第一侧边上延伸的第一距离与在该第二侧边上延伸的第二距离的比值等于该第一侧边边长与第二侧边边长的比值。该连接部的长度是其延伸方向上该边框与该芯片座间距离的一半。该至少一支撑条是半蚀刻的。该导线框架条是用于扁平无外引脚类型的半导体封装。
本发明另一实施例还提供一半导体封装体,其使用上述导线框架条。该半导体封装体包含芯片、承载该芯片的芯片座、位于该芯片座的至少一侧并与该芯片电连接的若干引脚,及与该芯片座连接的至少一支撑条。其中各支撑条具有连接部,及自该连接部向该芯片座方向呈放射加宽状延伸并与该芯片座连接增强部。
本发明的导线框架条及使用该导线框架条的半导体封装体,其支撑条的支撑力得到加强,从而降低芯片座及导线框架条变形的几率和程度,提高封装芯片的质量和最终产品的制程良率。
附图说明
图1所示是根据本发明一实施例的导线框架条的平面示意图。
图2所示是根据本发明一实施例的导线框单元的平面示意图。
图3所示是根据本发明另一实施例的待塑封的导线框单元的平面示意图。
具体实施方式
为更好的理解本发明的精神,以下结合本发明的部分优选实施例对其作进一步说明。
图1所示是根据本发明一实施例的导线框架条10的平面示意图。
如图1所示,对于部分类型的半导体封装体,如包括QFN(Quad Flat No-leadPackage)在内的扁平无外引脚类型的封装体,其使用的导线框架条10包含若干排成阵列的导线框单元20。
图2所示是根据本发明一实施例的导线框单元20的平面示意图。
如图2所示,该导线框单元20具有芯片座22、环绕该芯片座22的边框24、自该边框24上至少一侧边向该芯片座22侧延伸的若干引脚26,及将该芯片座22连接至该边框24的至少一支撑条30。具体的,在本实施例中,该边框24上每一侧边均向该芯片座22侧延伸若干引脚26。边框24的各端角与相应的芯片座22端角之间由一支撑条30连接。各支撑条30具有与该边框24连接的连接部32,及自该连接部32延伸并与该芯片座22连接的增强部34。该增强部34自该连接部32向该芯片座22方向呈放射加宽状延伸并与该芯片座22连接。出于封装要求,本实施例中,各支撑条30及边框24均经“半蚀刻”处理,即各支撑条是半蚀刻结构,甚至芯片座22的***部分也可经半蚀刻处理。在其它实施例中可以是其中至少一支撑条是半蚀刻结构。如本领域技术人员所理解的,“半蚀刻”仅是一种蚀刻处理,并不意味着必须蚀刻一半的厚度。当然在其它实施例中,支撑条30及边框24等视实际要求也有可能不作蚀刻处理。
该增强部34上设有至少一开槽36,形成加强筋或类加强筋的结构。具体的,本实施例中,该增强部34上设有若干箭头状的开槽36,这些开槽36在塑封时可以锁住塑封胶从而起到锁模作用。
对于芯片座22的每一端角220,该芯片座22具有定义该端角220的第一侧边222与第二侧边224。为保证各支撑条30对芯片座22及边框24的作用平衡,较佳的,该增强部34在该第一侧边222上延伸的第一距离C与在该第二侧边224上延伸的第二距离D的比值等于该第一侧边边长A与第二侧边边长B的比值。该芯片座22可为矩形。因而在上述原则下,正方形芯片座22的各端角连接的支撑条30较佳的呈对称。在本实施例中,该芯片座22设计为长方形。
同时,为保证增强部34的作用效果,增强部34在支撑条30的占比越大越好,即长度和宽度都尽可能大。在不影响引脚26与芯片(未示出)间打线的情况下,较佳的,连接部32的长度E是其延伸方向上该边框24与该芯片座24间距离F的一半。
图3所示是根据本发明另一实施例的待塑封的导线框单元20的平面示意图。
如图3所示,该导线框单元20同样具有芯片座22、环绕该芯片座22的边框24、自该边框24上各侧边向该芯片座22侧延伸的若干引脚26,及将该芯片座22各端角连接至该边框24的相应端角的支撑条30。具体的,在本实施例中,该边框24上每一侧边均向该芯片座22侧延伸若干引脚26。各支撑条30具有与该边框24连接的连接部32,及自该连接部32延伸并与该芯片座22连接的增强部34。该增强部34自该连接部32向该芯片座22方向呈放射加宽状延伸并与该芯片座22连接。
本实施例中,该芯片座22呈正方形。增强部34上的开槽36可具有相同或不同形状,如三角形、梯形等。
本发明实施例还提供了适用上述导线框架条制成的半导体封装体(未图示)。如图3所示,使用黏胶等将芯片12固定于芯片座22上,并经打线使得芯片由导线14与各引脚26连接。塑封后,芯片座22、承载于芯片座22上的芯片12、导线14、引脚26及支撑条30会被包覆在塑封壳体(未图示)内,而外露于封装壳体的剩余部分,如边框24则与导线框架条10的其它多余部分一同被切除。在该半导体封装体内,该连接部32的长度可表示为其延伸方向上该芯片座22与该半导体封装体外侧间距离的一半。
本发明的技术内容及技术特点已揭示如上,然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此,本发明的保护范围应不限于实施例所揭示的内容,而应包括各种不背离本发明的替换及修饰,并为本专利申请权利要求书所涵盖。
Claims (16)
1.一种用于半导体封装的导线框架条,包含:
至少一导线框单元,各导线框单元包含:
芯片座;
环绕该芯片座的边框;
自该边框上至少一侧边向该芯片座侧延伸的若干引脚;及
至少一支撑条,将该芯片座连接至该边框;其中各支撑条具有:
连接部,与该边框连接;及
增强部,自该连接部向该芯片座方向呈放射加宽状延伸并与该芯片座连接。
2.如权利要求1所述的导线框架条,其中该增强部上设有至少一开槽,形成加强筋或类加强筋结构。
3.如权利要求2所述的导线框架条,其中该至少一开槽具有相同或不同形状。
4.如权利要求1所述的导线框架条,其中该芯片座为矩形。
5.如权利要求3所述的导线框架条,其中该增强部与该芯片座的对应端角连接,该芯片座具有定义该对应端角的第一侧边与第二侧边,该增强部在该第一侧边上延伸的第一距离与在该第二侧边上延伸的第二距离的比值等于该第一侧边边长与第二侧边边长的比值。
6.如权利要求1所述的导线框架条,其中该连接部的长度是其延伸方向上该边框与该芯片座间距离的一半。
7.如权利要求1所述的导线框架条,其中该至少一支撑条是半蚀刻结构。
8.如权利要求1所述的导线框架条,其是用于扁平无外引脚类型的半导体封装。
9.一种半导体封装体,包含:
芯片;
芯片座,承载该芯片;
若干引脚,位于该芯片座的至少一侧并与该芯片电连接;及
至少一支撑条,与该芯片座连接;其中各支撑条具有:
连接部;及
增强部,自该连接部向该芯片座方向呈放射加宽状延伸并与该芯片座连接。
10.如权利要求9所述的半导体封装体,其中该增强部上设有至少一开槽,形成加强筋或类加强筋结构。
11.如权利要求10所述的半导体封装体,其中该至少一开槽具有相同或不同形状。
12.如权利要求9所述的半导体封装体,其中该芯片座为矩形。
13.如权利要求12所述的半导体封装体,其中该增强部与该芯片座的对应端角连接,该芯片座具有定义该对应端角的第一侧边与第二侧边,该增强部在该第一侧边上延伸的第一距离与在该第二侧边上延伸的第二距离的比值等于该第一侧边边长与第二侧边边长的比值。
14.如权利要求9所述的半导体封装体,其中该连接部的长度是其延伸方向上该芯片座与该半导体封装体外侧间距离的一半。
15.如权利要求9所述的半导体封装体,其中该至少一支撑条是半蚀刻结构。
16.如权利要求9所述的半导体封装体,其是扁平无外引脚类型的半导体封装体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410815394.6A CN104465599B (zh) | 2014-12-19 | 2014-12-19 | 导线框架条及使用该导线框架条的半导体封装体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410815394.6A CN104465599B (zh) | 2014-12-19 | 2014-12-19 | 导线框架条及使用该导线框架条的半导体封装体 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104465599A true CN104465599A (zh) | 2015-03-25 |
CN104465599B CN104465599B (zh) | 2018-03-23 |
Family
ID=52911406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410815394.6A Active CN104465599B (zh) | 2014-12-19 | 2014-12-19 | 导线框架条及使用该导线框架条的半导体封装体 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104465599B (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5378656A (en) * | 1992-03-27 | 1995-01-03 | Hitachi, Ltd. | Leadframe, semiconductor integrated circuit device using the same, and method of and process for fabricating the same |
CN1123469A (zh) * | 1994-09-01 | 1996-05-29 | 株式会社日立制作所 | 半导体器件 |
CN101286489A (zh) * | 2007-04-10 | 2008-10-15 | 松下电器产业株式会社 | 引线框、封固金属模具和封固方法 |
CN102157484A (zh) * | 2011-02-28 | 2011-08-17 | 日月光半导体制造股份有限公司 | 导线架与芯片封装体 |
CN102593376A (zh) * | 2011-01-10 | 2012-07-18 | 三星移动显示器株式会社 | 分立掩膜和通过利用该分立掩膜装配掩膜框组件的方法 |
CN204361086U (zh) * | 2014-12-19 | 2015-05-27 | 日月光封装测试(上海)有限公司 | 导线框架条及使用该导线框架条的半导体封装体 |
-
2014
- 2014-12-19 CN CN201410815394.6A patent/CN104465599B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5378656A (en) * | 1992-03-27 | 1995-01-03 | Hitachi, Ltd. | Leadframe, semiconductor integrated circuit device using the same, and method of and process for fabricating the same |
CN1123469A (zh) * | 1994-09-01 | 1996-05-29 | 株式会社日立制作所 | 半导体器件 |
CN101286489A (zh) * | 2007-04-10 | 2008-10-15 | 松下电器产业株式会社 | 引线框、封固金属模具和封固方法 |
CN102593376A (zh) * | 2011-01-10 | 2012-07-18 | 三星移动显示器株式会社 | 分立掩膜和通过利用该分立掩膜装配掩膜框组件的方法 |
CN102157484A (zh) * | 2011-02-28 | 2011-08-17 | 日月光半导体制造股份有限公司 | 导线架与芯片封装体 |
CN204361086U (zh) * | 2014-12-19 | 2015-05-27 | 日月光封装测试(上海)有限公司 | 导线框架条及使用该导线框架条的半导体封装体 |
Also Published As
Publication number | Publication date |
---|---|
CN104465599B (zh) | 2018-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI325169B (en) | Multi-row lead frame | |
US6348726B1 (en) | Multi row leadless leadframe package | |
CN101553920B (zh) | 方型扁平无引线封装及其方法 | |
US20140196938A1 (en) | Lead frame | |
US9397082B2 (en) | Multiple die lead frame packaging | |
CN105514078A (zh) | 图案化的引线框架 | |
US20170263538A1 (en) | Packaged semiconductor device having bent leads and method for forming | |
CN204361086U (zh) | 导线框架条及使用该导线框架条的半导体封装体 | |
CN104465599A (zh) | 导线框架条及使用该导线框架条的半导体封装体 | |
CN206059373U (zh) | 半导体器件和电子装置 | |
CN105702651B (zh) | 具有暴露的接触焊垫和支撑集成电路裸片的引线的集成电路器件以及形成器件的方法 | |
US9349676B2 (en) | Chip rotated at an angle mounted on die pad region | |
CN102651360A (zh) | 一种可铜线键接的封装体结构及其制作方法 | |
US9911714B2 (en) | Lead frame | |
US7446400B2 (en) | Chip package structure and fabricating method thereof | |
CN205789946U (zh) | 导线架预成形体及导线架封装结构 | |
CN104465596A (zh) | 引线框架、半导体封装体及其制造方法 | |
US20130234306A1 (en) | Lead frame for assembling semiconductor device | |
CN103515246A (zh) | 半导体装置的制造方法以及半导体装置 | |
CN105023905B (zh) | 导线框架和使用该导线框架的功率集成电路封装件 | |
US8927343B2 (en) | Package process | |
CN204216033U (zh) | 引线框架、半导体封装体 | |
US9337240B1 (en) | Integrated circuit package with a universal lead frame | |
US9196578B1 (en) | Common pin for multi-die semiconductor package | |
CN205159315U (zh) | 导线框架条 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right | ||
TR01 | Transfer of patent right |
Effective date of registration: 20210108 Address after: No. 669, GuoShouJing Road, Pudong New Area pilot Free Trade Zone, Shanghai, 201203 Patentee after: Rirong semiconductor (Shanghai) Co.,Ltd. Address before: No. 669, GuoShouJing Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203 Patentee before: ASE ASSEMBLY & TEST (SHANGHAI) Ltd. |