CN101017785A - 半导体堆栈结构及其制法 - Google Patents

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Abstract

本发明提供一种半导体堆栈结构及其制法，该半导体堆栈结构的制法是在第一基板上接置半导体芯片及位于该半导体芯片周围的支撑件，且将一表面预设贴片的第二基板接置在该支撑件上，并通过焊线电性连接到该第一基板，接着进行封装模压作业，在该第一基板上形成包裹半导体芯片、焊线及第二基板的封装胶体，使该贴片顶部露出该封装胶体，随后移除该贴片露出该第二基板的第一表面，供电子元件接置其上。本发明可避免现有以焊球回焊方式电性连接第一及第二基板时造成半导体芯片污染问题，同时通过预设在第二基板上的贴片，还可避免现有堆栈结构在封装模压作业中使用特殊模具造成制程成本增加及溢胶污染第二基板等问题。

Description

半导体堆栈结构及其制法
技术领域
本发明是关于一种半导体装置及制法，特别是关于一种半导体堆栈结构及其制法。
背景技术
当今的电子产品已向多功能、高电性及高速运行的方向发展，为配合这一发展方向，半导体制造业积极研发能整合多个芯片或封装件的半导体装置，以便符合电子产品需求。
请参阅图1，美国专利第5,222,014号揭示了一种半导体封装件的堆栈结构，其提供一上表面设有焊垫110的第一球栅数组(BGA)基板11，以便在该第一球栅数组基板11上接置半导体芯片10并形成包裹该半导体芯片10的封装胶体13，然后再将另一完成封装的第二球栅数组基板12，通过焊球14接置并电性连接到该焊垫110上，形成一半导体封装件的堆栈结构。
但是，在上述半导体封装件堆栈结构中，该第二球栅数组基板12电性连接到该第一球栅数组基板11焊垫110的数目，受该封装胶体13的尺寸影响，从而降低了堆栈性，同时也限制了进行堆栈的封装件类型及电性输入/输出(I/O)数目，即只能从焊垫110的布设限制来选择特定的堆栈封装件类型及电性输入/输出(I/O)配置，另外，在进行堆栈制程时，因受焊球14的高度限制，设在第一球栅数组基板11上的封装胶体13的高度需要极小化(一般限制在0.3mm以下)，从而增加了制程的难度。
请参阅图2，美国专利第6,828,664号揭示了另一种半导体封装件堆栈结构，其提供一上表面设有焊垫210的第一球栅数组基板21，以便在该第一球栅数组基板21上接置半导体芯片20，并使该半导体芯片20通过焊线25电性连接到该第一球栅数组基板21，接着将第二球栅数组基板22通过焊球24接置并电性连接到该焊垫210，再形成一包裹该半导体芯片20、焊线25及第二球栅数组基板22的封装胶体23，并露出该第二球栅数组基板22的顶部，以便在该第二球栅数组基板22上接置另一封装件26。
但是，在上述堆栈结构中，其将半导体芯片20通过焊线25电性连接到该第一球栅数组基板21后，再利用回焊制程将第二球栅数组基板22通过焊球24电性连接到该第一球栅数组基板21，这样，不仅影响该焊线25质量，同时更会造成半导体芯片20及第一球栅数组基板21的污染，造成产品质量下降及可靠性降低等问题。
请参阅图3A到图3C，美国专利第6,861,288号揭示了一种不采用回焊制程堆栈封装件的制法，其在一完成置晶的基板31上架设一金属支撑架37，半导体芯片30容置在该金属支撑架37下方，再在该金属支撑架37上接置堆栈基板32，并使该堆栈基板32利用焊线352电性连接到该基板31(如图3A所示)，接着提供一具有上模381部分的特殊模具38，该上模381内侧顶缘预设一凸部382，抵接在该堆栈基板32顶部，同时可在该上模381凸部382周围形成容置空间383容设该焊线352，通过将上述连接堆栈基板32的基板31容置其中，进行封装模压作业，形成包裹该半导体芯片30、焊线352及堆栈基板32的封装胶体33(如图3B所示)，随后可移除该模具38，使该堆栈基板32的顶部露出该封装胶体33，以便在该堆栈基板32顶部堆栈封装件36(如图3C所示)。
但是，在上述制法中要额外提供金属支撑架37，造成制程成本增加，另外，其制程要使用特殊模具避免第二基板32上的焊线352触碰到模具，从而造成制程成本提高。
另外，上述美国专利第6,828,664号及第6,861,288号在形成封装胶体的模压制程中，极有可能使封装胶体溢胶，污染第二球栅数组基板或堆栈基板，造成后续除胶作业及封装件堆栈与电性连接的难度。
因此，如何提供一种半导体堆栈结构及其制法，无须限制被堆栈封装件的尺寸、类型及电性输入/输出数目，且不采用焊球回焊方式电性连接堆栈基板，可避免因使用特殊模具造成制程成本增加，以及在封装模压作业中溢胶污染堆栈基板等问题，已成为目前业界亟待解决的问题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种半导体堆栈结构及其制法，无须限制被堆栈封装件的尺寸、类型及电性输入/输出数目。
本发明的另一目的在于提供一种半导体堆栈结构及其制法，可避免采用回焊方式电性连接堆栈基板时，造成半导体芯片污染的问题。
本发明的又一目的在于提供一种半导体堆栈结构及其制法，可避免因使用特殊模具造成制程成本增加。
本发明的再一目的在于提供一种半导体堆栈结构及其制法，可避免在封装模压作业中因溢胶污染堆栈基板的问题。
为实现上述及其它目的，本发明的半导体堆栈结构的制法包括：在第一基板上至少接置并电性连接一半导体芯片，并在该第一基板上对应该半导体芯片的周围设置支撑件；将一具有第一表面及相对第二表面的第二基板接置在该支撑件上，该第一表面的部分区域覆盖一贴片，且该第二基板以其第二表面接置在该支撑件上；利用焊线电性连接该第一基板及第二基板；以及进行封装模压作业，在该第一基板上形成包裹该半导体芯片、支撑件、第二基板、焊线及贴片的封装胶体，并使该贴片顶部露出该封装胶体。随后可移除该贴片，使该第二基板的部分第一表面露出该封装胶体；以及在该第二基板露出该封装胶体的第一表面上接置并电性连接电子元件。该半导体芯片以打线或覆晶的方式电性连接到该第一基板。本发明的半导体堆栈结构可采用单颗或批量方式制造。
本发明的半导体堆栈结构包括：第一基板；至少一半导体芯片，接置并电性连接到该第一基板；支撑件，设在该第一基板上，并对应该半导体芯片周围；具有第一表面及第二表面的第二基板，该第二基板通过第二表面周围接置在该支撑件上；焊线，电性连接该第一及第二基板；以及封装胶体，形成在该第一基板上，并包裹该半导体芯片、焊线、支撑件及第二基板，使该第二基板的第一表面露出该封装胶体。该半导体堆栈结构还包括：电子元件，接置并电性连接到露出该封装胶体的第二基板上。
另外，在本发明的半导体堆栈结构及其制法的其它实施方式中，还可以先在该第二基板的第二表面上接置并电性连接至少一半导体芯片、被动元件或封装件，再以该第二基板的第二表面支撑设在该第一基板上的支撑件，强化半导体堆栈结构电性功能。另外，该支撑件可采用废芯片、金属块、绝缘块或基板条等，如果该支撑件是基板条时，可以将该第二基板电性连接到该基板条，并从该基板条电性连接到该第一基板，利用该基板条作为该第一及第二基板的电性桥接件，从而缩短第二基板直接电性连接到该第一基板所需的焊线长度。
因此，本发明的半导体堆栈结构及其制法是在第一基板上接置半导体芯片并在该半导体芯片周围粘设支撑件，同时提供一表面预设贴片的第二基板，将该设有贴片的第二基板接置在该支撑件上，并通过焊线电性连接到该第一基板，随后可将该连接第一及第二基板的结构容置在一具有上模的传统模具中，并使该上模内侧顶抵在该贴片顶部，以便进行注胶作业，在该第一基板上形成包裹半导体芯片、焊线、第二基板及贴片的封装胶体，接着，可移除该模具，使该贴片顶部露出该封装胶体，然后移除该贴片露出该第二基板的第一表面，供半导体芯片或半导体封装件等电子元件接置其上。因此，在本发明的半导体堆栈结构及其制法中，半导体芯片或封装件堆栈其上的第二基板第一表面的焊垫完全露出该封装胶体，从而无须限制被堆栈封装件尺寸、类型及电性输入/输出数目，同时该第二基板以打线方式电性连接到该第一基板，避免了现有采用焊球回焊方式电性连接第一及第二基板时造成半导体芯片污染的问题，另外，通过预设在第二基板上的贴片，可避免现有堆栈结构在封装模压作业中，使用特殊模具造成制程成本增加，以及溢胶污染第二基板的问题，从而降低制造半导体堆栈结构的成本。
附图说明
图1是美国专利第5,222,014号揭示的半导体封装件堆栈结构剖面示意图；
图2是美国专利第6,828,664号揭示的半导体封装件堆栈结构剖面示意图；
图3A到图3C是美国专利第6,861,288号揭示的半导体封装件堆栈结构的制法剖面示意图；
图4A到图4G是本发明的半导体堆栈结构及其制法实施例1的剖面示意图；
图5A及图5B是本发明的半导体堆栈结构在第一基板上接置支撑件的平面示意图；
图6A及图6B是本发明的半导体堆栈结构在表面设有贴片的第二基板制备示意图；
图7是本发明的半导体堆栈结构实施例2的剖面示意图；
图8是本发明的半导体堆栈结构实施例3的剖面示意图；
图9是本发明的半导体堆栈结构实施例4的剖面示意图；
图10是本发明的半导体堆栈结构实施例5的剖面示意图；
图11A及图11B是本发明的半导体堆栈结构实施例6的剖面示意图；以及
图12A到图12D是本发明的半导体堆栈结构及其制法实施例7的剖面示意图。
具体实施方式
实施例1
图4A到图4G是本发明的半导体堆栈结构的制法剖面示意图。
如图4A所示，提供一第一基板41，该第一基板41可以是球栅数组基板，便于在该第一基板41上接置并电性连接至少一半导体芯片40，并在该第一基板41上对应该半导体芯片40周围以胶粘(adhesive)(未标出)等方式，粘合支撑件47；其中该半导体芯片40通过多个焊线451电性连接到该第一基板41，该支撑件47是废芯片、金属块或绝缘块等，且该支撑件47的高度大于该焊线451的线弧高。
请配合参阅图5A和图5B，其显示了该支撑件47配置在该第一基板41上的平面示意图，该支撑件47相对排列在该半导体芯片40的四周或两侧，但并不以此为限。
如图4B所示，提供一具有第一表面421及相对第二表面422的第二基板42，该第一表面421的部分区域覆盖一贴片49，且该第二基板42的第二表面422以胶粘(adhesive)(未标出)方式接置在该支撑件47上，使该第二基板42支撑在该半导体芯片40上。
请配合参阅图6A和图6B，其是该第二基板42的制备示意图，即先提供一具有多个第二基板42并彼此呈数组排列的基板模块片42A，该第二基板42的第一表面中心部分设有多个焊垫423，且该第二基板42的第一表面周围部分设有多个焊线垫424，并相对在该第二基板42第一表面的中心部分设置一贴片49，通过覆盖该焊垫423；再沿各该第二基板42边缘进行切割，形成多个表面设有贴片49的第二基板42，接置在支撑件47上。
如图4C所示，进行打线作业，利用焊线452使该第二基板42上的焊线垫424电性连接到该第一基板41，其中该焊线452的线弧高度低于该贴片49的厚度。
如图4D所示，提供一具有上模481的传统模具48，该上模481内侧形成一容置空间480，将其上堆栈有第二基板42的第一基板41置于其中，并使该上模481内侧顶缘顶抵到设在该第二基板42上的贴片49。
如图4E所示，进行封装模压制程，在该第一基板41上形成包裹该半导体芯片40、第二基板42、焊线452及贴片49的封装胶体43，随后可移除该模具，使该贴片49顶部露出该封装胶体43。
如图4F所示，利用剥除或化学药剂等方式移除该贴片49，完全露出该第二基板42第一表面中心部分的焊垫423，半导体芯片或封装件可堆栈其上。
如图4G所示，随后可在该第二基板42露出该封装胶体43的第一表面上接置半导体芯片、被动元件或另一半导体封装件等电子元件46，并使该电子元件46电性连接到该第二基板42上的焊垫423。另外，在该第一基板41底面还可设置焊球44，用于电性连接到外部装置。
通过上述制法，本发明揭示了一种半导体堆栈结构，该半导体堆栈结构包括：第一基板41；至少一半导体芯片40，接置并电性连接到该第一基板41；支撑件47，粘合在该第一基板41上且对应该半导体芯片40周围；具有第一表面421及第二表面422的第二基板42，该第二基板42的第二表面422周围接置在该支撑件47上；焊线452，电性连接该第一及第二基板41和42；以及封装胶体43，形成在该第一基板41上，且包裹该半导体芯片40、焊线452、支撑件47及第二基板42，并使该第二基板42的部分第一表面421露出该封装胶体43。另外，该堆栈结构还包括：至少一电子元件46，接置在露出该封装胶体43的第二基板42的第一表面421上。
因此，本发明的半导体堆栈结构及其制法是在第一基板上接置半导体芯片，并在该半导体芯片周围粘合支撑件，同时提供一表面预设贴片的第二基板，将该设有贴片的第二基板接置在该支撑件上，并通过焊线电性连接到该第一基板，随后可将该连接第一及第二基板的结构容置在一具有上模的传统模具中，并使该上模内侧顶抵在该贴片顶部，以便进行注胶作业，在该第一基板上形成包裹半导体芯片、焊线、第二基板及贴片的封装胶体，接着，可移除该模具，使该贴片顶部露出该封装胶体，然后移除该贴片，完全露出该第二基板第一表面的焊垫，半导体芯片或半导体封装件等电子元件可接置其上。因此，在本发明的半导体堆栈结构及其制法中，供半导体芯片或封装件堆栈其上的第二基板第一表面的焊垫完全露出该封装胶体，无须限制被堆栈封装件尺寸、类型及电性输入/输出数目，同时该第二基板以打线方式电性连接到该第一基板，可避免现有焊球回焊方式电性连接第一及第二基板时造成半导体芯片污染问题，另外，通过预设在第二基板上的贴片，还可避免现有堆栈结构在封装模压作业中使用特殊模具造成制程成本增加以及溢胶污染第二基板的问题，从而使制造半导体堆栈结构的成本降低。
实施例2
图7是本发明的半导体堆栈结构实施例2的剖面示意图。
在本实施例2中该半导体堆栈结构由类似于上述方法制成，主要差异在于半导体芯片40是通过覆晶方式接置并电性连接到第一基板41。
实施例3
图8是本发明的半导体堆栈结构实施例3的剖面示意图。
本实施例3的半导体堆栈结构与实施例1大致相同，主要先使半导体芯片40通过焊线451电性连接到第一基板41，其主要差异在于预先在第二基板42的第二表面422上接置半导体芯片400，且该半导体芯片400以覆晶方式电性连接到该第二基板42，随后将该第二基板42接置在支撑件47上并通过焊线452电性连接到该第一基板41，从而强化堆栈结构的电性功能。
实施例4
图9是本发明的半导体堆栈结构实施例4的剖面示意图。
本实施例4的半导体堆栈结构与实施例2大致相同，主要是使半导体芯片40通过覆晶方式电性连接到该第一基板41，其主要差异在于预先在第二基板42的第二表面422上接置半导体芯片400，且该半导体芯片400以打线方式电性连接到该第二基板42，随后将该第二基板42接置在支撑件47上并通过焊线452电性连接到该第一基板41，从而强化堆栈结构的电性功能。
实施例5
图10是本发明的半导体堆栈结构实施例5的剖面示意图。
本实施例5的半导体堆栈结构与实施例2大致相同，主要是使半导体芯片40通过覆晶方式电性连接到该第一基板41，其主要差异在于预先在第二基板42的第二表面422上接置半导体芯片400，且该半导体芯片400以覆晶方式电性连接到该第二基板42，随后将该第二基板42接置在支撑件47上并通过焊线452电性连接到该第一基板81，从而强化堆栈结构的电性功能。
另外，在上述实施例中，该第二基板42上除了可接置并电性连接半导体芯片外，还可选择电性连接被动元件及封装件等，从而提升或改善堆栈结构的电性功能。
实施例6
图11A和图11B是本发明的半导体堆栈结构实施例6的剖面示意图。
本实施例6的半导体堆栈结构与实施例1大致相同，主要差异是粘合在半导体芯片40周围的支撑件采用基板条57，第二基板42电性连接到该基板条57，并由该基板条57电性连接到该第一基板51，缩短直接电性连接该第二基板42与第一基板41时所需的焊线长度。
如图11A所示，该基板条57上设有电性连接垫570，将第二基板42接置在该如基板条57的支撑件后，即可先利用第一焊线551电性连接该第二基板42及该基板条57的电性连接垫570，再利用第二焊线552电性连接该基板条57的电性连接垫570与该第一基板41。
如图11B所示，该第二基板42也可直接利用导电凸块553接置并电性连接到该基板条57的电性连接垫570，再由该基板条570的电性连接垫570利用焊线554电性连接到该第一基板41，该基板条57作为电性桥接件电性连接该第一及第二基板。
实施例7
图12A到图12D是本发明的半导体堆栈结构及其制法实施例7的剖面示意图。本实施例7的半导体堆栈结构及其制法与实施例1大致相同，主要差异是在本实施例中，该半导体堆栈结构可采用批量方式制程，从而提高制程速度及降低制造成本。
如图12A所示，提供一具有多个第一基板61的第一基板模块片61A，在各该第一基板61上接置并电性连接半导体芯片60，并在该半导体芯片60周围粘合支撑件67，在该支撑件67上接置一第二基板62，且该第二基板62上有一贴片69，覆盖该第二基板62表面的焊垫623，并利用焊线652将该第二基板62电性连接到该第一基板61。
如图12B所示，进行封装模压制程，在该第一基板模块片61A上形成一包裹半导体芯片60、支撑件67、第二基板62、焊线652及贴片69的封装胶体63，并使该贴片顶部露出该封装胶体。
如图12C所示，还在各该第一基板61底面连接焊球64，并对应各该第一基板61之间进行切割，分离各该第一基板61。
如图12D所示，接着可移除该贴片69，完全露出该第二基板62上的焊垫623，随后在其上接置并电性连接半导体芯片、封装件或被动元件等。

Claims (25)

1.一种半导体堆栈结构的制法，其特征在于，该半导体堆栈结构的制法包括：
在第一基板上至少接置并电性连接一半导体芯片，并在该第一基板上对应该半导体芯片周围设置支撑件；
将一具有第一表面及相对第二表面的第二基板接置在该支撑件上，该第一表面的部分区域覆盖一贴片，且该第二基板的第二表面接置在该支撑件上；
利用焊线电性连接该第一基板及第二基板；以及
进行封装模压作业，在该第一基板上形成包裹该半导体芯片、支撑件、第二基板、焊线及贴片的封装胶体，并使该贴片顶部露出该封装胶体。
2.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该半导体堆栈结构的制法还包括：
移除该贴片，使该第二基板的部分第一表面露出该封装胶体；
在该第二基板露出该封装胶体的第一表面上接置并电性连接电子元件。
3.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该半导体芯片以打线或覆晶的方式电性连接到该第一基板。
4.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该支撑件是废芯片、金属块或绝缘块。
5.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该支撑件是基板条，该第二基板电性连接到该基板条，并由该基板条电性连接到该第一基板。
6.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该表面设有贴片的第二基板制备方法包括：
提供一具有多个第二基板并呈数组排列的基板模块片，该第二基板第一表面的中心部分设有多个焊垫，且该第二基板第一表面周围部分设有多个焊线垫，并在该第二基板中心部分设置一贴片覆盖该焊垫；
沿各该第二基板边缘进行切割，形成多个表面设有贴片的第二基板。
7.如权利要求6所述的半导体堆栈结构的制法，其特征在于，该焊线垫通过焊线使该第二基板电性连接到该第一基板。
8.如权利要求6所述的半导体堆栈结构的制法，其特征在于，该贴片移除后可露出该焊垫，供电子元件电性连接到该焊垫。
9.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该堆栈具有第二基板的第一基板设置在一具有上模的模具中，并使该上模内侧顶缘抵住设在该第二基板上的贴片，以便进行封装模压作业。
10.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该第二基板的第二表面可接置并电性连接半导体芯片、被动元件或封装件。
11.如权利要求10所述的半导体堆栈结构的制法，其特征在于，该半导体芯片以打线或覆晶的方式电性连接到该第二基板。
12.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该贴片的厚度大于焊线的线弧高度。
13.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该第一基板底面设有焊球。
14.如权利要求1所述的半导体堆栈结构的制法，其特征在于，该半导体堆栈结构可采用单颗或批量方式制造。
15.如权利要求14所述的半导体堆栈结构的制法，其特征在于，该半导体堆栈结构的批量方式制法包括：
提供一具有多个第一基板的第一基板模块片，在各该第一基板上接置并电性连接半导体芯片，并在该半导体芯片周围设置支撑件，在该支撑件上接置第二基板，在该第二基板上形成一贴片，通过覆盖形成该第二基板表面的焊垫，并利用焊线将该第二基板电性连接到该第一基板；
进行封装模压制程，在该第一基板模块片上形成一包裹半导体芯片、支撑件、第二基板、焊线及贴片的封装胶体，并使该贴片顶部露出该封装胶体；
在各该第一基板底面接置焊球，并对应各该第一基板之间进行切割，以便分离各该第一基板；以及
移除该贴片，完全露出该第二基板上的焊垫。
16.一种半导体堆栈结构，其特征在于，该半导体堆栈结构包括：
第一基板；
至少一半导体芯片，接置并电性连接到该第一基板；
支撑件，设在该第一基板上，并对应该半导体芯片周围；
具有第一表面及第二表面的第二基板，该第二基板通过第二表面周围接置在该支撑件上；
焊线，电性连接该第一及第二基板；以及
封装胶体，形成在该第一基板上，并包裹该半导体芯片、焊线、支撑件及第二基板，使该第二基板的第一表面露出该封装胶体。
17.如权利要求16所述的半导体堆栈结构，其特征在于，该半导体堆栈结构还包括：电子元件，接置并电性连接到露出该封装胶体的第二基板上。
18.如权利要求16所述的半导体堆栈结构，其特征在于，该半导体芯片以打线或覆晶的方式电性连接到该第一基板。
19.如权利要求16所述的半导体堆栈结构，其特征在于，该支撑件是废芯片、金属块或绝缘块。
20.如权利要求16所述的半导体堆栈结构，其特征在于，该支撑件是基板条，该第二基板电性连接到该基板条，并由该基板条电性连接到该第一基板。
21.如权利要求16所述的半导体堆栈结构，其特征在于，该第二基板的第一表面中心部分设有多个焊垫，且该第二基板的第一表面周围部分设有多个焊线垫。
22.如权利要求21所述的半导体堆栈结构，其特征在于，该焊线垫通过焊线使该第二基板电性连接到该第一基板。
23.如权利要求21所述的半导体堆栈结构，其特征在于，该焊垫可以电性连接电子元件。
24.如权利要求16所述的半导体堆栈结构，其特征在于，该第二基板的第二表面可接置并电性连接半导体芯片、被动元件或封装件。
25.如权利要求24所述的半导体堆栈结构，其特征在于，该半导体芯片以打线或覆晶的方式电性连接到该第二基板。
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