CN102110472A - 半导体存储装置及其操作方法 - Google Patents

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Abstract

本发明提供一种半导体存储装置，包括：第一存储块和第二存储块，所述第一存储块和第二存储块中的每个包括与第一局部字线组和第二局部字线组耦接的半导体元件；第一开关电路，所述第一开关电路被配置为响应于块选择信号而将第一全局线组与第一存储块的第一局部线组耦接；第二开关电路，所述第二开关电路被配置为响应于块选择信号而将第二全局线组与第一存储块和第二存储块的第二局部线组耦接；以及第三开关电路，所述第三开关电路被配置为响应于块选择信号而将第一全局线组与第二存储块的第一局部线组耦接。

Description

半导体存储装置及其操作方法
相关申请的交叉引用
本申请要求2009年12月23日提交的韩国专利申请No.10-2009-0129751的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例总体而言涉及半导体存储装置及其操作方法，更具体而言，涉及包括多个存储块(memory block)的半导体存储装置及其操作方法。
背景技术
半导体存储装置响应于行地址和列地址，对选中的存储单元执行编程、读取、以及擦除操作中的一种。
更具体地，半导体存储装置通常包括多个存储块，并且响应于行地址所包括的存储块地址来选择多个存储块中的一个。存储块中的每个通常包括多个字线，并且响应于行地址所包括的字线地址来选择多个字线中的一个。另外，响应于列地址来选择与选中的字线相耦接的单元中的一个或更多个。选中的单元可以包括存储单元、冗余单元、修复单元、以及标志(flag)单元。
在半导体存储装置输入和输入8字节的数据的情况下，一个存储块包括至少第一至第八I/O块。另外，I/0块中的每个包括1024个位线(即，1024个列)。相应地，8192(1024x8)个存储单元与一个字线耦接。如果如上所述那样大量的存储单元与一个字线耦接，则字线的长度会变得很长。施加有用于存储器单元的操作的电压的导线与字线耦接。由于字线的电阻分量，会在与字线和导线所耦接在一起的部分相距较远的存储单元上施加低电平的操作电压。
另外，根据存储块以及用于选择存储块中的一个的行译码器的布置，可能会在字线与导线之间产生干扰。结果是，施加于字线的操作电压会发生变化。
另外，随着半导体存储装置所包括的存储块的数量的增加，用于选择存储块中的一个的行译码器的尺寸通常也会增加。如果行译码器所占用的面积在有限的存储芯片的范围内增加，则会使形成存储块的面积减小，从而影响集成度。
发明内容
本发明的示例性实施例涉及一种半导体存储装置及其操作方法，所述半导体存储装置总体而言能够减小施加于与字线耦接的存储单元在操作电压的电平上的差异，减小由于字线与导线之间的干扰而导致的施加于字线的操作电压的变化，以及减小行译码器的尺寸。
根据本发明的一个方面，一种半导体存储装置包括：第一存储块和第二存储块；与第一存储块和第二存储块中的每个相关联的第一局部线组和第二局部线组，其中，第一存储块和第二存储块中的每个包括与各自的第一局部线组和第二局部线组耦接的半导体元件；第一全局线组和第二全局线组；第一开关电路，所述第一开关电路被配置为响应于块选择信号而将第一全局线组与第一存储块的第一局部线组耦接；第二开关电路，所述第二开关电路被配置为响应于块选择信号而将第二全局线组与第一存储块和第二存储块的第二局部线组耦接；以及第三开关电路，所述第三开关电路被配置为响应于块选择信号而将第一全局线组与第二存储块的第一局部线组耦接。
优选地，可以将第一存储块设置于第一开关电路与第二开关电路之间，并且优选地可以将第二存储块设置于第二开关电路与第三开关电路之间。
第一开关电路至第三开关电路中的一个可以将全局漏极选择线和全局源极选择线耦接至第一存储块和第二存储块的局部漏极选择线和局部源极选择线。优选地，第一全局线组包括第一全局虚设字线和第一全局字线组，第二全局线组包括第二全局虚设字线和第二全局字线组，第一局部线组包括第一局部虚设字线和第一局部字线，第二局部线组包括第二局部虚设字线和第二局部字线。
根据本发明的另一个方面，一种半导体存储装置包括：第一存储体(memorybank)和第二存储体，所述第一存储体和第二存储体中的每个包括多个存储块；电压发生电路，所述电压发生电路被配置为响应于操作命令信号而将第一操作电压和第二操作电压输出至第一全局线组和第二全局线组；行译码器，所述行译码器被配置为响应于行地址信号而输出用于从第一存储体和第二存储体中选择存储块的块选择信号；第一开关电路组，所述第一开关电路组被配置为响应于块选择信号而将第一操作电压传输至选自第一存储体的第一存储块；第二开关电路组，所述第二开关电路组被配置为响应于块选择信号而将第二操作电压传输至所述第一存储块和从第二存储体中选择的第二存储块；以及第三开关电路组，所述第三开关电路被配置为响应于块选择信号而将第一操作电压传输至第二存储块。
优选地，第一至第三开关电路组中的一个可以将全局漏极选择线和全局源极选择线耦接至第一存储体和第二存储体的局部漏极选择线和局部源极选择线。
优选地，可以将第一存储体设置于第一开关电路组与第二开关电路组之间，并且可以将第二存储体设置于第二开关电路组与第三开关电路组之间。
优选地，所述半导体存储装置还可以包括块选择线，所述块选择线用于将行译码器所产生的块选择信号传输到第一开关电路组至第三开关电路组。块选择线优选地从第一开关电路组的第一开关电路至第二开关电路组的第二开关电路并通过或跨过与位于第一开关电路和第二开关电路之间的存储块相邻的存储块。块选择线优选地从第二开关电路组的第二开关电路至第三开关电路组的第三开关电路并通过或跨过与位于第二开关电路和第三开关电路之间的存储块相邻的存储块。
块选择线中的相对于存储块的局部字线而水平通过的部分以及相对于存储块的局部字线而竖直通过的部分在位于第一开关电路与第二开关电路之间的存储块之上以及位于第二开关电路与第三开关电路之间的存储块之上被进行了重复。
根据本发明的又一个方面，一种半导体存储装置包括：第一存储体和第二存储体，所述第一存储体和第二存储体中的每个包括多个存储块；电压发生电路，所述电压发生电路被配置为响应于操作命令信号而输出操作电压；行译码器，所述行译码器被配置为响应于行地址信号而输出用于从第一存储体和第二存储体中选择存储块的块选择信号；以及开关电路组，所述开关电路组被配置为响应于块选择信号而将操作电压传输至从第一存储体中选择的第一存储块以及从第二存储体中选择的第二存储块。开关电路组可以位于第一存储体与第二存储体之间。
优选地，所述半导体存储装置还包括块选择线，所述块选择线用于将行译码器所产生的块选择信号传输至开关电路组。块选择线中用于选择存储块中的偶数存储块的一个从行译码器至开关电路组通过或跨过奇数存储块，并且块选择线中用于选择存储块中的奇数存储块的一个从行译码器至开关电路组通过或跨过偶数存储块。
第一存储块优选地可以包括第一至第八I/O存储块、备用存储块、修复存储块、以及标志单元存储块中的一些，并且第二存储块可以包括除了包括在第一存储块中的之外的存储块。
第一存储块和第二存储块优选地形成一个存储平面。
根据本发明的再一个方面，一种半导体存储装置包括：存储体，所述存储体包括多个存储块；行译码器，所述行译码器被配置为响应于行地址而输出块选择信号；第一开关电路和第二开关电路，所述第一开关电路和第二开关电路位于存储块的两侧并被配置为响应于块选择信号而将操作电压传输至选中的存储块；以及块选择线，所述块选择线被配置为将块选择信号传输至第一开关电路和第二开关电路。块选择线布置为通过或跨过在第一开关电路与第二开关电路之间的与位于第一开关电路与第二开关电路之间的存储块相邻的存储块。
将块选择线中的相对于存储块的局部字线而水平通过的部分以及相对于存储块的局部字线而竖直通过的部分在存储块之上进行重复。
根据本发明的又一个方面，一种半导体存储装置优选地包括：存储单元阵列，所述存储单元阵列包括被分类成多个存储块组的多个存储块；第一子译码器，所述第一子译码器被配置为响应于使能信号和第一行地址信号而输出用于选择存储块组中的一个的第一选择信号；以及第二子译码器，所述子译码器被配置为响应于第一选择信号和第二行地址信号而输出用于从由第一子译码器选择的存储块组中选择偶数存储块与奇数存储块对中的一个的第二选择信号或第三选择信号。
第一行地址信号优选地包括第一信号，所述第一信号是通过对用于将存储块分类为多个第一子存储块组的第一块地址信号进行译码而产生的；第二信号，所述第二信号是通过对用于将第一子存储块组分类为多个第二子存储块组的第二块地址信号进行译码而产生的；三个信号，所述三个信号是从通过对用于将第二子存储块组分类为多个第三子存储块组的第三块地址信号进行译码而产生的第三信号中一个个地选出的。
第二行地址信号包括两个第四信号，所述两个第四信号是来自对用于从第三子存储块组中选择存储块的第四块地址信号译码而产生的第四信号之中并用于选择偶数存储块与奇数存储块对的两个第四信号。
所述半导体存储装置还可以包括响应于第二选择信号而输出偶数块选择信号的第一输出电路，以及响应于第三选择信号而输出奇数块选择信号的第二输出电路。第一输出电路优选地输出具有比第二选择信号高的电压电平的偶数块选择信号，并且第二输出电路优选地输出具有比第三选择信号高的电压电平的奇数块选择信号。
第一子译码器和第二子译码器、以及第一输出电路和第二输出电路优选地设置在每个奇数存储块与偶数存储块对中。
根据本发明的又一个方面，一种操作半导体存储装置的方法包括以下步骤：提供根据本发明的所述方面的半导体存储装置；将存储块的局部字线预充电，并随后将局部字线保持在浮置状态；以及在向选中的存储块的局部字线施加接地电压的状态下向衬底施加擦除脉冲，来将选中的存储块的存储单元擦除。
优选地，可以将存储块中的未选中的存储块所包括的局部字线预充电并随后保持在浮置状态。
替代地，优选地可以将所有存储块的局部字线预充电并随后保持在浮置状态，并且可以将选中的存储块的局部字线放电至为了擦除操作而施加的接地电压。
附图说明
图1是根据本发明的一个示例性实施例的半导体存储装置的图；
图2A至2C是根据本发明的另一个示例性实施例的半导体存储装置的图；
图3是根据本发明的另一个示例性实施例的半导体存储装置的一部分的方框图；
图4是根据本发明的另一个示例性实施例的半导体存储装置的一部分的电路图；
图5是根据本发明的另一个示例性实施例的包括行译码器的半导体存储装置的方框图；
图6是根据本发明的一个示例性实施例的包括行译码器的半导体存储装置的电路图。
具体实施方式
下文将结合附图详细描述本发明的示例性实施例。提供附图以使本领域普通技术人员理解本发明的实施例的范围。
图1是根据本发明的一个示例性实施例的半导体存储装置的图；
参见图1，半导体存储装置包括存储平面(memory plane)、控制电路120、电压发生电路130、行译码器140A、140B、140C和140D、开关电路组150A、150B、150C和150D、页缓冲器组160、以及列选择电路170。
存储平面包括第一存储体(memory bank)110A和第二存储体110B。第一存储体110A和第二存储体110B包括多个存储块MBa、MBb。存储块中的每个包括与局部线DSL、DWL2、WL[63:0]、DWL1和SSL耦接的多个半导体元件。更具体而言，存储块包括与局部源极选择线SSL耦接的源极选择晶体管(未示出)、与第一局部虚设字线DWL1耦接的存储单元(未示出)、与多个字线WL[63:0]耦接的存储单元(未示出)、与第二局部虚设字线DWL2耦接的存储单元(未示出)、以及与局部漏极选择线DSL耦接的漏极选择晶体管(未示出)。在NAND快闪存储器件中，以上的存储块是已知的。但是，可以根据存储器件的类型来改变存储块的结构。
在半导体存储装置输入和输出8字节的数据的情况下，一个存储块中包括至少8个I/O块。所述I/O块中的每个包括至少1024个列BL(即位线)。相应地，一个存储块总共包括至少8192个列。在存储块还包括用于替换I/O块所包括的故障列的修复块(未示出)、以及备用块(未示出)、或用于储存I/O块的状态信息的标志存储块(未示出)的情况下，列的数量也会进一步增加。
在本发明中，可以将全部列中的一半置于第一存储块MBa中，并且可以将所述列中其余的一半置于第二存储块MBb中。在此情况下，存在的有益之处在于，可以将一个存储块分成两个存储块。也就是说，存在的有益之处在于，包括多个存储块的一个存储平面被分成了两个存储平面。如果将一个存储块分成两个存储块，则可以将随着局部字线的增加而增加的电阻分量至少减少一半。由于存储块分成了两个，因此行译码器和开关电路组的结构以及连接关系也有所变化。
控制单元120响应于命令信号CMD，而在内部输出编程信号PGM、读取信号READ、或擦除信号ERASE，并输出用于控制诸如页缓冲器组160的内部电路的控制信号PB SIGNALS。另外，控制单元120响应于地址信号ADD而在内部输出行地址信号RADD和列地址信号CADD。
电压发生电路130响应于控制单元120的内部控制信号PGM、READ或ERASE、将用于编程、读取、或擦除存储单元的操作电压输出至全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL。全局线包括全局源极选择线GSSL、第一全局虚设字线GDWL1、多个全局字线GWL[63:0]、第二全局虚设字线GDWL2、以及全局漏极选择线GDSL。
行译码器140A、140B、140C和140D响应于控制单元120的行地址信号RADD而输出用于选择多个存储块中的一个的块选择信号BSEL0至BSEL2047。另外，开关电路组150A、150B、150C和150D响应于块选择信号BSEL0至BSEL2047而将全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL与选中的存储块的局部线DSL、DWL2、WL[63:0]、DWL1和SSL耦接。也就是，开关电路组150A、150B、150C和150D响应于块选择信号BSEL0至BSEL2047而将电压发生电路130所产生的操作电压传输至选中的存储块。
与此同时，由于一个存储平面分成了两个存储体110A、110B，因此行译码器和开关电路组的结构以及连接关系也有所变化。
更具体而言，将第一开关电路组150A和第二开关电路组150B置于第一存储体110A的两侧，并且将第三开关电路组150C和第四开关电路组150D置于第二存储体110B的两侧。另外，按照下列方式来布置用于控制第一开关电路组150A的操作的第一行译码器140A、用于控制第二开关电路组150B的操作的第二行译码器140B、用于控制第三开关电路组150C的操作的第三行译码器140C、以及用于控制第四开关电路组150D的操作的第四行译码器140D。可以将第一行译码器140A置于第一开关电路组150A的一侧，将第二行译码器140B和第三行译码器140C置于第二开关电路组150B与第三开关电路组150C之间，而将第四行译码器140D置于第四开关电路组150D的另一侧。
第一开关电路组150A包括开关电路155A，所述开关电路155A用于将第一存储体110A所包括的存储块之中的偶数存储块的局部线DSL、DWL2、WL[63:0]、DWL1和SSL与全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL耦接。相应地，第一行译码器140A输出块选择信号BSEL0至BSEL2047之中的用于选择偶数存储块的偶数块选择信号BSEL0至BSEL2046。相应地，可以将第一行译码器140A分类为偶数行译码器，并将第一开关电路组150A分类为偶数开关电路组。
第二开关电路组150B包括开关电路155B，所述开关电路155B用于将第一存储体110A所包括的存储块之中的奇数存储块的局部线DSL、DWL2、WL[63:0]、DWL1和SSL与全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL耦接。相应地，第二行译码器140B输出块选择信号BSEL0至BSEL2047之中的用于选择奇数存储块的奇数块选择信号BSEL1至BSEL2047。相应地，可以将第二行译码器140B分类为奇数行译码器，并将第二开关电路组150B分类为奇数开关电路组。
第三开关电路组150C和第四开关电路组150D、以及第三行译码器140C和第四行译码器140D以与上述关于第二存储体110B的存储块MBb的相同的方式来操作。
页缓冲器组160包括与位线BL耦接的页缓冲器。页缓冲器组160响应于控制单元120的控制信号PB SIGNALS而向位线BL提供将数据储存到存储单元所需的电压，或经由位线BL而从存储单元储存数据。
列选择电路170响应于控制单元120的列地址信号CADD，来选择与页缓冲器组160选中的列(即位线)相耦接的页缓冲器，并且将在选中的页缓冲器中储存的数据输出至数据线DL。这里，在存储体110A、110B各包括8个I/O块的情况下，从I/O存储块中的每个选择一个列。相应地，页缓冲器组160响应于列地址信号CADD而同时地选择8个页缓冲器，并因此向数据DL输出1个字节的数据。
在上述的半导体存储装置中，一个存储块分成了两个存储块MBa、MBb。这样，字线的长度减少一半，并且与字线耦接的存储单元的数量减少一半。相应地，也减少了与字线的长度成正比的电阻分量，并且可以降低经由字线而施加于存储单元的操作电压。
另外，由于将一个存储块分成了两个存储块，因此需要四个行译码器140A、140B、140C和140D、以及四个开关电路组150A、150B、150C和150D。如上所述，随着行译码器和开关电路组的数量的增加，行译码器和开关电路组所占用的面积也会增加，而存储体110A、110B所占用的面积相对地减小。
以下描述解决以上问题的方法。
将第一开关电路组150A与偶数开关电路组相对应的区域和第二开关电路组150B与奇数开关电路组相对应的区域交换。另外，取代第一行译码器140A而放置与奇数行译码器相对应的第二行译码器140B。这样，在第一存储体110A与第二存储体110B之间仅设置有第一偶数开关电路组150A和第二偶数开关电路组150C，并且在偶数开关电路组150A、150C之间仅设置有一个偶数行译码器140C。如果由一个偶数行译码器140C同时控制偶数开关电路组150A、150C，则由于不需要第一行译码器140A而可以减少行译码器的数量。
又例如，可以将第三开关电路组150C与第四开关电路组150D的位置交换，并且可以取代第三行译码器140C而放置与奇数行译码器相对应的第四行译码器140D。在此情况下，如果第二行译码器140B同时控制第二开关电路组150B和第四开关电路组150D，则由于不需要第三行译码器140C而可以使行译码器的数量减少。
尽管以上的例子包括了至少四个开关电路组、以及至少三个行译码器，但是以下将描述进一步减少开关电路组和行译码器的数量的方法。
图2A至2C是根据本发明的另一个示例性实施例的半导体存储装置的图。
参见图2A，半导体存储装置包括存储平面、控制电路220、电压发生电路230、行译码器240、开关电路组250A、250B和250C、页缓冲器组260、以及列选择电路270。
一个存储平面所包括的两个存储体210A、210B、控制电路220、电压发生电路230、页缓冲器组260、以及列选择电路270与结合图1而描述的存储体110A、110B、控制单元120、电压发生电路130、页缓冲器组160、以及列选择电路170相同，因此省略对它们的描述。
在本实施例中，在存储块MBa、MBb的局部线DSL、DWL2、WL[63:0]、DWL1和SSL经由开关电路组250A、250B和250C而与全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL相耦接的结构上有所变化。开关电路组250A、250B和250C由一个行译码器240控制。
更具体而言，行译码器240响应于控制电路220的行地址信号RADD，而输出用于选择多个存储块中的一个的块选择信号BSEL0至BSEL2047。
第一开关电路组250A位于第一存储体210A的一侧。第二开关电路组250B位于第一存储体210A与第二存储体210B之间。另外，第三开关电路组250C位于第二存储体210B的另一侧。这里，行译码器240与第一开关电路组250A或第三开关电路组250C相邻。
第一开关电路组250A包括多个开关电路250Ae、250Ao。第一开关电路组250A响应于行译码器240的块选择信号BSEL0至BSEL2047而将全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL中的一些(例如，GSSL、GDWL1和GWL[31:0])与从第一存储体210A中选择的存储块MBa的局部线DSL、DWL2、WL[63:0]、DWL1和SSL中的一些(例如，SSL、DWL1和WL[31:0])耦接。也就是，第一开关电路组250A响应于块选择信号BSEL0至BSEL2047而将电压发生电路230所产生的操作电压中的一些传输至第一存储体210A中的选中的存储块MBa。
第二开关电路组250B包括多个开关电路250Be、250Bo。第二开关电路组250B响应于行译码器240的块选择信号BSEL0至BSEL2047而将全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL中其余一些(例如，GWL[32:63]、GDWL2和GDSL)与从第一存储体210A和第二存储体210B中选择的存储块MBa、MBb的局部线DSL、DWL2、WL[63:0]、DWL1和SSL中的一些(例如，DSL、DWL2和WL[63:32])耦接。也就是，第二开关电路组250B响应于块选择信号BSEL0至BSEL2047而将电压发生电路230所产生的操作电压中的一些传输至从第一存储体210A和第二存储体210B中选择的存储块MBa、MBb。
第三开关电路组250C包括多个开关电路250Ce、250Co。第三开关电路组250C响应于行译码器240的块选择信号BSEL0至BSEL2047而将全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL中的一些(例如，GSSL、GDWL1和GWL[31:0])与从第二存储体210B中选择的存储块MBb的局部线DSL、DWL2、WL[63:0]、DWL1和SSL中的一些(例如，SSL、DWL1和WL[31:0])耦接。也就是，第三开关电路组250C响应于块选择信号BSEL0至BSEL2047而将电压发生电路230所产生的操作电压中的一些传输至从第二存储体210B中选择的存储块MBb。
作为另一个例子，第一开关电路组250A可以将全局线GDSL、GDWL2和GWL[63:32]与从第一存储体210A中选择的存储块MBa的局部线DSL、DWL2和WL[63:32]耦接。第二开关电路组250B可以将全局线GSSL、GDWL1和GWL[31:0]与从第一存储体210A和第二存储体210B中选择的存储块MBa、MBb的局部线SSL、DWL1和WL[31:0]耦接。另外，第三开关电路组250C可以将全局线GDSL、GDWL2和GWL[63:32]与从第二存储体210B中选择的存储块MBb的局部线DSL、DWL2和WL[63:32]耦接。
作为又一个例子，参见图2B，第一开关电路组250A、第二开关电路组250B和第三开关电路组250C中的一个(例如250C)可以将全局漏极选择线GDSL和全局源极选择线GSSL与从第一存储体210A和第二存储体210B中选择的存储块的局部漏极选择线DSL和局部源极选择线SSL耦接。在此情况下，其余的开关电路组250A、250B将其余的全局线GDWL、DWL[63:0]和GDWL1与其余的局部线DWL2、WL[63:0]和DWL1耦接。
尽管在以上的例子中使用了三个开关电路组250A、250B和250C，但也可以只需要使用一个开关电路组250A。
参见图2C，可以仅利用位于第一存储体210A与第二存储体210B之间的一个开关电路组250A，而将全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL与从第一存储体210A和第二存储体210B中选择的存储块MBa和存储块MBb的局部线DSL、DWL2、WL[63:0]、DWL1和SSL耦接。
相应地，可以利用少量的开关电路组和行译码器而将操作电压从电压发生电路230传输至第一存储体210A和第二存储体210B的存储块MBa、MBb。
与此同时，行译码器240所输出的块选择信号BSEL0经由块选择线BSLINE而被传输至第一开关电路组250A、第二开关电路组250B和第三开关电路组250C。
在NAND快闪存储器件中，位线在字线之上相对于字线竖直地放置。这里，优选的是，块选择线BS LINE与位线和字线电隔离，并位于位线与字线之间。
当执行编程操作时，块选择线BS LINE传输约20V的块选择信号BSEL0。在块选择线BS LINE从第三开关电路组250C通过或跨过位于第二开关电路组250B与第三开关电路组250C之间的存储块MBb而至第二开关电路组250B的情况下，由于经由块选择线BS LINE所传输的高电平的块选择信号BSEL0的缘故，在存储块MBb的局部字线WL[63:0]之中位于块选择线BS LINE下方的局部字线内可能会产生干扰。也就是，施加于位于块选择线BS LINE下方的局部字线的操作电压的电平可能会由于块选择信号BSEL0而发生变化，由此产生操作错误。可以按照以下方式来解决此问题。
图3是图2B所示的半导体存储装置的一部分的方框图。图4是根据本发明的另一个示例性实施例的半导体存储装置的一部分的电路图。
参见图3和图4，第一存储体的偶数存储块MBa0位于第一开关电路组的第一偶数开关电路250Ae与第二开关电路组的第二偶数开关电路250Be之间，而第一存储体的奇数存储块MBa1位于第一开关电路组的第一奇数开关电路250Ao与第二开关电路组的第二奇数开关电路250Bo之间。另外，第二存储体的偶数存储块MBb0位于第二开关电路组的第二偶数开关电路250Be与第三开关电路组的第三偶数开关电路250Ce之间，而第二存储体的奇数存储块MBb1位于第二开关电路组的第二奇数开关电路250Bo与第三开关电路组的第三奇数开关电路250Co之间。
在以上的装置中，可以在第一存储体的存储块中包括第一至第八I/O存储块、备用存储块、修复存储块、以及标志单元存储块中的一些，并且可以在第二存储体的存储块中包括第一存储体的存储块未包括的其余的存储块。
开关电路中的每个包括开关元件(即，晶体管)，所述开关元件响应于块选择信号而将全局线GSSL、GDWL1、GWL[63:0]、GDWL2和GDSL与各个局部线DSL、DWL2、WL[63:0]、DWL1和SSL耦接。
第一至第三偶数开关电路250Ae、250Be和250Ce响应于经由块选择线BS LINE而从行译码器240接收的块选择信号BSEL0来操作。当块选择线BS LINE通过或跨过存储块MBa0、MBb0时，施加于位于块选择线BS LINE下方的局部线上的电压由于块选择线BS LINE与存储块MBa0、MBb0的局部线WL[63:0]中的一些之间的电容所导致的电容耦合而有所变化。
为了解决所述问题，改变块选择线BS LINE的路线而使得块选择线BSLINE通过或跨过这样的存储块：所述存储块位于开关电路之间，并与位于所述开关电路之间的一个存储块相邻。例如，可以将块选择线BS LINE的路线设置成使得块选择线BS LINE通过或跨过存储块MBa1，所述存储块MBa1位于第一偶数开关电路250Ae与第二偶数开关电路250Be之间，并与位于第一偶数开关电路250Ae和第二偶数开关电路250Be之间的存储块MBa0相邻。例如，可以将块选择线BS LINE的路线设置成使得块选择线BS LINE通过或跨过存储块MBb1，所述存储块MBb1位于第二偶数开关电路250Be与第三偶数开关电路250Ce之间，与位于第二偶数开关电路250Be和第三偶数开关电路250Ce之间的存储块MBb0相邻。
尽管选中了偶数存储块MBa0而未选中奇数存储块MBa1，但由于施加于块选择线BS LINE上的高电压的块选择信号BSEL0通过或跨过未被选中的存储块MBa1，因此施加于未被选中的存储块MBa1的局部字线WL[63:0]之中位于块选择线BS LINE下方的字线上的电压可能会发生变化。结果是，会使存储单元的电特性(例如，阈值电压)发生变化。随着块选择线BS LINE与局部字线相重叠的面积的增加，这样的现象也有所增加。相应地，为了使块选择线BS LINE与局部字线相重叠的面积最小化，优选的是在相邻的存储块MBa1之上以曲折的方式(即，呈之字形)来设置块选择线BS LINE的路线。更具体而言，将块选择线BS LINE的路线设置成使得将相对于存储单元MBa1的局部字线WL[63:0]而水平通过的一部分以及相对于存储单元MBa1的局部字线WL[63:0]而竖直通过的一部分在存储块MBa1之上进行重复。优选的是，将块选择线BS LINE的路线设置成使得每1500至2500列(即，位线)就将相对于字线WL[63:0]而竖直通过的部分进行重复。
在此情况下，尽管块选择线BS LINE通过或跨过相邻的存储块MBa1，但可以使干扰最小化。
与此同时，由于块选择线BS LINE通过或跨过存储块，因此当执行擦除操作时，未选中的存储块的局部字线可能不会上升至目标电压。例如，当执行擦除操作时，可以向选中的存储块的局部字线施加接地电压(例如，0V)，并可以将未选中的存储块的局部字线设置为浮置状态。另外，当向衬底(例如，P阱)施加擦除电压时，会将与选中的存储块的局部字线耦接的存储单元擦除。这里，由于擦除电压所产生的电容耦合的缘故，未选中的存储块的局部字线不得不升高到15V至20V。与此同时，例如，在以选中了一个存储单元(未示出)而存储块MBa0、MBa1均未被选中的状态来执行擦除操作的情况下，通过或跨过存储块MBa1的块选择线BS LINE会被施加0V的电压。施加于块选择线BS LINE上的0V的电压阻碍了存储块MBa1的局部字线的电压的升高。出于此原因，由于未选中的存储块MBa1的局部字线WL[63:0]的电位不够高，因此可能会将与未选中的存储块的局部字线WL[63:0]耦接的存储单元擦除。
为了解决以上问题，当输入擦除信号时，在向衬底(或P阱)施加用于擦除操作的擦除脉冲之前，将存储块的局部字线WL[63:0]预充电到0.5V至6V，并随后将其保持在浮置状态。另外，响应于行译码器所产生的块选择信号，将对选中的存储块的局部字线预充电了的电压放电，并将未选中的存储块的局部字线保持在浮置状态。换句话说，向选中的存储块的局部字线施加0V的接地电压。这里，可以仅选择性地将未选中的存储块的局部字线预充电。接下来，向衬底(或P阱)施加用于擦除操作的擦除脉冲。
在此情况下，尽管施加于块选择线BS LINE的0V电压阻碍了局部字线的电压的上升，但由于擦除操作是在将局部字线WL[63:0]预充电到0.5V至6V的情况下执行的，因此也可以使局部字线WL[63:0]的电压上升至目标电压。
在以上的情况中，开关电路组的数量由于存储块的分割而增加，因此可能会减小将要形成的存储块的面积。出于以上原因，要改变行译码器的设计，从而减小行译码器所占用的面积，以下将对此进行详细描述。
图5是根据本发明的另一个示例性实施例的包括行译码器的半导体存储装置的方框图。
参见图5，半导体存储装置包括存储单元阵列(未示出)以及行译码器，所述存储单元阵列包括多个存储块。存储单元阵列包括可以被分类为多个存储块组的多个存储块。
这里，行译码器包括第一子译码器510和第二子译码器522。第一子译码器510被配置为响应于使能信号BLK EN以及第一行地址信号XB、XC和XD，而输出用于选择存储单元阵列的存储块组中的一个的第一选择信号G BLOCK。
第二子译码器522被配置为响应于第一选择信号G BLOCK和第二行地址信号XA_E、XA-O，而输出用于从由第一子译码器510所选中的存储块组中选择偶数存储块与奇数存储块对中的一个的第二选择信号E BLOCK或第三选择信号O BLOCK。
第一行地址信号包括第一信号、第二信号、以及三个信号XB、XC和XD。第一信号是通过对用于将存储块分类为多个第一子存储块组的第一块地址信号ADD[21:23]进行译码而产生的。第二信号是通过对用于将第一子存储块组分类为多个第二子存储块组的第二块地址信号ADD[24:26]进行译码而产生的。三个信号XB、XC和XD是从第三信号之中一个个地选择的，所述第三信号是通过对用于将第二子存储块组分类为多个第三子存储块组的第三块地址信号ADD[27:29]进行译码而产生的，另外，第二行地址信号XA_E、XA_O包括两个第四信号XA_E、XA_O，所述两个第四信号XA_E、XA_O用于选择偶数存储块与奇数存储块对，并且是从第四信号中选择的。这里，第四信号是通过对用于从第三子存储块组中选择存储块的第四块地址信号ADD[30:32]进行译码而产生的。可以根据诸如存储块的数量的设计细节来改变这种信号关系。
另外，图5的半导体存储装置还可以包括响应于第二选择信号E BLOCK而输出偶数块选择信号BSEL0的第一输出电路524，以及响应于第三选择信号O BLOCK而输出奇数块选择信号BSEL1的第二输出电路526。第一输出电路524输出具有比第二选择信号E BLOCK高的电压电平的偶数块选择信号BSEL0。第二输出电路526输出具有比第三选择信号O BLOCK高的电压电平的奇数块选择信号BSEL1。
第一子译码器510和第二子译码器522，以及第一输出电路524和第二输出电路526设置在每个偶数存储块与奇数存储块对中。另外，第二子译码器522以及第一输出电路524和第二输出电路526构成偶数/奇数译码器520，所述偶数/奇数译码器520用于从选中的存储块的偶数存储块与奇数存储块对之中选择偶数存储块或奇数存储块。
以下更加详细地描述上述行译码器的电路结构以及操作。
图6是根据本发明的示例性实施例的包括行译码器的半导体存储装置的电路图。
参见图6，第一子译码器510包括第一晶体管EP1、第二晶体管EN1、第三晶体管N1、N2和N3，以及反相器INV1。第一晶体管EP1响应于使能信号BLK_EN而操作，并耦接在电源电压端子与第一节点NODE1之间。第二晶体管EN1响应于使能信号BLK_EN而操作，并与接地端子耦接。第三晶体管N1、N2和N3分别响应于第一行地址信号XB、XC和XD而操作，并耦接在第二晶体管EN1与第一节点NODE1之间。反相器INV1被配置为根据第一节点NODE1的电位来输出第一选择信号G BLOCK。
第一子译码器510还可以包括晶体管组512，所述晶体管组512用于防止当第一节点NODE1变为高电平时第一节点NODE1的电位过快地变为高电平或低电平。晶体管组512的晶体管的栅极响应于反相器INV1的输出信号而操作。
第二子译码器522包括第一逻辑门NAND1和第二逻辑门NAND2。第一逻辑门NAND1响应于第一选择信号G BLOCK和第二行地址信号XA_E而输出第二选择信号E BLOCK。第二逻辑门NAND2响应于第二行地址信号XA_O的反相信号以及第一选择信号G BLOCK而输出第三选择信号OBLOCK。
第一输出电路524包括反相器INV2、晶体管N6、晶体管N5、晶体管N4、以及晶体管P2。反相器INV2将第二选择信号E BLOCK的逻辑电平反相。晶体管N6响应于第二选择信号E BLOCK而操作，并耦接在接地端子与反相器INV2的输出端子SEL之间。晶体管N5响应于使能信号PRE_EN而操作，并耦接在反相器INV2的输出端子与偶数块选择信号BSEL0的输出节点之间。晶体管N4与泵浦电压VBLC的输入端子耦接，并根据上述输出节点的电压而操作。晶体管P2响应于第二选择信号E BLOCK而操作，并耦接在晶体管N4与上述输出节点之间。第一输出电路524还可以包括开关电路N7、N8。开关电路N7、N8响应于第二选择信号E BLOCK而将接地电压SEL GND传送至相应的存储块的漏极选择线DSL和源极选择线SSL。
第二输出电路526除响应于第三选择信号O BLOCK以外，具有与第一输出电路524相同的结构，因此省略对其的描述。
晶体管N4、N9优选地为高电压耗尽型(HVD)NMOS晶体管。晶体管P2、P3优选地为高电压PMOS晶体管。晶体管N5、N7、N8、N10、N12和N13优选地为高电压NMOS晶体管。尤其是，晶体管N5、N10用于防止当输出高电压的块选择信号BSEL0、BSEL1时反相器INV2、INV3或晶体管N6、N11被击穿，并且晶体管N5、N10在执行编程操作时是始终导通的。
将按照以上方式构建的行译码器设置在每个奇数与偶数存储块对中，所述每个奇数与偶数存储块对包括多个存储块之中的偶数存储块和奇数存储块。相应地，由于与在每个存储块中设置行译码器的情况相比只包括了少量的行译码器，因此可以减少行译码器所占用的面积。
下文将描述根据本发明的实施例的行译码器的操作。
当向第一子译码器510输入使能信号BLK_EN，并且响应于第一行地址信号XB、XC和XD而选中了一个存储块组时，第一节点NODE1变为低电平。反相器INV1将低电平的信号反相，并输出高电平的第一选择信号GBLOCK。
当输入高电平的第一选择信号G BLOCK和第二偶数行地址信号XA_E时，第二子译码器522输出低电平的第二选择信号E BLOCK，以便从选中的存储块组中选择偶数存储块。也就是，第二选择信号E BLOCK被激活。另外，当输入高电平的第一选择信号G BLOCK和第二奇数行地址信号XA_O时，第二子译码器522输出低电平的第三选择信号O BLOCK，以便选择奇数存储块。也就是，第三选择信号O BLOCK被激活。
当输入低电平的第二选择信号E BLOCK时，晶体管P2响应于第二选择信号E BLOCK而导通，并且晶体管N4响应于反相器INV2的输出信号而导通。相应地，第一输出电路524将泵浦电压VBLC输出作为偶数块选择信号BSEL0。
当输入低电平的第三选择信号O BLOCK时，晶体管P3响应于第三选择信号O BLOCK而导通，并且晶体管N9响应于反相器INV3的输出信号而导通。相应地，第二输出电路526将泵浦电压VBLC输出作为奇数块选择信号BSEL1。
根据本发明的实施例，减小了在施加于与字线耦接的存储单元的操作电压的电平上的差异，减小了由于字线与导线之间的干扰而导致的施加于字线的操作电压的变化。相应地，可以提高半导体存储装置的电特性和可靠性。另外，由于减小了行译码器的尺寸，因此可以防止减小存储块所占用的面积，并由此可以提高集成度。

Claims (42)

1.一种半导体存储装置，包括：
第一存储块和第二存储块；
与所述第一存储块和所述第二存储块中的每个相关联的第一局部线组和第二局部线组，其中，所述第一存储块和所述第二存储块中的每个包括与各自的所述第一局部线组和所述第二局部线组耦接的半导体元件；
第一全局线组和第二全局线组；
第一开关电路，所述第一开关电路被配置为响应于块选择信号而将所述第一全局线组与所述第一存储块的所述第一局部线组耦接；
第二开关电路，所述第二开关电路被配置为响应于所述块选择信号而将所述第二全局线组与所述第一存储块和第二存储块的所述第二局部线组耦接；以及
第三开关电路，所述第三开关电路被配置为响应于所述块选择信号而将所述第一全局线组与所述第二存储块的所述第一局部线组耦接。
2.如权利要求1所述的半导体存储装置，其中：
所述第一存储块包括第一至第八I/O存储块、备用存储块、修复存储块、以及标志单元存储块中的一些，并且
所述第二存储块包括除所述第一存储块所包括的存储块之外的存储块。
3.如权利要求1所述的半导体存储装置，其中，所述第一存储块和所述第二存储块形成一个存储平面。
4.如权利要求1所述的半导体存储装置，其中：
所述第一存储块位于所述第一开关电路与所述第二开关电路之间，并且
所述第二存储块位于所述第二开关电路与所述第三开关电路之间。
5.如权利要求1所述的半导体存储装置，其中：
所述第一全局线组包括全局源极选择线与全局漏极选择线中的一个、第一全局字线组、以及第一全局虚设字线，
所述第二全局线组包括所述全局源极选择线与所述全局漏极选择线中的另一个、第二全局字线组、以及第二全局虚设字线，
所述第一局部线组包括局部源极选择线和局部漏极选择线中的一个、第一局部字线、以及第一局部虚设字线，并且
所述第二局部线组包括所述局部源极选择线和所述局部漏极选择线中的另一个、第二局部字线、以及第二局部虚设字线。
6.如权利要求1所述的半导体存储装置，其中，所述第一开关电路至所述第三开关电路中的一个将全局漏极选择线和全局源极选择线耦接至所述第一存储块和所述第二存储块的局部漏极选择线和局部源极选择线。
7.如权利要求6所述的半导体存储装置，其中：
所述第一全局线组包括第一全局虚设字线和第一全局字线组，
所述第二全局线组包括第二全局虚设字线和第二全局字线组，
所述第一局部线组包括第一局部虚设字线和第一局部字线，并且
所述第二局部线组包括第二局部虚设字线和第二局部字线。
8.一种半导体存储装置，包括：
第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个存储块；
电压发生电路，所述电压发生电路被配置为响应于操作命令信号而将第一操作电压和第二操作电压输出至第一全局线组和第二全局线组；
行译码器，所述行译码器被配置为响应于行地址信号而输出用于从所述第一存储体和所述第二存储体中选择存储块的块选择信号；
第一开关电路组，所述第一开关电路组被配置为响应于所述块选择信号而将所述第一操作电压传输至从所述第一存储体中选择的第一存储块；
第二开关电路组，所述第二开关电路组被配置为响应于所述块选择信号而将所述第二操作电压传输至所述第一存储块和从所述第二存储体中选择的第二存储块；以及
第三开关电路组，所述第三开关电路组被配置为响应于所述块选择信号而将所述第一操作电压传输至所述第二存储块。
9.如权利要求8所述的半导体存储装置，其中：
所述第一存储块包括第一至第八I/O存储块、备用存储块、修复存储块、以及标志单元存储块中的一些，并且
所述第二存储块包括除所述第一存储块所包括的存储块之外的存储块。
10.如权利要求8所述的半导体存储装置，其中，所述第一存储体和所述第二存储体形成一个存储平面。
11.如权利要求8所述的半导体存储装置，其中，所述第一开关电路组至所述第三开关电路组中的一个将全局漏极选择线和全局源极选择线耦接至所述第一存储体和所述第二存储体的局部漏极选择线和局部源极选择线。
12.如权利要求11所述的半导体存储装置，其中：
所述第一全局线组包括第一全局虚设字线和第一全局字线组，并且
所述第二全局线组包括第二全局虚设字线和第二全局字线组。
13.如权利要求8所述的半导体存储装置，其中：
所述第一存储***于所述第一开关电路组与所述第二开关电路组之间，并且
所述第二存储***于所述第二开关电路组与所述第三开关电路组之间。
14.如权利要求11所述的半导体存储装置，还包括块选择线，所述块选择线用于将由所述行译码器产生的所述块选择信号传输到所述第一开关电路组至所述第三开关电路组，
其中，所述块选择线从所述第一开关电路组的第一开关电路至所述第二开关电路组的第二开关电路并通过或跨过与位于所述第一开关电路和所述第二开关电路之间的存储块相邻的存储块，并且
所述块选择线从所述第二开关电路组的第二开关电路至所述第三开关电路组的第三开关电路并通过或跨过与位于所述第二开关电路和所述第三开关电路之间的存储块相邻的存储块。
15.如权利要求14所述的半导体存储装置，其中，所述块选择线与局部字线和位线电隔离并位于所述局部字线与所述位线之间。
16.如权利要求14所述的半导体存储装置，其中，所述块选择线中的相对于所述存储块的所述局部字线而水平通过的部分以及相对于所述存储块的所述局部字线而竖直通过的部分在所述第一开关电路与所述第二开关电路之间的存储块之上以及在所述第二开关电路与所述第三开关电路之间的存储块之上被进行了重复。
17.一种半导体存储装置，包括：
第一存储体和第二存储体，所述第一存储体和第二存储体包括多个存储块；
电压发生电路，所述电压发生电路被配置为响应于操作命令信号而输出操作电压；
行译码器，所述行译码器被配置为响应于行地址信号而输出用于从所述第一存储体和所述第二存储体中选择存储块的块选择信号；以及
开关电路组，所述开关电路组被配置为响应于所述块选择信号而将所述操作电压传输至从所述第一存储体中选择的第一存储块以及从所述第二存储体中选择的第二存储块，其中，
所述开关电路组位于所述第一存储体与所述第二存储体之间。
18.如权利要求17所述的半导体存储装置，还包括块选择线，所述块选择线用于将由所述行译码器产生的所述块选择信号传输至所述开关电路组，
其中，所述块选择线中用于选择所述存储块中的偶数存储块的一个块选择线从所述行译码器通过或跨过奇数存储块而至所述开关电路组，并且
所述块选择线中用于选择所述存储块中的奇数存储块的一个块选择线从所述行译码器通过或跨过偶数存储块而至所述开关电路组。
19.如权利要求18所述的半导体存储装置，其中，所述块选择线中的相对于所述存储块的局部字线而水平通过的部分以及相对于所述存储块的局部字线而竖直通过的部分在所述存储块之上被进行了重复。
20.如权利要求18所述的半导体存储装置，其中，所述块选择线与局部字线和位线电隔离并位于所述局部字线与所述位线之间。
21.如权利要求17所述的半导体存储装置，其中：
所述第一存储块包括第一至第八I/O存储块、备用存储块、修复存储块、以及标志单元存储块中的一些，并且
所述第二存储块包括除所述第一存储块所包括的存储块之外的存储块。
22.如权利要求17所述的半导体存储装置，其中，所述第一存储体和所述第二存储体形成一个存储平面。
23.一种半导体存储装置，包括：
存储体，所述存储体包括多个存储块；
行译码器，所述行译码器被配置为响应于行地址而输出块选择信号；
第一开关电路和第二开关电路，所述第一开关电路和第二开关电路位于所述存储块的两侧，并被配置为响应于所述块选择信号而将操作电压传输至选中的存储块；以及
块选择线，所述块选择线被配置为将所述块选择信号传输至所述第一开关电路和所述第二开关电路，其中，
所述块选择线被布置为通过或跨过在所述第一开关电路与所述第二开关电路之间的与位于所述第一开关电路和所述第二开关电路之间的存储块相邻的存储块。
24.如权利要求23所述的半导体存储装置，其中，所述块选择线中的相对于所述存储块的局部字线而水平通过的部分以及相对于所述存储块的局部字线而竖直通过的部分在所述存储块之上被进行了重复。
25.如权利要求23所述的半导体存储装置，其中，所述块选择线与局部字线和位线电隔离并位于所述局部字线与所述位线之间。
26.一种半导体存储装置，包括：
存储单元阵列，所述存储单元阵列包括被分类成多个存储块组的多个存储块；
第一子译码器，所述第一子译码器被配置为响应于使能信号和第一行地址信号而输出用于选择所述存储块组中的一个的第一选择信号；以及
第二子译码器，所述第二子译码器被配置为响应于所述第一选择信号和第二行地址信号而输出用于从由所述第一子译码器选择的所述存储块组中选择偶数存储块与奇数存储块对中的一个的第二选择信号或第三选择信号。
27.如权利要求26所述的半导体存储装置，其中，所述第一行地址信号包括：
第一信号，所述第一信号是通过对用于将所述存储块分类为多个第一子存储块组的第一块地址信号进行译码而产生的；
第二信号，所述第二信号是通过对用于将所述第一子存储块组分类为多个第二子存储块组的第二块地址信号进行译码而产生的；
三个信号，所述三个信号是从通过对用于将所述第二子存储块组分类为多个第三子存储块组的第三块地址信号进行译码而产生的第三信号中一个个地选出的，其中，
所述第二行地址信号包括两个第四信号，所述两个第四信号是来自对用于从所述第三子存储块组中选择存储块的第四块地址信号进行译码而产生的第四信号之中并用于选择偶数存储块与奇数存储块对的两个第四信号。
28.如权利要求26所述的半导体存储装置，其中，所述第一子译码器包括：
第一晶体管，所述第一晶体管响应于所述使能信号而操作并耦接在电源电压端子与第一节点之间；
第二晶体管，所述第二晶体管响应于所述使能信号而操作并与接地端子耦接；
第三晶体管，所述第三晶体管响应于所述第一行地址信号而操作并耦接在所述第二晶体管和所述第一节点之间；以及
反相器，所述反相器被配置为根据所述第一节点的电位来输出所述第一选择信号。
29.如权利要求28所述的半导体存储装置，其中，所述第一行地址信号包括：
第一信号，所述第一信号是通过对用于将所述存储块分类为多个第一子存储块组的第一块地址信号进行译码而产生的；
第二信号，所述第二信号是通过对用于将所述第一子存储块组分类为多个第二子存储块组的第二块地址信号进行译码而产生的；
三个信号，所述三个信号是从通过对用于将所述第二子存储块组分类为多个第三子存储块组的第三块地址信号进行译码而产生的第三信号中一个个地选出的，其中，
所述第二行地址信号包括两个第四信号，所述两个第四信号是来自对用于从所述第三子存储块组中选择存储块的第四块地址信号进行译码而产生的第四信号之中并用于选择偶数存储块与奇数存储块对的两个第四信号。
30.如权利要求26所述的半导体存储装置，其中，所述第二子译码器包括：
第一逻辑门，所述第一逻辑门被配置为响应于所述第一选择信号和所述第二行地址信号而输出所述第二选择信号；以及
第二逻辑门，所述第二逻辑门被配置为响应于所述第二行地址信号的反相信号和所述第一选择信号而输出所述第三选择信号。
31.如权利要求30所述的半导体存储装置，其中，所述第一行地址信号包括：
第一信号，所述第一信号是通过对用于将所述存储块分类为多个第一子存储块组的第一块地址信号进行译码而产生的；
第二信号，所述第二信号是通过对用于将所述第一子存储块组分类为多个第二子存储块组的第二块地址信号进行译码而产生的；
三个信号，所述三个信号是从通过对用于将所述第二子存储块组分类为多个第三子存储块组的第三块地址信号进行译码而产生的第三信号中一个个地选出的，其中，
所述第二行地址信号包括两个第四信号，所述两个第四信号是来自对用于从所述第三子存储块组中选择存储块的第四块地址信号进行译码而产生的第四信号之中并用于选择偶数存储块与奇数存储块对的两个第四信号。
32.如权利要求26所述的半导体存储装置，还包括：
第一输出电路，所述第一输出电路响应于所述第二选择信号而输出偶数块选择信号；以及
第二输出电路，所述第二输出电路响应于所述第三选择信号而输出奇数块选择信号。
33.如权利要求32所述的半导体存储装置，其中：
所述第一输出电路输出具有比所述第二选择信号高的电压电平的所述偶数块选择信号，并且
所述第二输出电路输出具有比所述第三选择信号高的电压电平的所述奇数块选择信号。
34.如权利要求33所述的半导体存储装置，其中，所述存储块包括与局部漏极选择线耦接的漏极选择晶体管、与局部字线耦接的存储单元、以及与局部源极选择线耦接的源极选择晶体管。
35.如权利要求34所述的半导体存储装置，还包括开关电路，所述开关电路响应于所述第二子译码器的所述第二选择信号而将接地电压传输至未选中的存储块的所述局部漏极选择线和所述局部源极选择线。
36.如权利要求32所述的半导体存储装置，其中，所述第一子译码器和所述第二子译码器、以及所述第一输出电路和所述第二输出电路设置在每个偶数存储块与奇数存储块对中。
37.一种操作半导体存储装置的方法，包括以下步骤：
提供根据权利要求17所述的半导体存储装置；
将所述存储块的所述局部字线预充电，并随后将所述局部字线保持在浮置状态；以及
在向选中的存储块的局部字线施加接地电压的状态下向衬底施加擦除脉冲，来将选中的存储块的存储单元擦除。
38.如权利要求37所述的方法，其中，将所述存储块中的未选中的存储块所包括的局部字线预充电并随后保持在浮置状态。
39.如权利要求37所述的方法，其中：
将所有所述存储块的局部字线预充电并随后保持在浮置状态，以及
将选中的存储块的局部字线放电至为了擦除操作而施加的接地电压。
40.一种操作半导体存储装置的方法，包括以下步骤：
提供根据权利要求23所述的半导体存储装置；
将所述存储块的所述局部字线预充电，并随后将所述局部字线保持在浮置状态；以及
在向选中的存储块的局部字线施加接地电压的状态下向衬底施加擦除脉冲，来将选中的存储块的存储单元擦除。
41.如权利要求40所述的方法，其中，将所述存储块中的未选中的存储块所包括的局部字线预充电并随后保持在浮置状态。
42.如权利要求40所述的方法，其中，
将所有所述存储块的局部字线预充电并随后保持在浮置状态，以及
将选中的存储块的局部字线放电至为了擦除操作而施加的接地电压。
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