CN101930967B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。用湿式蚀刻法形成接触插塞。SAC的高宽比减小并且SAC失败减小，从而保证工序裕量。半导体器件包括：半导体基板，其包括有源区和限定有源区的器件隔离层；导电图案，其形成于半导体基板上；以及氮化物层，其与导电图案垂直地形成于半导体基板上。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，更具体地说，涉及用自对准接触工序形成接触插塞的半导体器件及制造该半导体器件的方法。 
背景技术
随着半导体器件的集成度提高，工序裕量逐渐减小。相应地，主要使用自对准接触(SAC)工序形成用于将漏极与位线、以及源极与存储电极连接在一起的接触插塞。此外，为了进一步增加SAC工序期间的工序裕量，在接触区域上形成连接插塞触点(LPC)(即，触点接垫)。 
即使将使用高蚀刻选择比的干式蚀刻法用于SAC工序，也仍然难以保证蚀刻选择比足够高。因此，为了防止SAC失败(即，在蚀刻触点孔时蚀刻栅极结构或位线的现象)，在栅极结构或位线上厚厚地沉积由氮化物层形成的硬掩模。结果，半导体结构的高宽比(aspectratio)增加从而使得工序裕量相应地降低。这会产生如下制造问题，例如在形成触点时不形成敞开的触点孔。 
发明内容
本发明的各个实施例旨在提供这样一种半导体器件及其制造方法：在半导体基板上与导电图案垂直地形成氮化物层，以利用湿式蚀刻法形成接触插塞，从而减小自对准触点的高宽比并减少SAC失败，从而保证工序裕量。 
根据本发明的一个方面，一种半导体器件包括：半导体基板，其包括有源区和限定所述有源区的器件隔离层；导电图案，其形成于所述半导体基板上；以及氮化物层，其与所述导电图案垂直地形成于所述半导体基板上。这样，由于可以用湿式蚀刻法来形成连接插塞触 点，因此可以减小SAC的高宽比。导电图案可以是栅极或位线。 
所述氮化物层可以是低压(LP)氮化物。因此，在形成触点孔的湿式蚀刻工序中不会蚀刻氮化物层。 
所述半导体器件还可以包括形成于所述有源区的结区域中的连接插塞触点。所述半导体器件还可以包括形成于所述有源区的结区域中的位线触点和存储电极触点。 
所述半导体器件还可以包括由氮化物层材料形成的位于所述导电图案和所述氮化物层的侧壁上的接触间隔物。因此，所述接触间隔物在形成连接插塞触点孔期间用作蚀刻阻挡物。 
所述导电图案可以包括多晶硅层、形成于所述多晶硅层上的阻挡物金属层、形成于所述阻挡物金属层上的钨层、以及形成于所述钨层上的栅极硬盘形掩模层。所述阻挡物金属层可以由WSiN、WN和Ti中任一者形成。所述多晶硅层、所述阻挡物金属层、和所述钨层的厚度分别为 至 至 和 至 
所述半导体器件还可以包括间隔物，所述间隔物由氮化物层形成并且形成于所述导电图案的侧壁和上表面上以保护栅极结构。 
所述半导体器件还可以包括形成于所述连接插塞触点上的位线触点和位线、以及存储电极触点和存储电极，从而完成所述半导体器件。 
根据本发明的另一个方面，一种制造半导体器件的方法包括：在半导体基板上形成有源区和器件隔离层；在所述半导体基板上形成导电图案；以及在所述半导体基板上与所述导电图案垂直地形成氮化物层。这样，由于可以用湿式蚀刻法来形成连接插塞触点，因此可以减小SAC的高宽比。 
所述方法还可以包括在所述有源区的结区域中形成连接插塞触点。所述方法还可以包括在所述有源区的结区域中中形成位线触点和存储电极触点。 
形成所述氮化物层的步骤还可以包括在所述半导体基板上形成层间绝缘层；通过蚀刻所述层间绝缘层来形成沟槽；用绝缘层填充所述沟槽；以及移除所述层间绝缘层。 
在通过蚀刻所述层间绝缘层来形成所述沟槽时，CF4、CHF3、O2、Ar、N2、C4F8、C4F6和CH2F2可以用作蚀刻气体。 
填充所述氮化物层的步骤可以包括：在形成有所述沟槽的层间绝缘层的整个表面上沉积低压(LP)氮化物层；以及使用例如CF4、CHF3、O2、Ar和N2等气体来蚀刻所述LP氮化物层的上部。 
用缓冲氧化物腐蚀材料(BOE)通过湿式蚀刻法来执行移除所述层间绝缘层的步骤。 
所述方法还可以包括：在形成所述导电图案之后，在所述半导体基板的表面上形成蚀刻停止层。如此可以保护半导体器件。 
所述方法还可以包括：在形成所述氮化物层之前，移除所述蚀刻停止层。因此，半导体基板的将要形成触点的结区域可以是开放的。在移除所述蚀刻停止层时，可以使用例如CF4、CHF3、O2、Ar和N2等气体来蚀刻所述蚀刻停止层。 
所述方法还可以包括：在所述连接插塞触点上形成位线触点和位线、以及存储电极触点和存储电极。 
所述方法还可以包括：在所述导电图案和所述氮化物层的侧壁 
上形成由氮化物层材料构成的接触间隔物。如此可以容易地埋入接触插塞材料。 
所述方法还可以包括：在所述导电图案的侧壁和上表面上形成由氮化物层材料构成的间隔物。如此可以保护导电图案。 
附图说明
图1和图2是根据本发明实施例的半导体器件的平面图；以及 
图3至图8是示出根据本发明实施例的半导体器件的制造方法的剖视图。 
具体实施方式
在下文中，将参照附图详细地描述本发明的实施例。 
图1和图2是根据本发明实施例的半导体器件的平面图。图1示出以8F2布局形成的根据本发明实施例的半导体器件。图2示出以 6F2布局形成的根据本发明实施例的半导体器件。参照图1和图2，在基板10上形成限定有源区12的器件隔离层14。在半导体基板10上形成多个导电图案20，从而使得每个有源区12与两个导电图案20相交。 
在各个有源区12中，在导电图案20之间形成接触插塞40。详细地说，在图1的8F2布局中为各个有源区12形成三个连接插塞，并且在图2的6F2布局中为各个有源区12形成两个存储电极接触插塞。在半导体基板10的上部形成与导电图案20垂直的氮化物层34。虽然未在附图中示出，但是在图1的接触插塞40上方形成有位线接触插塞和位线(未示出)、以及存储电极接触插塞和存储电极(未示出)。 
氮化物层34和导电图案20一起限定将要在内部形成接触插塞40的触点孔。使用两种不同材料来限定触点孔使得能够使用湿式蚀刻步骤代替传统方法中的干式蚀刻步骤来形成触点孔。在没有氮化物层34的传统结构中，在形成本发明氮化物层34的位置上形成与氮化物层34相比更容易蚀刻的层间绝缘层(未示出)。在传统半导体器件中，在用湿式蚀刻法形成接触插塞40的触点孔时，层间绝缘层一同被蚀刻，从而会使得相邻接触插塞40短路。 
然而，在本实施例中，在由导电图案20和氮化物层34限定的区域中形成接触插塞(虽然未在图1和图2中示出，但是围绕导电图案20形成有氮化物间隔物)。由导电图案20和氮化物层34限定的区域可以是正方形形状、矩形形状或其它形状。由于在蚀刻正方形区域上的层间绝缘层时导电图案20和氮化物层34用作蚀刻阻挡物，相邻接触插塞上的层间绝缘层提供蚀刻保护，从而不需要相邻接触插塞或栅极上的硬掩模图案较厚。 
与干式蚀刻法相比，可以在破坏更小的情况下更可靠地蚀刻触点孔。由于触点孔可以具有更大的开口并且绝缘层可以设置为厚度更小，因此触点孔的高宽比也可以减小。 
本实施例的半导体器件还包括其它元件，例如，蚀刻停止层16、间隔物22和接触间隔物42(将在下文中进行描述)。 
图3至图8依次地示出根据本发明实施例的半导体器件的制造方法。在图3至图8中，用(a)表示的视图是沿着图1和图2中的线A-A截取的视图，而用(b)表示的视图是沿着图1和图2中的线B-B截取的视图。 
参照图1至图3，在半导体基板10上形成用于限定有源区12的器件隔离层14。器件隔离层14是用浅沟槽隔离(STI)工序来形成的。但是器件隔离层14也可以由氧化物层、或SOD与HDP所构成的叠层图案来形成。 
在半导体基板10上形成导电图案20从而在本实施例中使每个有源区12与两个导电图案相交。虽然在附图中未示出，导电图案20(参见图3)可以由钨(W)层和多晶硅层所构成的叠层图案来形成。还可以在多晶硅层与钨层之间形成阻挡物金属层(例如，WSiN、WN、或Ti)。多晶硅层、阻挡物金属层和钨层分别形成为具有 至 至 和 至 的厚度。 
导电图案20用于限定图1的8F2布局中的栅极、以及图2的6F2布局中的位线。在图2的6F2布局中，栅极是埋入到半导体基板10中的凹式栅极。 
在导电图案20上形成厚度为 至 的硬掩模层(例如，氮化物层)。因此，与厚度大于至少 的传统结构相比，硬掩模层的厚度小得多并且触点孔的高宽比小得多，从而可以改善蚀刻裕量。其原因在于本发明使用氮化物层34(参见图1)作为蚀刻掩模并且用湿式蚀刻法来形成接触插塞40(参见图1)的触点孔。也就是说，在传统方法中，在触点孔区域上以及在相邻导电图案20之间的器件隔离层上形成相同类型的绝缘层(例如，氧化物层)。然而，在本实施例中，在相邻导电图案20之间的器件隔离层上形成的绝缘层(例如，氮化物层)不同于在触点孔区域上形成的绝缘层(例如，氧化物层)。 
如图3所示，在导电图案20的上部和侧面上形成间隔物22。间隔物22由厚度为 至 的氮化物层形成，这防止导电图案20在后续湿式蚀刻工序中被蚀刻。 
在预期要形成接触插塞的区域上形成蚀刻停止层16。在本实施例中，在基板10的整个表面上形成蚀刻停止层16。蚀刻停止层16由氮化物层形成以保护半导体基板10(或基层)在形成接触插塞40的触点孔期间不被蚀刻。蚀刻停止层16可以与间隔物22一起形成。例如，可以在半导体基板10和导电图案20上形成预定厚度的氮化物层，然后用回蚀工序移除氮化物层以留下栅极间隔物22和蚀刻停止层16。 
接下来，参照图4，用如下材料在形成有间隔物22和蚀刻停止层16的结构的整个表面上沉积厚度为 至 的层间绝缘层30：该材料与形成于相邻接触插塞40之间的绝缘层(根据本实施例，即氮化物层34)的材料是不同的。然后，使用化学机械抛光(CMP)工序或回蚀工序蚀刻层间绝缘层30直到间隔物22露出为止。可以通过使硼磷硅玻璃(BPSG)在700℃的温度下流动40分钟或更长来获得由BPSG形成的层间绝缘层。 
如图5所示，蚀刻层间绝缘层30以形成构造为与导电图案20垂直的沟槽32。用氮化物层34来填充该沟槽32。 
详细地说，形成这样的光阻(photoresist，也称为光刻胶或光致抗蚀剂)图案(未示出)：其在器件隔离层14的未形成导电图案20的区域中是开放的。然后，使用光阻图案作为掩模来蚀刻层间绝缘层30，从而形成沟槽32。在蚀刻层间绝缘层30的工序中可以使用例如CF4、CHF3、O2、Ar、N2、C4F8、C4F6和CH2F2等蚀刻气体。在所得结构上沉积低压(LP)氮化物层以填充沟槽32。使用CF4、CHF3、O2、Ar、N2或它们的混合气体来蚀刻位于层间绝缘层30上部的氮化物层34，从而可以使氮化物层34的高度形成为与间隔物22的高度相同。 
接下来，参照图6，蚀刻掉半导体基板10上的层间绝缘层30，从而可以在由导电图案20和氮化物层34限定的区域上形成触点孔44。用湿式蚀刻法来蚀刻层间绝缘层30(例如，使用作为NH4F和HF的混合物的缓冲氧化物腐蚀材料(BOE))。因为在蚀刻层间绝缘层30时不会蚀刻氮化物层34、间隔物22和蚀刻停止层16，因此 保护了导电图案20和半导体基板10。 
与现有技术相比，在形成触点孔44的工序中使用湿式蚀刻法是本发明的一个特征。导电图案20(在图1中水平地示出)上的间隔物22和氮化物层34(在图1中竖直地示出)作为蚀刻阻挡物，防止触点孔32的侧壁被过量蚀刻而破坏相邻元件(例如，相邻导电图案20)。因此，用于本实施例的湿式蚀刻法提供接触插塞并使得接触插塞能够具有基本上一致的轮廓。本实施例利用两个层(氧化物层30和氮化物层34)的不同蚀刻特性来蚀刻由氮化物层34和导电图案20限定的氧化物层30以形成触点孔。在另一个实施例中，可以使用干式蚀刻法(例如，各向同性蚀刻法)代替湿式蚀刻步骤来形成触点孔。 
此外，形成于导电图案20上的硬掩模层可以形成为较薄，这是因为与传统各向异性干式蚀刻工序相比湿式蚀刻工序的蚀刻选择比相对较高。因此，高宽比减小，并且可以获得更大的蚀刻裕量，从而使得栅极SAC失败的可能性更低。 
然后，如图7所示，移除触点孔44的底部上的蚀刻停止层16以敞开半导体基板10的源极或漏极的结区域，然后在间隔物22的侧壁和氮化物层34的侧壁上形成接触间隔物42。详细地说，使用CF4、CHF3、O2、Ar、N2或它们的组合来蚀刻触点孔44的底部上的蚀刻停止层16，并且接触间隔物42由厚度为  的氮化物层形成。可以通过沉积由接触间隔物42的材料构成的层并且对该层进行回蚀来形成接触间隔物42。 
接下来，参照图8，在包含于触点孔44中的结构的整个表面上沉积厚度为 至 的多晶硅。然后，利用CMP法或回蚀法来移除多晶硅的上部以形成接触插塞40。 
利用上述工序，形成图1或图2的半导体器件。虽然未示出，但是在图1的接触插塞40(或连接插塞)上形成有位线接触插塞和位线(未示出)、以及存储电极接触插塞和存储电极(未示出)。存储电极直接地或经由图2的存储电极接触插塞间接地形成在接触插塞40上，从而使存储电极与接触插塞彼此电连接。 
虽然在以上描述中已经讨论了用SAC工序形成接触插塞的方法 以及用该方法制造的半导体器件，但是本发明不限于此。当根据本发明使用氮化物层时，可以在不形成连接插塞的情况下在结区域上直接形成位线触点和存储电极触点以进行电连接。 
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的实施例。本发明也不限于任何特定类型的半导体器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。 
本申请要求2009年6月22日提交的韩国专利申请No.10-2009-0055520的优先权，该韩国专利申请的全部内容以引用的方式并入本文。 

Claims (12)

1.一种制造半导体器件的方法，所述方法包括：
提供包括导电区域和埋入在基板下部的字线的基层；
在所述基层上形成导电线状图案；
在所述基层上形成层间绝缘层；
蚀刻所述层间绝缘层以形成沟槽；
在所述沟槽内并且在所述基层上形成绝缘图案，所述绝缘图案与所述导电线状图案相交；
对所述绝缘图案和所述导电线状图案所限定的区域执行湿式蚀刻以形成触点孔；以及
在所述触点孔内形成接触插塞，以将所述接触插塞和所述导电区域电连接，
其中，所述导电线状图案使所述基层的一部分露出，所述方法还包括：
在所述导电线状图案和所述基层的露出部分上形成蚀刻停止层。
2.根据权利要求1所述的方法，其中，
所述绝缘图案和所述层间绝缘层具有不同的蚀刻特性。
3.根据权利要求2所述的方法，其中，
所述绝缘图案包含氮化物，而所述层间绝缘层包含氧化物。
4.根据权利要求1所述的方法，其中，
所述基层是半导体材料，并且所述导电区域是源极/漏极区域。
5.根据权利要求1所述的方法，其中，
所述导电线状图案是位线。
6.根据权利要求1所述的方法，其中，
所述层间绝缘层在所述蚀刻停止层上形成，并且执行所述湿式蚀刻来移除所述层间绝缘层至少到所述蚀刻停止层的一部分露出为止。
7.根据权利要求6所述的方法，还包括：
蚀刻露出的蚀刻停止层以使所述基层的一部分露出，从而使得在所述触点孔内形成的接触插塞与所述基层的导电区域接触。
8.根据权利要求7所述的方法，其中，
使用如下气体蚀刻所述蚀刻停止层，所述气体包括CF4、CHF3、O2、Ar和N2中的一种或多种。
9.根据权利要求1所述的方法，还包括：
在所述绝缘图案的侧壁和所述导电线状图案的侧壁上形成接触间隔物。
10.根据权利要求9所述的方法，其中，
所述接触间隔物形成于位于所述导电线状图案的侧壁上的蚀刻停止层上。
11.根据权利要求1所述的方法，其中，
使用如下蚀刻气体来蚀刻所述层间绝缘层，所述蚀刻气体包括CF4、CHF3、O2、Ar、N2、C4F8、C4F6和CH2F2。
12.根据权利要求1所述的方法，其中，
使用缓冲氧化物腐蚀材料(BOE)来执行所述湿式蚀刻。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102046987B1 (ko) 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
US9735256B2 (en) 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
CN106711145B (zh) * 2015-11-16 2019-07-26 华邦电子股份有限公司 半导体装置及其形成方法
KR102558829B1 (ko) 2016-06-13 2023-07-25 삼성전자주식회사 게이트 유전 구조체를 포함하는 반도체 소자
US10796969B2 (en) 2018-09-07 2020-10-06 Kla-Tencor Corporation System and method for fabricating semiconductor wafer features having controlled dimensions
US11385187B1 (en) 2020-03-19 2022-07-12 Kla Corporation Method of fabricating particle size standards on substrates

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1222753A (zh) * 1998-01-08 1999-07-14 三星电子株式会社 在半导体器件中形成自对准接触的方法
CN1905161A (zh) * 2005-07-29 2007-01-31 奇梦达股份公司 具有折叠位线排列的存储单元排列及相应制造方法
KR100756807B1 (ko) * 2006-05-08 2007-09-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596775B1 (ko) 2003-10-31 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100585181B1 (ko) * 2005-02-24 2006-05-30 삼성전자주식회사 국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법
CN100468694C (zh) * 2006-11-28 2009-03-11 中芯国际集成电路制造(上海)有限公司 多晶硅自对准插塞的制作方法
KR20080084064A (ko) 2007-03-14 2008-09-19 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20080088909A (ko) 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
DE102008008890B4 (de) * 2008-02-13 2017-07-13 Festool Gmbh Hand-Werkzeugmaschine

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1222753A (zh) * 1998-01-08 1999-07-14 三星电子株式会社 在半导体器件中形成自对准接触的方法
CN1905161A (zh) * 2005-07-29 2007-01-31 奇梦达股份公司 具有折叠位线排列的存储单元排列及相应制造方法
KR100756807B1 (ko) * 2006-05-08 2007-09-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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