CN101887885B - 半导体封装体的堆叠构造 - Google Patents

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Abstract

本发明公开一种半导体封装体的堆叠构造，包含一第一封装体、一第二封装体及数个转接元件。所述第一封装体具有一第一电路板、至少一第一芯片及至少一第一封装胶体。所述第一电路板设有至少一凹穴及数个转接焊垫。所述凹穴容置所述第一芯片，所述第一封装胶体填满所述凹穴并包覆所述第一芯片。所述转接焊垫形成于所述第一电路板的上表面未设置有凹穴的位置。所述第二封装体的下表面通过所述转接元件电性连接至所述第一封装体的第一电路板的转接焊垫。由于所述凹穴容纳所述芯片，因此可以减少所述芯片及封装胶体造成的突起高度，进而有利于降低堆叠组装时的整体堆叠高度。

Description

半导体封装体的堆叠构造
【技术领域】
本发明是有关于一种半导体封装体的堆叠构造，特别是有关于一种可有效降低整体堆叠高度的半导体封装体的堆叠构造。
【背景技术】
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的***封装(system in package，SIP)设计概念常用于架构高密度封装构造。一般而言，***封装可分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造是指先完成一具有基板的第一封装体，接着再于第一封装体的封装胶体上表面堆叠另一完整的第二封装体，第二封装体会透过适当的转接元件电性连接至第一封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是更进一步利用另一封装胶体将第二封装体、转接元件及第一封装体的原封装胶体等一起包埋固定在第一封装体的基板上，因而成为一复合封装构造。
举例来说，请参照图1所示，其揭示一种现有封装体上堆叠封装体(POP)的组合构造，其包含一第一封装体11、一第二封装体12及一转接电路板13，其中所述第一封装体11及第二封装体12皆属于球栅阵列封装构造(ball gridarray，BGA)。所述第一封装体11的上表面承载一第一芯片111，并具有一第一封装胶体112包覆所述第一芯片111，所述第一封装体11的下表面则结合数个锡球113。所述第二封装体12的上表面承载一个或多个第二芯片121，并具有一第二封装胶体122包覆所述第二芯片121。所述转接电路板13是一环状电路板，其下表面及上表面分别结合数个第一转接金属球131及数个第二转接金属球132。在堆叠时，利用所述转接电路板13的第一及第二转接金属球131、132即可间接电性连接所述第一及第二封装体11、12，如此即可构成一封装体上堆叠封装体(POP)的组合构造。
如图1所示，由于所述第一封装胶体112具有相当高度，而所述第一及第二转接金属球131、132又无法制造成具足够高度的尺寸，因此必需利用所述转接电路板13才能转接结合所述第一及第二封装体11、12。虽然现有封装体上堆叠封装体的组合构造能达到高密度封装的效果，但是却不利于降低堆叠组装后的整体堆叠高度，也就是无法提供体积小型化的优点，不利于应用于行动电话等小型化电子产品的领域。再者，使用所述转接电路板13也会相对增加堆叠时的组装材料成本。另外，在组装时，所述第一及第二转接金属球131、132必需分别与所述第一及第二封装体11、12进行2次对位组装，相对也提高组装所需的时间与复杂度，而且会增加因组装对位失败而造成的良品率(yield)下降的风险。
故，有必要提供一种半导体封装体的堆叠构造，以解决现有技术所存在的问题。
【发明内容】
本发明的主要目的在于提供一种半导体封装体的堆叠构造，其中由基板提供凹穴容纳芯片，以减少芯片及封装胶体造成的突起高度，进而使得封装体与另一封装体在堆叠组装时，可直接利用小尺寸转接金属球来达成转接目的，因此有利于降低整体堆叠高度、降低堆叠组装成本、简化堆叠组装流程及提高堆叠组装的良品率。
本发明的次要目的在于提供一种半导体封装体的堆叠构造，其中由基板提供凹穴容纳芯片，且凹穴的内壁面可以设置散热镀层，因此有利于提高堆叠构造的散热效率及电磁遮蔽(EMI shielding)效率。
本发明的另一目的在于提供一种半导体封装体的堆叠构造，其中由基板提供凹穴容纳芯片，以降低芯片及封装胶体造成的高度，并将省下的高度空间用于设置散热片或散热镀膜，因此有利于提高堆叠构造的散热效率及电磁遮蔽(EMI shielding)效率。
为达成本发明的前述目的，本发明提供一种半导体封装体的堆叠构造，其特征在于：所述堆叠构造包含：一第一封装体、一第二封装体及数个转接元件。所述第一封装体具有一第一电路板、至少一第一芯片及至少一第一封装胶体。所述第一电路板设有至少一凹穴、数个转接焊垫及数个输出端；所述凹穴容置所述第一芯片，所述第一封装胶体填满所述凹穴并包覆所述第一芯片；所述转接焊垫形成于所述第一电路板的上表面未设置有凹穴的位置；及所述输出端设于所述第一电路板的下表面。所述第二封装体的下表面通过所述转接元件电性连接至所述第一封装体的第一电路板的转接焊垫。
在本发明的一实施例中，所述第一电路板的上表面在所述凹穴的周围设有数个打线焊垫，所述第一芯片通过数条导线电性连接所述打线焊垫。
在本发明的一实施例中，所述第一芯片的上表面的高度等于或小于所述第一电路板的上表面的高度。
在本发明的一实施例中，所述第一电路板的凹穴的内壁面设有一散热镀层。
在本发明的一实施例中，所述第一电路板的凹穴的内底面设有数个倒装芯片焊垫，所述第一芯片通过数个凸块电性连接所述倒装芯片焊垫。
在本发明的一实施例中，所述第一电路板的凹穴的内壁面形成一阶状部，所述阶状部上设有数个打线焊垫，所述第一芯片通过数条导线电性连接所述阶状部上的打线焊垫。
在本发明的一实施例中，所述转接元件为转接金属球。
在本发明的一实施例中，所述第一封装体另包含一散热片，所述散热片包埋于所述第一封装胶体内，所述散热片的一端接触所述第一芯片，及所述散热片的另一端露出所述第一封装胶体外。
在本发明的一实施例中，所述第一封装体另包含一散热镀膜，所述散热镀膜涂布于所述第一封装胶体的表面。
在本发明的一实施例中，所述第二封装体具有一第二电路板、至少一第二芯片及至少一第二封装胶体。
在本发明的一实施例中，所述第二电路板具有至少一凹穴，以容置所述第二芯片。
【附图说明】
图1是现有封装体上堆叠封装体(POP)的组合构造的示意图。
图2A、2B、2C、2D、2E及2F是本发明第一实施例半导体封装体的堆叠构造的制造流程示意图。
图3A及3B是本发明第二实施例半导体封装体的堆叠构造的堆叠流程示意图。
图4是本发明第三实施例半导体封装体的堆叠构造的示意图。
图5是本发明第四实施例半导体封装体的堆叠构造的示意图。
【具体实施方式】
为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配合附图，作详细说明如下：
请参照图2A、2B、2C、2D、2E及2F所示，其揭示本发明第一实施例的半导体封装体的堆叠构造的制造方法流程，其中如图2A、2B及2C所示，所述制造方法的第一步骤是：提供一第一电路板21，其设有至少一凹穴210、数个转接焊垫218。在本步骤中，如图2A所示，首先通过压合工艺(laminationprocess)组合数个基板单元，例如组合一第一基板单元211、一第二基板单元212及一第三基板单元213，其中所述第一基板单元211是在一绝缘层(未标示)的上、下表面各设置一图案化电路层(未标示)，且所述第一基板单元211开设有至少一通孔214；所述第二基板单元212是一未固化的预浸材料胶片，及所述第三基板单元213是在一绝缘层(未标示)的上、下表面各设置一图案化电路层(未标示)。上述基板单元的数量是依实际产品的电路布局需求而加以调整。接着，如图2B所示，在完成压合后，进一步切割去除所述通孔214中裸露的所述第二基板单元212部分，因而成为至少一凹穴210，所述凹穴210裸露所述第三基板单元213的图案化电路层。在本发明中，优选进一步在所述第一电路板21的凹穴210的所有内壁面(包含内底面)利用电镀方式形成一散热镀层215，其材质优选为铜、银、金、镍、钯或其组成。接着，如图2C所示，在形成所述凹穴210及散热镀层215后，贯穿所述第一电路板21，以形成数个镀通孔(plating through hole)216；并且在所述第一基板单元211的上表面及所述第三基板单元213的下表面分别形成一阻焊层(soldermask)217，并图案化所述阻焊层216。此时，所述第一基板单元211的上表面未设置有凹穴210的位置上的阻焊层217裸露出数个转接焊垫218及数个打线焊垫218’，其中所述打线焊垫218’形成在所述第一电路板21的上表面的凹穴210周围。再者，所述第三基板单元213的下表面的阻焊层217则裸露出数个焊垫(未标示)。
请参照图2D所示，其揭示本发明第一实施例的半导体封装体的堆叠构造的制造方法的第二步骤是：将至少一第一芯片22设置在所述第一电路板21的至少一凹穴210中，并利用至少一第一封装胶体23填满所述凹穴210并包覆所述第一芯片22，以组装成一第一封装体200。在本步骤中，所述第一芯片22的数量是对应于所述凹穴210，且每一所述凹穴210可选择容纳单一个、二个或更多的第一芯片22。在本实施例中，所述第一芯片22的下表面通常利用一黏着层24黏结固定于所述凹穴210的内底面的散热镀层215上。所述第一芯片22是选自打线(wire bonding)型芯片，所述第一芯片22的上表面即为有源表面，所述上表面具有数个焊垫(未标示)可通过数条导线221电性连接至所述第一电路板21的上表面的打线焊垫218’，其中所述第一芯片22的上表面的高度优选为等于或小于所述第一电路板21的上表面的高度，以便减少所述导线221的长度及其打线弯折角度，此外，所述第一芯片22的上表面的高度也可以略大于所述第一电路板21的上表面的高度，以适应厚度较大的芯片或方便进行打线工艺。在完成打线后，利用至少一第一封装胶体23填满所述凹穴210并包覆所述第一芯片22，如此即可组装成一第一封装体200。在完成上述程序后，所述第三基板单元213下表面裸露的数个焊垫(未标示)则结合数个输出端219。在本实施例中，所述输出端219选自锡球(solder ball)，以构成塑料球栅阵列封装构造(PBGA)的架构，然而在其他实施例中，所述输出端219亦可能选自接点(land)或针脚(pin)，以构成接点栅格阵列封装构造(land grid array，LGA)或针脚栅格阵列封装构造(pin grid array，PGA)的架构。
请参照图2E所示，其揭示本发明第一实施例的半导体封装体的堆叠构造的制造方法的第三步骤是：提供一第二封装体300，其下表面通过数个转接元件400电性连接至所述第一封装体200的第一电路板21的转接焊垫218。在本步骤中，所述第一封装体200的第一电路板21的转接焊垫218可用以电性连接任一型式的封装体，例如在本实施例中，所述第二封装体300具有一第二电路板31、至少一第二芯片32及至少一第二封装胶体33，所述第二芯片32利用导线(未标示)电性连接到所述第二电路板31的上表面，而所述第二封装体300的第二电路板31的下表面则通过所述转接元件400电性连接至所述第一封装体200的第一电路板21的转接焊垫218，所述转接元件400优选为转接金属球，例如锡球(solder ball)、锡凸块(solder bump)或金凸块(goldbump)等。由于所述第一封装体200的第一芯片22嵌设于所述第一电路板21的凹穴210中，因此能减少所述第一芯片22及第一封装胶体23造成的突出高度，进而使得所述第一封装体200与第二封装体300在堆叠组装时，可直接利用小尺寸的转接元件400(如转接金属球)来达成转接目的，因此有利于降低整体堆叠高度、降低堆叠组装成本、简化堆叠组装流程及提高堆叠组装的良品率。再者，所述凹穴210的内壁面设置所述散热镀层215则有利于提高堆叠构造的散热效率及电磁遮蔽(EMI shielding)效率。
请参照图2F所示，其揭示本发明第一实施例的半导体封装体的堆叠构造的制造方法的第四步骤是：切割所述第一及第二封装体200、300的堆叠构造。在本发明中，每一所述第一基板21实际包含数个所述第一封装体200，同时每一所述第二基板31实际包含数个所述第二封装体300，因此在完成堆叠组装后，必需进一步切割所述第一及第二封装体200、300的堆叠构造，以分离成各自独立的半导体封装体的堆叠构造。上述方法有利于批次量产半导体封装体的堆叠构造。在其他实施例中，本发明亦可能先切割所述第一基板21及第二基板31，接着才堆叠组装所述第一及第二封装体200、300。
请参照图3A及3B所示，本发明第二实施例的半导体封装体的堆叠构造及其制造方法相似于本发明第一实施例，但第二实施例的差异特征在于：所述第二实施例是将二个或以上大致相同的第一封装体200加以相互堆叠，例如将4个第一封装体200加以相互堆叠，并在完成堆叠组装后，进一步进行切割动作，以分离成各自独立的半导体封装体的堆叠构造。每一所述第一封装体200可以选择包含相同或不同的第一芯片22。由于所述第一封装体200的第一芯片22嵌设于所述第一电路板21的凹穴210中，因此能减少所述第一芯片22及第一封装胶体23造成的突出高度，进而使得堆叠二个或以上的所述第一封装体200时，可直接利用小尺寸的转接元件(如所述第一基板22本身的输出端219)来达成转接目的，因此有利于降低整体堆叠高度、降低堆叠组装成本、简化堆叠组装流程及提高堆叠组装的良品率。
请参照图4所示，本发明第三实施例的半导体封装体的堆叠构造及其制造方法相似于本发明第一及第二实施例，但第三实施例的差异特征在于：所述第三实施例在利用所述第一封装体200的架构进行堆叠数个封装体(例如2个第一封装体200及1个第二封装体300)时，所述第一电路板21的凹穴210的内底面可选择设有数个倒装芯片焊垫218”，同时所述第一芯片22选自倒装芯片(flip chip)，其中所述第一芯片22通过数个凸块222电性连接所述倒装芯片焊垫218”，所述凸块22可以是锡凸块或金凸块。或者，所述第一电路板21的凹穴210的内壁面可预先加工形成一阶状部210a，并将所述打线焊垫218’设置在所述阶状部210a上，使所述第一芯片22通过所述导线221电性连接至所述阶状部210a上的打线焊垫218’。上述两种凹穴210的设计皆可进一步减少所述第一芯片22及第一封装胶体23造成的突出高度，进而有利于降低整体堆叠高度。
请参照图5所示，本发明第四实施例的半导体封装体的堆叠构造及其制造方法相似于本发明第一、第二及第三实施例，但第四实施例的差异特征在于：所述第四实施例在利用所述第一封装体200的架构进行堆叠数个封装体(例如2个第一封装体200及1个第二封装体300)时，所述第一封装体200另可选择包含一散热片25。所述散热片25的材质选自铜、银、金、镍或其他等效高导热性材质，所述散热片25包埋于所述第一封装胶体23内，所述散热片25的一端接触所述第一芯片22，及所述散热片25的另一端露出所述第一封装胶体23外。或者，所述第一封装体200另可选择包含一散热镀膜26，所述散热镀膜26是利用电镀或蒸镀等方式涂布于所述第一封装胶体23的表面，所述散热镀膜26的材质亦选自铜、银、金、镍或其他等效高导热性材质。上述的散热片25或散热镀膜26的设计皆可进一步减少所述第一芯片22及第一封装胶体23造成的突出高度，进而有利于提高堆叠构造的散热效率及电磁遮蔽(EMI shielding)效率，可维持各封装体的芯片在正常温度下运作，并能避免各封装体的芯片之间因产生电磁波向外辐射而相互干扰的问题。
如上所述，相较于现有封装体上堆叠封装体(POP)的组合构造必需利用所述转接电路板13才能转接结合所述第一及第二封装体11、12，而导致无法降低堆叠组装后的整体堆叠高度等缺点，图2A至5的本发明使所述第一封装体200的第一芯片22嵌设于所述第一电路板21的凹穴210中，因此能减少所述第一芯片22及第一封装胶体23造成的突出高度，进而使得所述第一封装体200与第二封装体300在堆叠组装时，可直接利用小尺寸的转接元件400(如转接金属球)来达成转接目的，因此有利于降低整体堆叠高度、降低堆叠组装成本、简化堆叠组装流程及提高堆叠组装的良品率。再者，所述凹穴210的内壁面设置所述散热镀层215则有利于提高堆叠构造的散热效率及电磁遮蔽(EMI shielding)效率。另外，也可将省下的高度空间用于设置所述散热片25或散热镀膜26，其亦有利于提高堆叠构造的散热效率及电磁遮蔽(EMIshielding)效率。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (7)

1.一种半导体封装体的堆叠构造，其特征在于：所述堆叠构造包含：
一第一封装体，具有一第一电路板、至少一第一芯片及至少一第一封装胶体；所述第一电路板设有至少一凹穴、数个转接焊垫及数个输出端；所述凹穴容置所述第一芯片，所述第一封装胶体填满所述凹穴并包覆所述第一芯片；所述转接焊垫形成于所述第一电路板的上表面未设置有凹穴的位置；及所述输出端设于所述第一电路板的下表面；
数个转接元件；及
一第二封装体，所述第二封装体的下表面通过所述转接元件电性连接至所述第一封装体的第一电路板的转接焊垫；
其中所述第一电路板的凹穴的内底面设有数个倒装芯片焊垫，所述第一芯片通过数个凸块电性连接所述倒装芯片焊垫；或所述第一电路板的凹穴的内壁面形成一阶状部，所述阶状部上设有数个打线焊垫，所述第一芯片通过数条导线电性连接所述阶状部上的打线焊垫。
2.如权利要求1所述的半导体封装体的堆叠构造，其特征在于：所述第一芯片的上表面的高度等于或小于所述第一电路板的上表面的高度。
3.如权利要求1所述的半导体封装体的堆叠构造，其特征在于：所述第一电路板的凹穴的内壁面设有一散热镀层。
4.如权利要求1所述的半导体封装体的堆叠构造，其特征在于：所述转接元件为转接金属球。
5.如权利要求1所述的半导体封装体的堆叠构造，其特征在于：所述第一封装体另包含一散热片，所述散热片包埋于所述第一封装胶体内，所述散热片的一端接触所述第一芯片，及所述散热片的另一端露出所述第一封装胶体外。
6.如权利要求1所述的半导体封装体的堆叠构造，其特征在于：所述第一封装体另包含一散热镀膜，所述散热镀膜涂布于所述第一封装胶体的表面。
7.如权利要求1所述的半导体封装体的堆叠构造，其特征在于：所述第二封装体具有一第二电路板、至少一第二芯片及至少一第二封装胶体，所述第二电路板具有至少一凹穴，以容置所述第二芯片。
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* Cited by examiner, † Cited by third party
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CN102280440A (zh) * 2011-08-24 2011-12-14 北京大学 一种叠层封装结构及制造方法
CN102881667A (zh) * 2012-10-08 2013-01-16 日月光半导体制造股份有限公司 半导体封装构造
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TWI555167B (zh) * 2014-01-29 2016-10-21 矽品精密工業股份有限公司 半導體封裝件及其製法
CN104952857B (zh) * 2015-06-30 2017-12-26 通富微电子股份有限公司 一种无载体的半导体叠层封装结构
CN107742625B (zh) * 2017-09-22 2020-03-20 江苏长电科技股份有限公司 一种元件垂直贴装封装结构及其工艺方法
CN110767614A (zh) * 2019-10-10 2020-02-07 华为技术有限公司 封装结构和电子装置
WO2021097725A1 (zh) * 2019-11-20 2021-05-27 深圳市大疆创新科技有限公司 封装结构、封装组件和电子产品
CN112201647A (zh) * 2020-09-09 2021-01-08 苏州通富超威半导体有限公司 一种高密度互连芯片结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1391273A (zh) * 2001-06-13 2003-01-15 矽品精密工业股份有限公司 具散热片的半导体封装件
CN101118890A (zh) * 2006-08-03 2008-02-06 国际商业机器公司 带有集成无源元件的硅基封装装置
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1391273A (zh) * 2001-06-13 2003-01-15 矽品精密工业股份有限公司 具散热片的半导体封装件
CN101118890A (zh) * 2006-08-03 2008-02-06 国际商业机器公司 带有集成无源元件的硅基封装装置
CN101236958A (zh) * 2008-03-05 2008-08-06 日月光半导体制造股份有限公司 半导体封装体

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