CN101867358A - 延迟电路 - Google Patents

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Abstract

本发明提供一种延迟电路，以使延迟时间不会依赖于电源电压，而使输入信号从低电平成为高电平时和从高电平成为低电平时的延迟时间相等。本发明的延迟电路的结构中包括：被输入输入信号的第一内部延迟电路；被输入反相输入信号的第二内部延迟电路；以及闩锁器，该闩锁器的置位端子与第一内部延迟电路的输出端子连接，且复位端子与第二内部延迟电路的输出端子连接，而输出端子与延迟电路的输出端子连接。

Description

延迟电路
技术领域
本发明涉及使输入信号延迟后输出的延迟电路。
背景技术
对传统的延迟电路进行说明。图7是传统的延迟电路的示图。图8是表示传统的延迟时间的时序图。
当输入信号Vin从低电平成为高电平时，通过反相器91，PMOS晶体管92及NMOS晶体管95的栅极电压成为低电平，PMOS晶体管92导通，而NMOS晶体管95截止。这样，电容96通过PMOS晶体管92来充电，因此内部电压Vx逐渐升高。若输入信号Vin成为高电平后经过从低电平成为高电平时的延迟时间Tx，且内部电压Vx成为缓冲器97的反相阈值电压Vti以上，则输出信号Vout成为高电平。
此外，当输入信号Vin从高电平成为低电平时，通过反相器91，PMOS晶体管92及NMOS晶体管95的栅极电压成为高电平，PMOS晶体管92截止，而NMOS晶体管95导通。这样，电容96通过PMOS晶体管95放电，因此内部电压Vx逐渐降低。若输入信号Vin成为低电平后经过从高电平成为低电平时的延迟时间Ty，且内部电压Vx成为低于缓冲器97的反相阈值电压Vti，则输出信号Vout成为低电平(例如，参照专利文献1：日本特开2007-096661号公报(图5))。
但是，在传统技术中，如果电源电压VDD发生变化，由反相器(未图示)等构成的缓冲器97的反相阈值电压Vti也会发生变化。这样，从低电平成为高电平时的延迟时间Tx及从高电平成为低电平时的延迟时间Ty也会发生变化。
此外，由于缓冲器97的PMOS晶体管(未图示)及NMOS晶体管(未图示)的制造偏差，存在反相阈值电压Vti不会成为电压(VDD/2)的危险性。这样，从低电平成为高电平时的延迟时间Tx和从高电平成为低电平时的延迟时间Ty会不同。
发明内容
本发明鉴于上述课题构思而成，提供一种延迟时间不会依赖于电源电压而输入信号从低电平成为高电平时和从高电平成为低电平时的延迟时间相等的延迟电路。
为了解决上述课题，本发明提供一种使输入信号延迟后输出的延迟电路，其特征在于：包括被输入所述输入信号的第一内部延迟电路、被输入所述输入信号反相后的反相输入信号的第二内部延迟电路、以及被输入所述第一内部延迟电路及所述第二内部延迟电路的输出信号且输出所述延迟电路的输出信号的选择电路，所述第一内部延迟电路及所述第二内部延迟电路具备第一反相器和恒流反相器，该第一反相器具备第一电流源、充电用开关、放电用开关和电容，所述充电用开关基于所述输入信号利用所述第一电流源对所述电容进行充电，所述放电用开关基于所述输入信号使所述电容放电，所述恒流反相器具备第二电流源和NMOS晶体管，当所述电容的电压成为基于所述NMOS晶体管的阈值电压的反相阈值电压以上时输出低电平的输出信号。
(发明效果)
在本发明中，电容的电压从接地电压成为比基于NMOS晶体管的阈值电压的反相阈值电压高的电压为止的时间成为延迟时间，因此延迟时间是以接地电压为基准而决定的。因而，延迟时间不依赖于电源电压。
此外，当输入信号成为高电平时，延迟电路使用第一内部延迟电路产生的延迟时间，当输入信号成为低电平时，延迟电路使用第二内部延迟电路产生的延迟时间，这些第一和第二内部延迟电路相同。因而，输入信号成为高电平时和成为低电平时的延迟时间相等。
附图说明
图1是表示本发明第一实施方式的延迟电路的电路图。
图2是表示图1的延迟电路的延迟时间的时序图。
图3是表示图1的延迟电路的内部电压的时序图。
图4是表示本发明第二实施方式的延迟电路的电路图。
图5是表示图4的延迟电路的延迟时间的时序图。
图6是表示图4的延迟电路的内部电压的时序图。
图7是传统的延迟电路的示图。
图8是表示传统的延迟时间的时序图。
具体实施方式
以下，参照附图，就本发明的实施方式进行说明。
<第一实施方式>首先，对第一实施方式的延迟电路的结构进行说明。图1是表示第一实施方式的延迟电路的电路图。
在此，内部延迟电路10和内部延迟电路20在图中采用了不同的符号，但是结构相等。
延迟电路具备反相器40、内部延迟电路10、内部延迟电路20及选择电路30。内部延迟电路10具备电流源11、反相器11a、电容17、恒流反相器19及反相器18。反相器11a具有PMOS晶体管14及NMOS晶体管15。恒流反相器19具有电流源13及NMOS晶体管16。选择电路30具有闩锁器31。
延迟电路的输入端子和内部延迟电路10的输入端子是通过反相器40来连接的。延迟电路的输入端子和内部延迟电路20的输入端子连接。内部延迟电路10的输出端子和选择电路30的第一输入端子连接。内部延迟电路20的输出端子和选择电路30的第二输入端子连接。选择电路30的输出端子和延迟电路的输出端子连接。
延迟电路的输入端子经由反相器40连接到PMOS晶体管14及NMOS晶体管15的栅极，且连接到PMOS晶体管24及NMOS晶体管25的栅极。NMOS晶体管15的源极与接地端子连接。PMOS晶体管14的源极经由电流源11连接至电源端子。电容17设于PMOS晶体管14的漏极及NMOS晶体管15的漏极的连接点与接地端子之间。NMOS晶体管16的栅极与PMOS晶体管14的漏极及NMOS晶体管15的漏极的连接点连接，源极与接地端子连接，且漏极经由电流源13连接至电源端子。反相器18的输入端子与电流源13和NMOS晶体管16的漏极的连接点连接，输出端子与闩锁器31的置位端子S连接。在此，内部延迟电路10和内部延迟电路20中，反相器18及反相器28的输入端子的连接目的地不同，且反相器18及反相器28的输出端子的连接目的地不同。反相器28的输出端子与闩锁器31的复位端子R连接。闩锁器31的输出端子Q与延迟电路的输出端子连接。
若输入信号Vin成为高电平且反相器40的输出信号成为低电平，则PMOS晶体管14导通而通过电流源11对电容17进行充电。若输入信号Vin成为高电平，则NMOS晶体管25导通而使电容27放电。此外，若输入信号Vin成为低电平且反相器40的输出信号成为高电平，则NMOS晶体管15导通而使电容17放电。若输入信号Vin成为低电平，则PMOS晶体管24导通而通过电流源21对电容27进行充电。
自PMOS晶体管14导通后经过延迟时间，从而电容17被充电，如果内部电压Va成为恒流反相器19的反相阈值电压(NMOS晶体管16的阈值电压Vtn)以上，则恒流反相器19输出低电平的输出信号。这时，反相器18输出高电平的输出信号。此外，在内部延迟电路20中也同样。
即，若输入信号Vin成为高电平而反相器40的输出信号成为低电平且经过延迟时间，则恒流反相器19的输出信号成为低电平，内部电压Vb成为高电平。此外，若输入信号Vin成为低电平且经过延迟时间，则恒流反相器29的输出信号成为低电平，而内部电压Vd成为高电平。基于内部电压Vb及内部电压Vd，闩锁器31将输出信号Vout输出。
接着，对延迟电路的动作进行说明。图2是表示延迟时间的时序图。
当t1≤t＜t2时，若输入信号Vin成为高电平，则反相器40的输出信号成为低电平，PMOS晶体管14导通，而NMOS晶体管15截止。这样，电流源11对电容17进行充电，因此内部电压Va缓慢升高。在此，内部电压Va低于恒流反相器19的反相阈值电压(NMOS晶体管16的阈值电压Vtn)，因此NMOS晶体管16截止，且NMOS晶体管16的漏极电压(恒流反相器19的输出信号)成为高电平，而内部电压Vb成为低电平。
此外，PMOS晶体管24截止，而NMOS晶体管25导通。这样，内部电压Vc急剧成为低电平。因而，NMOS晶体管26截止，且NMOS晶体管26的漏极电压成为高电平，而内部电压Vd成为低电平。
当t2≤t＜t3时，若内部电压Va成为恒流反相器19的反相阈值电压(NMOS晶体管16的阈值电压Vtn)以上，则NMOS晶体管16导通，且NMOS晶体管16的漏极电压(恒流反相器19的输出信号)成为低电平，而内部电压Vb成为高电平。这时，在闩锁器31中，置位端子S成为高电平，因此输出端子Q(输出信号Vout)也成为高电平。在此，在输入信号Vin成为高电平后输出信号Vout成为高电平为止的期间，存在延迟时间Ta。该延迟时间Ta是通过电流源11的电流、电容17的电容值和恒流反相器19的反相阈值电压(NMOS晶体管16的阈值电压Vtn)来决定的。
当t3≤t＜t4时，若输入信号Vin成为低电平，则PMOS晶体管24导通，而NMOS晶体管25截止。这样，电流源21对电容27进行充电，因此内部电压Vc缓慢升高。在此，内部电压Vc低于恒流反相器29的反相阈值电压(NMOS晶体管26的阈值电压Vtn)，因此NMOS晶体管26截止，且NMOS晶体管26的漏极电压(恒流反相器29的输出信号)成为高电平，而内部电压Vd成为低电平。
此外，反相器40的输出信号成为高电平，PMOS晶体管14截止，而NMOS晶体管15导通。这样，内部电压Va急剧成为低电平。因而，NMOS晶体管16截止，且NMOS晶体管16的漏极电压成为高电平，而内部电压Vb成为低电平。
当t4≤t时，若内部电压Vc成为恒流反相器29的反相阈值电压(NMOS晶体管26的阈值电压Vtn)以上，则NMOS晶体管26导通，且NMOS晶体管26的漏极电压(恒流反相器29的输出信号)成为低电平，而内部电压Vd成为高电平。这时，在闩锁器31中，复位端子R成为高电平，因此输出端子Q(输出信号Vout)成为低电平。在此，在输入信号Vin成为低电平后输出信号Vout成为低电平为止的期间，存在延迟时间Ta。
在此，就输入电压Vin刚从高电平成为低电平后由低电平成为高电平时的内部电压Va进行说明。图3是表示内部电压Va的时序图。
当t11≤t＜t12时，若输入信号Vin成为高电平，则如上所述，内部电压Va缓慢升高。
当t12≤t＜t13时，若输入信号Vin成为低电平，则如上所述，内部电压Va急剧成为低电平。
当t13≤t＜t14时，若输入信号Vin成为高电平，则如上所述，内部电压Va缓慢升高。
当t14≤t时，若内部电压Va成为恒流反相器19的反相阈值电压(NMOS晶体管16的阈值电压Vtn)以上，则如上所述，输出端子Q(输出信号Vout)成为高电平。在此，在输入信号Vin成为高电平后输出信号Vout成为高电平为止的期间，存在延迟时间Ta(Ta＝t14-t13)。
这样，电容17的电压(内部电压Va)从接地电压VSS成为比恒流反相器19的反相阈值电压(NMOS晶体管16的阈值电压Vtn)高的电压为止的时间成为延迟时间Ta，因此延迟时间Ta是以接地电压VSS为基准而决定的。因而，延迟时间Ta是不依赖于电源电压VDD的。此外，内部延迟电路20也同样。
此外，若输入信号Vin成为高电平，则延迟电路使用内部延迟电路10产生的延迟时间Ta，若输入信号Vin成为低电平，则延迟电路使用内部延迟电路20产生的延迟时间Ta，这些内部延迟电路10及内部延迟电路20是相同的。因而，在输入信号Vin成为高电平时和成为低电平时的延迟时间相等。
此外，当输入信号Vin从高电平成为低电平时，延迟时间Ta立即复位。因而，其后的输入信号Vin从低电平成为高电平时的延迟时间Ta是正确的。在输入信号Vin从低电平成为高电平的场合也同样。
再者，选择电路30为闩锁器31，但并不限定于此(未图示)。选择电路30是选择内部电压Vb和内部电压Vd后输出的电路即可。
<第二实施方式>首先，对第二实施方式的延迟电路的结构进行说明。图4是表示第二实施方式的延迟电路的电路图。
与第一实施方式相比，第二实施方式的延迟电路中，在内部延迟电路10追加了电流源12，在内部延迟电路20追加了电流源22。
电流源12设于NMOS晶体管15的源极与接地端子之间。电流源22设于NMOS晶体管25的源极与接地端子之间。
若输入信号Vin成为高电平而反相器40的输出信号成为低电平，则PMOS晶体管14导通而通过电流源11对电容17进行充电。若输入信号Vin成为高电平，则NMOS晶体管25导通而通过电流源22使电容27放电。此外，若输入信号Vin成为低电平而反相器40的输出信号成为高电平，则NMOS晶体管15导通而通过电流源12使电容17放电。若输入信号Vin成为低电平，则PMOS晶体管24导通而通过电流源21对电容27进行充电。
接着，对延迟电路的动作进行说明。图5是表示延迟时间的时序图。
当t1≤t＜t3时，在图2中若输入信号Vin成为高电平，则PMOS晶体管24截止，而NMOS晶体管25导通，内部电压Vc急剧成为低电平。但是，如图5中的A所示，通过电流源22的放电，内部电压Vc缓慢降低。
与之相伴地，在图2中，内部电压Vd也急剧成为低电平，但如图5中的B所示，通过电流源22的放电，内部电压Vc从电源电压VDD成为低于反相阈值电压Vtn的电压，即，需要经过规定时间，其后，内部电压Vd急剧成为低电平。
当t3≤t时，在图2中，若输入信号Vin成为低电平，则反相器40的输出信号成为高电平，且PMOS晶体管14截止，而NMOS晶体管15导通，内部电压Va急剧成为低电平。但是，如图5中的C所示，通过电流源12的放电，内部电压Va缓慢降低。再者，在这里的规定时间不会作为延迟时间而加以使用。
与之相伴地，在图2中，内部电压Vb也急剧成为低电平，但如图5中的D所示，通过电流源12的放电，内部电压Va从电源电压VDD成为低于反相阈值电压Vtn的电压，即，需要经过规定时间，其后，内部电压Vb急剧成为低电平。再者，在这里的规定时间不会作为延迟时间而加以使用。
在此，就输入电压Vin刚从高电平成为低电平后从低电平成为高电平时的内部电压Va进行说明。图6是表示内部电压Va的时序图。
当t11≤t＜t12时，若输入信号Vin成为高电平，则如上所述，内部电压Va缓慢升高。
当t12≤t＜t13时，若输入信号Vin成为低电平，则如上所述，内部电压Va缓慢降低。
当t13≤t＜t14时，若输入信号Vin成为高电平，则如上所述，内部电压Va缓慢升高。
当t14≤t时，若内部电压Va成为恒流反相器19的反相阈值电压(NMOS晶体管16的阈值电压Vtn)以上，则如上所述，输出端子Q(输出信号Vout)成为高电平。在此，在输入信号Vin成为高电平后输出信号Vout成为高电平为止的期间，存在延迟时间Ta(Ta＝t14-t13)。
此外，在输入信号Vin从高电平成为低电平的场合，延迟时间Ta不会立即复位而缓慢复位。因而，因噪声等而输入信号Vin从高电平成为低电平，然后输入信号Vin成为高电平的场合，延迟时间Ta不会从0再次计数。在输入信号Vin从低电平成为高电平的场合也同样。
(符号说明)
10、20内部延迟电路
11、2电流源
11a、18、21a、28反相器
13、23电流源
19、29恒流反相器
30选择电路
31闩锁器
40反相器

Claims (3)

1.一种使输入信号延迟后输出的延迟电路，其特征在于：
包括被输入所述输入信号的第一内部延迟电路、被输入将所述输入信号反相后的反相输入信号的第二内部延迟电路、以及被输入所述第一内部延迟电路及所述第二内部延迟电路的输出信号且输出所述延迟电路的输出信号的选择电路，
所述第一内部延迟电路及所述第二内部延迟电路具备第一反相器和恒流反相器，
所述第一反相器具备第一电流源、充电用开关、放电用开关和电容，所述充电用开关基于所述输入信号利用所述第一电流源对所述电容进行充电，所述放电用开关基于所述输入信号使所述电容放电，
所述恒流反相器具备第二电流源和NMOS晶体管，当所述电容的电压成为基于所述NMOS晶体管的阈值电压的反相阈值电压以上时输出低电平的输出信号。
2.如权利要求1所述的延迟电路，其特征在于：
所述延迟电路在所述延迟电路的输入端子和所述第一内部延迟电路的输入端子之间具备第二反相器，
所述第一内部延迟电路及第二内部延迟电路分别在所述恒流反相器的输出端子具备第三反相器，
所述选择电路是其置位端子与所述第一内部延迟电路的输出端子连接、复位端子与所述第二内部延迟电路的输出端子连接而输出端子与所述延迟电路的输出端子连接的闩锁器。
3.如权利要求1或2所述的延迟电路，其特征在于：
所述第一反相器在所述放电用开关和接地端子之间具备第三电流源。
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