JP6380827B2 - 遅延回路 - Google Patents
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Description
後述するように、MOSキャパシタは、ゲート電圧に応じてその容量が変動する特性(電圧依存性)を有するので、このMOSキャパシタを遅延回路の遅延要素として用いる場合には、その電圧依存性による遅延時間への影響を抑制する必要がある。
一態様として、前記放電回路は前記放電電流を定電流化するように構成される。また、他の態様として、前記比較回路は例えばCMOSロジック回路で構成される。さらに別の態様として、前記所定の充電開始電圧を1.5ボルト以上とすることができる。
図1に本発明に係る遅延回路の実施形態を示す。この遅延回路は、Pチャネル型のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)からなるスイッチ素子M1、M2、定電流11,I2(11>I2)をそれぞれ発生する定電流源CS1,CS2、キャパシタC及び電圧比較回路COMを備え、集積回路として構成されている。
スイッチ素子M2は、ゲート端子が基準電圧入力端子T3に接続され、ソース端子がキャパシタCの一端に接続されている。定電流源CS2は、キャパシタCを定電流放電するために設けたものであって、一端がスイッチ素子M2のドレイン端子及び電圧比較回路COMの入力端子に接続され、他端が接地されている。電圧比較回路COMの出力端子は出力端子T4に接続されている。なお、定電流源CS1,CS2の発生電流11,I2には11>I2の関係がある。
この結果、厳密にいうと、スイッチ素子M2に流れる電流は、定電流源CS2に流れる電流と上記寄生容量を充電する電流の和ということになる。
図2では、急上昇したあとの電圧Vxが一定値となっているが、これはあくまでも一例であり、電流I2を生成する定電流源CS2の構成によっては一定にならないこともある。例えば、Vx≒Vcとなって、電圧Vxが電圧Vcと共に徐々に上昇することもあり得る。
そこで、本実施形態に係る遅延回路においては、キャパシタCとしてMOSキャパシタを使用している。
図3に、Nチャネル型のMOSFEを用いたMOSキャパシタにおけるゲート電圧Vgと容量比の関係の一例を示す。ここで、容量比は、設計値である飽和(最大)容量値と測定されたMOSキャパシタの容量値との比である。ここでMOSキャパシタの容量値は微分容量で、各ゲート電圧の測定点でゲート電圧を微小に変化させて測定している。この図3に示すように、MOSキャパシタの容量は電圧依存性を有する。これは、上記空乏層によるキャパシタの容量が電圧依存性を持つことに起因している。
例えば、スイッチ素子M1,M2の閾値電圧Vthpを−1.5Vとすると、該スイッチ素子M1が導通している時に電圧Vcが−Vthp=1.5Vにクランプされる。スイッチ素子M1が遮断されると、定電流源CS1からの電流I1によるキャパシタCの充電が開始されるので、電圧Vcが上記クランプ電圧1.5V(充電開始電圧)から徐々に上昇する。
ここで、スイッチ素子M2を制御する基準電圧Vrefを1.0Vとすると、電圧Vcが−Vthp+Vref=2.5Vに到達した時点でスイッチ素子M2が導通する。これに伴い、電圧Vxが急上昇して電圧比較回路COMの出力信号Voutが反転する。
図3に示すように、MOSキャパシタは、ゲート電圧Vgが1.5V以上の領域にあるときに容量の電圧依存性が低くなる。従って、本実施形態の遅延回路によれば、キャパシタCとしてMOSキャパシタを適用しているにもかかわらず、該MOSキャパシタ容量の電圧依存性に起因した遅延時間Tdの精度低下が回避される。
この結果、この比較例に係る遅延回路による遅延時間Td´は、入力信号電圧VinがHレベルに変化した時点から電圧比較回路COMの出力信号Voutが反転する時点までの期間となる。
図3に示すように、MOSキャパシタは、上記遅延時間Td´を規定する電圧の領域において、つまり、ゲート電圧Vgが0〜1.5Vの領域にあるときにおいて、容量の電圧依存性が高くなる。従って、比較例に係る遅延回路においては、キャパシタCの容量の電圧依存性が遅延時間Td´の精度に大きく影響することになる。
なお、スイッチ素子M1に与えるLレベルとして、0Vではなく、0Vより大きく基準電圧Vrefより小さい定電圧を与えるようにしてもよい。
CS1,CS2 定電流源
T1〜T4 端子
C キャパシタ
COM 電圧比較回路
Claims (7)
- MOS構成のキャパシタを遅延要素として使用する遅延回路であって、
入力信号のレベル変化に対応してクランプ動作及びクランプ解除動作を行い、クランプ動作時に前記キャパシタの電圧を所定の充電開始電圧にクランプするクランプ回路と、
前記クランプ動作の解除に伴って前記キャパシタを定電流で充電する充電回路と、
前記キャパシタの充電電圧が所定の大きさに到達する時点で遅延信号を生成する遅延信号生成回路と、
を備え、前記クランプ回路は、第1のMOSFETを用いた前記入力信号に対するソースフォロワ回路を備え、前記所定の充電開始電圧は前記第1のMOSFETの閾値電圧に基づいて規定される正電圧であることを特徴とする遅延回路。 - 前記第1のMOSFETがPチャネル型のMOSFETであることを特徴とする請求項1に記載の遅延回路。
- 前記遅延信号生成回路は、
前記キャパシタに接続されて、該キャパシタの充電電圧が前記所定の大きさに到達する時点で導通する第2のMOSFETを有し、該第2のMOSFETを介して前記キャパシタを放電させる放電回路と、
前記第2のMOSFETを介して入力される前記キャパシタの充電電圧を基準電圧と比較する比較回路と、を備え、
前記放電回路による放電電流は、前記充電回路による充電電流よりも小さく設定されることを特徴とする請求項1または2に記載の遅延回路。 - 前記第2のMOSFETがゲート端子に基準電圧が印加されているPチャネル型のMOSFETであることを特徴とする請求項3に記載の遅延回路。
- 前記放電回路は、前記放電電流を定電流化するように構成されていることを特徴とする請求項3または4に記載の遅延回路。
- 前記比較回路がCMOSロジック回路で構成されていることを特徴とする請求項3ないし5のいずれか1項に記載の遅延回路。
- 前記所定の充電開始電圧が1.5ボルト以上であることを特徴とする請求項1ないし6のいずれか1項に記載の遅延回路。
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