JP4855748B2 - 遅延回路及び遅延回路を使用した電源システム装置 - Google Patents
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遅延回路には、デジタル遅延回路とアナログ遅延回路があり、デジタル遅延回路は、基準クロックとカウンタで構成され、基準クロックのパルス数をカウンタに設定された値だけカウントした後、入力信号を出力して伝搬させるものである。これに対して、アナログ遅延回路は、例えばコンデンサに電荷を充放電するために要する時間を利用して、入力信号を遅延させ出力して伝搬させるものである(例えば、特許文献1参照。)。
図5において、入力信号Sinがローレベルからハイレベルになると、インバータ101によってPMOSトランジスタM101がオンすると共にNMOSトランジスタM102がオフし、電源電圧VCCからPMOSトランジスタM101及び抵抗R101を介してコンデンサC101に電流が流れ、コンデンサC101は充電される。該充電時間は、抵抗R101とコンデンサC101との時定数で決まる。バッファ102の入力端の電圧は上昇し、該電圧がバッファ102のしきい値電圧を超えるとバッファ102の出力端から出力される信号はハイレベルに立ち上がる。このため、遅延回路100は、入力信号Sinがローレベルからハイレベルに立ち上がってから、抵抗R101とコンデンサC101との時定数で決まる時間だけ遅延して出力信号をローレベルからハイレベルに立ち上げる。
また、出荷テストでは、該テストに要するコストを削減するために、テスト時間を短くしたいという要求から、所定のテストモードを設定して、コンデンサC101の容量を例えば1/10の10pFにする場合があった。このようにすると、バッファ102の入力端のインピーダンスが更に大きくなるという問題があった。
これらのことから、コンデンサC101をLSIに外付けする方法が考えられるが、この場合、コンデンサC101を接続するLSIの端子に隣接する接続端子の信号変化の影響を受けやすくなる等の問題があった。
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を2値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
を備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であるものである。
前記入力信号の信号レベルに応じて前記コンデンサの充放電を行う、前記コンデンサに対する充電時間及び放電時間が個別に設定可能な充放電制御回路と、
前記コンデンサの端子電圧を2値化して出力する2値化回路と、
を備え、
前記インピーダンス制御部は、前記遅延部のコンデンサへの充放電が停止する期間、該コンデンサと前記2値化回路の入力端との接続部のインピーダンスを低下させるようにした。
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれローレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の正側電源電圧に接続してインピーダンスを低下させる第1スイッチ回路と、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれハイレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の負側電源電圧に接続してインピーダンスを低下させる第2スイッチ回路と、
を備えるようにした。
前記各遅延回路は、
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を2値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
をそれぞれ備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であるものである。
前記入力信号の信号レベルに応じて前記コンデンサの充放電を行う、前記コンデンサに対する充電時間及び放電時間が個別に設定可能な充放電制御回路と、
前記コンデンサの端子電圧を2値化して出力する2値化回路と、
を備え、
前記インピーダンス制御部は、前記遅延部のコンデンサへの充放電が停止する期間、該コンデンサと前記2値化回路の入力端との接続部のインピーダンスを低下させるようにした。
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれローレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の正側電源電圧に接続してインピーダンスを低下させる第1スイッチ回路と、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれハイレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の負側電源電圧に接続してインピーダンスを低下させる第2スイッチ回路と、
を備えるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における遅延回路の回路例を示した図である。
図1において、遅延回路1は、入力信号SinをCRの時定数で決まる遅延時間だけ遅延させて出力する。
遅延回路1は、入力端INに入力された入力信号Sinを前記遅延時間遅延させて出力端OUTから出力信号Soとして出力する遅延部2と、遅延部2のインピーダンス制御を行うインピーダンス制御部3とで構成されている。
図1において、コンデンサC1とバッファ12の入力端との接続部をノードaとし、NAND回路15の出力端とPMOSトランジスタM3のゲートとの接続部をノードbとし、NOR回路16の出力端とNMOSトランジスタM4のゲートとの接続部をノードcとする。
入力信号Sinがローレベルからハイレベルに立ち上がると、インバータ11によってPMOSトランジスタM1がオンすると共にNMOSトランジスタM2がオフし、電源電圧VCCからPMOSトランジスタM1及び抵抗R1を介してコンデンサC1に電流が流れ、コンデンサC1は充電される。該充電時間は、抵抗R1とコンデンサC1との時定数で決まる。ノードaの電圧は上昇し、該電圧がバッファ12のしきい値電圧を超えるとバッファ12の出力端から出力される信号Soはハイレベルに立ち上がる。このため、遅延回路1は、入力信号Sinがローレベルからハイレベルに立ち上がってから、抵抗R1とコンデンサC1との時定数で決まる時間だけ遅延して出力信号Soをローレベルからハイレベルに立ち上げる。
入力信号Sinがローレベルからハイレベルに立ち上がると、ノードaの電圧が上昇してバッファ12のしきい値電圧を超えるまでの間、出力端OUTはローレベルであることから、ノードbはハイレベルであると共にノードcはローレベルである。このため、PMOSトランジスタM3及びNMOSトランジスタM4は共にオフし、ノードaはハイインピーダンスの状態にある。
同様に、入力信号Sinがハイレベルからローレベルに立ち下がると、ノードaの電圧が低下してバッファ12のしきい値電圧以下になるまでの間、出力端OUTはハイレベルであることから、ノードbはハイレベルであると共にノードcはローレベルである。このため、PMOSトランジスタM3及びNMOSトランジスタM4は共にオフし、ノードaはハイインピーダンスの状態にある。
入力端INと出力端OUTが共にハイレベルである場合は、PMOSトランジスタM3がオンすると共にNMOSトランジスタM4がオフする。このため、ノードaは低いインピーダンスで電源電圧VCCに接続されており、ノイズに対して影響を受け難くなっている。
このようなことから、コンデンサC1に対して充放電を行わない期間は、ノードaを低インピーダンス状態にすることができ、ノイズの影響を受け難くすることができる。
図3において、電源システム装置20は、複数の電源回路REG1〜REGn(nは、n>1の整数)と該電源回路REG1〜REGnに対応して設けられた遅延回路DEL1〜DELnを備えている。なお、図3のVbatは、バッテリ等の直流電源(図示せず)から入力される電源電圧である。遅延回路DEL1〜DELnは、それぞれ図1の遅延回路1と同じ回路構成をなしており、コンデンサへの充放電時間が設定されるCRの時定数がそれぞれ独自に設定されている。すなわち、図1における抵抗R1,R2の各抵抗値及び/又はコンデンサC1の容量値がそれぞれ独自に設定されている。
ここで、システム作動開始時に、負荷L1〜Lnに電源供給を開始する順序が決まっており、例えば該負荷L1〜Lnは携帯電話等に使用されるCPUや液晶ドライバ等の各半導体チップ等をなす。電源システム装置20は、外部からの起動信号Saがハイレベルに立ち上がると作動開始する。該起動信号Saは遅延回路DEL1〜DELnにそれぞれ入力され、遅延回路DEL1〜DELnで遅延された後、対応する電源回路REG1〜REGnに順次出力される。電源回路REG1〜REGnは、対応する遅延回路DEL1〜DELnからハイレベルの起動信号Saが入力されると作動開始し、対応する負荷L1〜Lnへの電源供給を開始する。
図4における図1との相違点は、インバータ11、PMOSトランジスタM1、NMOSトランジスタM2及び抵抗R1,R2をバッファ31及び抵抗R31に置き換えたことにある。これに伴って、図1の遅延部2を遅延部2aに、図1の遅延回路1を遅延回路1aにした。
遅延部2aは、バッファ12,31、コンデンサC1及び抵抗R31で構成されている。バッファ31において、入力端は入力端INに接続され、出力端は抵抗R31を介してバッファ12の入力端に接続されている。バッファ12の入力端と接地電圧との間にコンデンサC1が接続され、抵抗R31、バッファ12の入力端及びコンデンサC1との接続部をノードaとする。
このように、本第1の実施の形態における遅延回路は、コンデンサC1に対して充放電を行わない期間は、インピーダンス制御部3によって、ノードaを低インピーダンス状態にすることができ、ノイズの影響を受け難くすることができる。
2,2a 遅延部
3 インピーダンス制御部
11 インバータ
12,31 バッファ
15 NAND回路
16 NOR回路
20 電源システム装置
M1,M3 PMOSトランジスタ
M2,M4 NMOSトランジスタ
R1,R2,R31 抵抗
C1 コンデンサ
REG1〜REGn 電源回路
L1〜Ln 負荷
Claims (12)
- 2値化された入力信号を所定の時間遅延させて出力する遅延回路において、
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を2値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
を備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であることを特徴とする遅延回路。 - 前記インピーダンス制御部は、前記入力信号の信号レベルが変化してから前記所定の遅延時間後に、前記コンデンサの端子のインピーダンスを低下させることを特徴とする請求項1記載の遅延回路。
- 前記インピーダンス制御部は、前記遅延部の入力信号と出力信号の信号レベルの検出をそれぞれ行い、該入力信号と該出力信号との信号レベルが異なる期間は、前記コンデンサの端子のインピーダンスを低下させる動作を停止することを特徴とする請求項2記載の遅延回路。
- 前記遅延部は、
前記入力信号の信号レベルに応じて前記コンデンサの充放電を行う、前記コンデンサに対する充電時間及び放電時間が個別に設定可能な充放電制御回路と、
前記コンデンサの端子電圧を2値化して出力する2値化回路と、
を備え、
前記インピーダンス制御部は、前記遅延部のコンデンサへの充放電が停止する期間、該コンデンサと前記2値化回路の入力端との接続部のインピーダンスを低下させること特徴とする請求項1、2又は3記載の遅延回路。 - 前記インピーダンス制御部は、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれローレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の正側電源電圧に接続してインピーダンスを低下させる第1スイッチ回路と、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれハイレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の負側電源電圧に接続してインピーダンスを低下させる第2スイッチ回路と、
を備えることを特徴とする請求項4記載の遅延回路。 - 前記第1スイッチ回路及び第2スイッチ回路は、前記遅延部の入力信号と出力信号の各信号レベルが異なる期間は、前記コンデンサと前記2値化回路の入力端との接続部の対応する各電源電圧への接続をそれぞれ遮断して、インピーダンスを低下させる動作をそれぞれ停止することを特徴とする請求項5記載の遅延回路。
- 入力された起動信号に応じて作動し、対応する各負荷にそれぞれ電源供給を行う複数の電源回路と、入力された2値の制御信号を所定の時間遅延させて対応する該各電源回路に前記起動信号として出力するそれぞれの遅延回路とを備えた電源システム装置において、
前記各遅延回路は、
前記入力信号の信号レベルに応じてそれぞれ所定の時定数でコンデンサの充放電を行い、該コンデンサの端子電圧を2値化して出力し、該充放電時間に応じた遅延時間だけ前記入力信号を遅延させて出力する遅延部と、
該遅延部のコンデンサへの充放電が停止する期間、該コンデンサの充放電を行うときよりも該コンデンサの端子のインピーダンスを低下させるインピーダンス制御部と、
をそれぞれ備え、
前記遅延部は、前記コンデンサに対する充電時間及び放電時間が個別に設定可能であることを特徴とする電源システム装置。 - 前記インピーダンス制御部は、前記入力信号の信号レベルが変化してから前記所定の遅延時間後に、前記コンデンサの端子のインピーダンスを低下させることを特徴とする請求項7記載の電源システム装置。
- 前記インピーダンス制御部は、前記遅延部の入力信号と出力信号の信号レベルの検出をそれぞれ行い、該入力信号と該出力信号との信号レベルが異なる期間は、前記コンデンサの端子のインピーダンスを低下させる動作を停止することを特徴とする請求項8記載の電源システム装置。
- 前記遅延部は、
前記入力信号の信号レベルに応じて前記コンデンサの充放電を行う、前記コンデンサに対する充電時間及び放電時間が個別に設定可能な充放電制御回路と、
前記コンデンサの端子電圧を2値化して出力する2値化回路と、
を備え、
前記インピーダンス制御部は、前記遅延部のコンデンサへの充放電が停止する期間、該コンデンサと前記2値化回路の入力端との接続部のインピーダンスを低下させること特徴とする請求項7、8又は9記載の電源システム装置。 - 前記インピーダンス制御部は、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれローレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の正側電源電圧に接続してインピーダンスを低下させる第1スイッチ回路と、
前記遅延部の入力信号と出力信号の各信号レベルの検出を行い、該各信号レベルがそれぞれハイレベルである期間は、前記コンデンサと前記2値化回路の入力端との接続部を所定の負側電源電圧に接続してインピーダンスを低下させる第2スイッチ回路と、
を備えることを特徴とする請求項10記載の電源システム装置。 - 前記第1スイッチ回路及び第2スイッチ回路は、前記遅延部の入力信号と出力信号の各信号レベルが異なる期間は、前記コンデンサと前記2値化回路の入力端との接続部の対応する各電源電圧への接続をそれぞれ遮断して、インピーダンスを低下させる動作をそれぞれ停止することを特徴とする請求項11記載の電源システム装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005282303A JP4855748B2 (ja) | 2005-09-28 | 2005-09-28 | 遅延回路及び遅延回路を使用した電源システム装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005282303A JP4855748B2 (ja) | 2005-09-28 | 2005-09-28 | 遅延回路及び遅延回路を使用した電源システム装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007096661A JP2007096661A (ja) | 2007-04-12 |
JP4855748B2 true JP4855748B2 (ja) | 2012-01-18 |
Family
ID=37981840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005282303A Expired - Fee Related JP4855748B2 (ja) | 2005-09-28 | 2005-09-28 | 遅延回路及び遅延回路を使用した電源システム装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4855748B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010056677A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | デューティ可変回路 |
JP2010166108A (ja) | 2009-01-13 | 2010-07-29 | Seiko Instruments Inc | 遅延回路 |
KR101273753B1 (ko) * | 2011-08-04 | 2013-06-12 | 삼성전기주식회사 | 반도체 회로 |
CN103647545A (zh) * | 2013-11-29 | 2014-03-19 | 无锡中星微电子有限公司 | 一种延迟单元电路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0722425B2 (ja) * | 1984-09-21 | 1995-03-08 | 株式会社東芝 | 無線電話装置 |
JP2591627B2 (ja) * | 1987-09-30 | 1997-03-19 | 京セラ株式会社 | シヤッタ駆動用の電磁アクチュエータ |
JPH05175800A (ja) * | 1991-12-21 | 1993-07-13 | Nissan Motor Co Ltd | 雑音除去回路 |
JPH05175799A (ja) * | 1991-12-24 | 1993-07-13 | Nissan Motor Co Ltd | 雑音除去回路 |
US5479132A (en) * | 1994-06-06 | 1995-12-26 | Ramtron International Corporation | Noise and glitch suppressing filter with feedback |
JPH0870241A (ja) * | 1994-08-26 | 1996-03-12 | Nippon Motorola Ltd | 遅延回路 |
JPH08162924A (ja) * | 1994-12-09 | 1996-06-21 | Unisia Jecs Corp | ノイズ除去装置 |
JP3278764B2 (ja) * | 1997-11-07 | 2002-04-30 | エヌイーシーマイクロシステム株式会社 | 遅延回路 |
JP4417005B2 (ja) * | 2002-12-27 | 2010-02-17 | 株式会社日立製作所 | インバータ装置 |
-
2005
- 2005-09-28 JP JP2005282303A patent/JP4855748B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2007096661A (ja) | 2007-04-12 |
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Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080131 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101221 |
|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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R250 | Receipt of annual fees |
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