CN101840919B - Vts绝缘栅极双极晶体管 - Google Patents
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Abstract
本发明涉及VTS绝缘栅极双极晶体管。在一种实施例中，功率晶体管器件包括衬底，衬底与下方的缓冲层形成PN结。该功率晶体管器件还包括第一区域、与缓冲层的顶面相邻的漂移区域、以及体区域。体区域将第一区域与漂移区域分开。第一和第二电介质区域与漂移区域的相反的横向侧壁分别相邻。这些电介质区域沿垂直方向从紧挨着体区域下方处至少延伸到缓冲层中。第一和第二场板分别布置在第一和第二电介质区域中。对正向导通进行控制的沟槽栅极布置在与体区域相邻并与体区域绝缘的电介质区域上方。
Description
技术领域
本发明涉及功率半导体器件结构和用于制造高压晶体管的工艺。
背景技术
高压场效应晶体管(HVFET)以及高压功率半导体器件的其他变种是半导体领域公知的。许多HVFET使用了这样的器件结构：该结构包括轻度掺杂的、延伸的漏极区域，当器件处于“关断”状态时，该区域支撑或阻断所施加的高压(例如几百伏特)。由于高电阻的外延层，工作于高电压(例如500-700V或更高)的普通MOSFET功率器件的“导通”状态漏极-源极电阻(RDS(ON))通常很大，在高漏极电流的情况下尤其如此。例如，在传统的功率MOSFET中，轻度掺杂的延伸的漏极区域(也称为漂移区)通常涉及晶体管总的导通状态电阻的95％。
为了对抗传导损耗问题，已经提出了各种替换性的设计结构。例如，在垂直薄硅(VTS)MOSFET中，通过在薄的硅层中采用分级掺杂分布来降低传导损耗，所述薄的硅层被位置相邻的厚氧化物中嵌入的场板(fieldplate)耗尽。但是，VTS结构的一个问题是由于大的场板(耦合到源极端子)对硅柱(耦合到漏极端子)的重叠造成较大的输出电容(Coss)。这种较大的输出电容限制了器件的高频开关性能。传统的VTS MOSFET结构的另一个缺点是需要经过漂移区域沿垂直方向的线性分级的掺杂分布，这常常难以控制并且制造成本很高。
在称为CoolMOSTM概念的另一种途径中，通过交替的N-和P-降低表面场(RESURF)层来减小传导损耗。在CoolMOS TM器件中，只通过多数(majority)载流子来提供电导性，即，没有双极电流(少数载流子)的贡献。由于CoolMOSTM高压功率MOSFET设计不包括大的沟槽场板结构，所以它还因较低的Coss而有利。不过，在某些应用中，CoolMOSTM设计仍然会有高到不可接受的传导性损耗。
绝缘栅极双极晶体管(即IGBT)是少数载流子功率半导体器件，它通过在单一的器件结构中由FET控制输入和双极功率开关晶体管相结合而实现了较低的传导损耗。但IGBT设计的主要缺点是，由于外延漂移区域中堆积的少数载流子造成的特征“尾电流”，开关频率通常被限制在60kHz或更低。换言之，在更高频率(100kHz或更高)下由较差的开关性能造成的开关损耗仍然是个问题。针对改善IGBT设计的开关速度而进行的尝试包括使用超薄晶片(～75μm或更小)的非穿通结构。但是超薄晶片工艺带来了显著的成本增加，并增加了制造工艺的复杂性。
附图说明
根据下文的详细说明以及附图会更完整地理解本发明，但是不应认为本发明局限于所示的具体实施例，它们仅仅是用于说明和理解。
图1图示了垂直薄硅(VTS)绝缘栅极双极晶体管(IGBT)结构的示例性侧面剖视图。
图2A图示了制造处理中，在P+衬底上形成N-掺杂的外延层的初始步骤之后，VTS IGBT结构的示例性侧面剖视图。
图2B图示了在垂直深沟槽刻蚀之后，图2A的示例性器件结构。
图2C图示了在形成填充深垂直沟槽的电介质区域和场板之后，图2B的示例性器件结构。
图2D图示了在对硅衬底的顶面进行掩膜并对下方的电介质区域进行第一刻蚀之后，图2C的示例性器件结构。
图2E图示了在形成栅极沟槽的第二电介质刻蚀之后，图2D的示例性器件结构。
图2F图示了在栅极沟槽中形成沟槽栅极之后，图2E的示例性器件结构。
具体实施方式
下面的说明中阐述了具体细节(例如材料类型、尺寸、结构特征、工艺步骤等)以提供对于本发明的完整理解。但是，本领域技术人员理解，实施本发明并不一定需要这些具体细节。应当明白，附图中的要素是代表性的，并且为了清楚起见并未按比例绘制。
图1图示了VTS IGBT 10的一种示例性侧面剖视图，IGBT 10具有的结构包括P+掺杂的硅衬底11上形成的、N-型硅的多个隔离开的延伸漏极区域13。在图1的示例中，由重度掺杂的N+缓冲层12将延伸漏极区域13从P+衬底11分开。在一种实施例中，延伸漏极区域13是外延层的一部分，所述外延层从N+缓冲层12延伸到硅晶片的顶面。衬底11受到重度掺杂，以使其对于经过漏电极漏洞的电流造成的电阻尽可能小，所述漏电极在完工的器件中位于衬底11底部。
VTS IGBT 10还包括P-主体区域14。在每个P-主体区域14上方的晶片外延层的顶面处，一对N+掺杂的源极区域15a和15b在横向上由P-型区域16分开。由图可见，每个P-主体区域14布置在延伸漏极区域13中相应的一者正上方并在垂直方向上将该延伸漏极区域与N+源极区域15a、15b以及P-型区域16分开。图1的器件结构还包括沟槽栅极结构，该沟槽栅极结构具有栅极17(例如由多晶硅组成)和栅极绝缘层28，栅极绝缘层28使栅极17与相邻的侧壁P-主体区域14绝缘。栅极绝缘层28可以包括热生长的二氧化硅或其他合适的电介质绝缘材料。在制造完工的器件中，向栅极17施加合适的电压电位造成沿P-主体区域14的垂直侧壁部分形成导电沟道，使得电流可以经过半导体材料垂直流动，即从P+衬底11向上经过缓冲层12和延伸漏极区域13，经过垂直地形成的传导沟道，到达布置了源极区域15的、硅晶片的顶面。
在另一种实施例中，不是在半导体柱的横向宽度方向上将P+区域16布置在N+源极区域15a、15b之间(如图1所示)，而是可以在每个柱的横向长度(即从附图的纸面进出)上将N+源极区域15和P+区域交替地形成在各个柱的顶部。换言之，根据取截面的位置，像图1所示那样给出的剖视图将具有在柱17的整个横向宽度上延伸的N+源极区域15或P+区域16。在这样的实施例中，每个N+源极区域15在(沿柱的横向长度的)两侧由P+区域16接合。类似地，每个P+区域16在(沿柱的横向长度的)两侧由N+源极区域15接合。
本领域技术人员可以理解，P+衬底11还用作垂直PNP双极结晶体管的P+发射极层。用基本术语来表示的话，VTS IGBT 10包括由上述沟槽栅极MOSFET结构控制的半导体器件，所述半导体器件具有由交替的PNPN导电类型(P+衬底11-N+缓冲层12和N-延伸漏极层13-P-主体区域14-N+源极区域15)构成的四个层。本领域技术人员还可以理解，将N+缓冲层12包括在内有利地在高压阻断期间防止了漂移区域13中形成的关断状态耗尽层到达P+发射极(衬底)层11。
在图1的示例性器件结构中，延伸漏极区域13、P-主体14、源极区域15a、15b和P+区域16共同构成了硅材料的平台(mesa)或柱(在本申请中这两个术语是同义的)。
下文将结合图2A-图2F说明，这些柱是通过选择性地除去各个柱或平台的相反侧的半导体材料区域，而由垂直沟槽限定的。每个柱的高度和宽度，以及相邻的垂直沟槽之间的间距，可以由器件的击穿电压要求来确定。在各种实施例中，这些柱具有约30μm至120μm厚的范围内的垂直高度(厚度)。例如，在大约1mm×1mm尺寸的管芯上形成的VTS IGBT可以具有约60μm的垂直厚度。作为另一个示例，约2mm-4mm的管芯上形成的晶体管结构在每一侧可以具有约30μm厚的柱结构。在某些实施例中，每个柱的横向宽度可以在能够可靠制造的范围内尽可能地窄(例如约0.4μm至0.8μm宽)，以实现非常高的击穿电压(例如600-800V)。
相邻的一对柱(包括N-延伸漏极区域13)被示出为在横向上由深沟槽电介质区域19分开。电介质区域19可以包括二氧化硅、氮化硅或其他合适的电介质材料。在形成深沟槽之后，可以用各种公知的方法形成电介质区域19，这些方法包括热生长和化学气相沉积。在图1的示例中，每个电介质区域19从栅极17正下方向下延伸到N+缓冲层12。换言之，在所示的实施例中，电介质区域19大体上垂直地经过漂移区域13的整个垂直厚度延伸。
另一种实施例中，电介质区域19可以从紧接着栅极17的下方垂直向下大体上穿过漂移区域13的整个厚度延伸，但是停止在除了N+缓冲层12的地方。
每个电介质区域19中布置有场板18，场板18与N+缓冲层12、P+衬底以及相邻的半导体柱完全绝缘。用来形成场板18的导电材料可以包括重度掺杂的多晶硅、金属(或金属合金)、硅化物或其他合适的导电材料。在完工的器件结构中，场板18在正常情况下作为电容器板，这些板可以在VTS IGBT处于关断状态时(即当漏极升高的高压电位时)用来将电荷的延伸漏极区域耗尽。场板部件可以连接到该图的纸面以外某个位置处的场板电极。
在一种实施例中，将各个场板19与每个相邻的柱(延伸漏极区域13)的侧壁分开的电介质(氧化物)区域19的横向厚度约为4μm。场板19可以在能够可靠地制造的情况下被制造得尽可能窄，因为场板部件占据了硅面积而对器件的传导性或击穿电压特性没有直接贡献。在一种实施例中，场板18的宽度约为0.5μm-3.0μm。
本领域技术人员可以理解，在正向(导通状态)传导过程中，通过将少数载流子(空穴)从双极器件的P+发射极层11注入到漂移区域13中，N-漂移区域13的电阻被大大降低。当使VTS IGBT在导通和关断之间开关时，这些注入的少数载流子通常需要时间来进入和离开(复合)漂移区域13。在图1所示的示例性器件结构中，少数载流子的复合(也称为“寿命限制(lifetime killing)”)是通过沿着大侧壁区域产生的众多界面阱来完成的，所述侧壁区域是由N-漂移区域13与电介质(例如氧化物)区域19的界面形成的。例如，当器件从导通状态(正向传导)向关断状态(阻断电压)切换时，沿N-漂移区域13的侧壁区域的界面阱有效地帮助迅速从漂移区域13清除少数载流子，从而改善了器件的高速开关性能。在关断过程中，耦合为接地的场板18的存在还有助于将漂移区域13中存在的少数载流子吸引到位置沿侧壁区域的界面阱。
在图1的示例中，场板19可以耦合到最低芯片电位，例如接地。源极也可以联到场板(处于最低芯片电位)，或者源极区域也可以留在浮动状况。换言之，图1的实施例不限于源极跟随器配置。所示的VTS IGBT器件结构可以被实现为四端器件，其中，漏极(发射极)、源极(集电极)、场板和绝缘栅极部件各自连接到分别的电路端子。在另一种实施例中，场板和绝缘栅极部件可以连接在一起。
在关断状态下，高电压(例如600V-800V，或更高)分别被施加到各个漏极(发射极)11和源极(集电极)15区域两端。随着电压增大，漂移区域13相反两侧场板区域18的存在将使N型漂移区域耗尽自由载流子。漂移区域13的掺杂分布可以被调节成使得造成的电场沿着从漏极到源极的路径大致恒定。在一种实施例中，使外延层12的掺杂浓度线性地渐变，以产生表现出大体上均匀的电场分布的延伸漏极区域。例如，掺杂浓度可以是在N+缓冲层12附近最高、在P-体区域14附近最低、并在二者之间线性地渐变。在其他实施例中，漂移区域13中的掺杂分布梯度随着漂移区域的垂直深度变化而变化(即不同的斜率)。换言之，掺杂分布梯度可以在离漂移区域13的底部最近处最陡峭，并在P-体区域14附近最浅。
图2A-图2F分别是图示了在示例性制造处理中处于不同阶段的示例性VTS IGBT结构的侧面剖视图。由这些附图所示的制造处理可以用来形成图1的器件。该处理开始于图2A，该附图图示了制造处理中，在P+硅衬底11上方形成N-掺杂的层12、13的初始步骤之后，VTS IGBT结构的示例性侧面剖视图。在一种实施例中，N+缓冲层12具有10-15μm厚范围内的垂直厚度。N+层11受到重度掺杂，以使其对向漏极(发射极)电极经过的电流的电阻尽可能小，所述漏极(发射极)电极在完工的器件中位于衬底的底部。N+缓冲层12的重度掺杂还防止了在反向偏压阻断过程中对P+衬底11的穿通。层12的掺杂可以随着层的形成而同时执行。N-外延层13的掺杂也可以随着层的形成而同时执行。
在形成了层12和13之后，对半导体晶片的顶面进行合适的掩膜，然后将深垂直沟槽22刻蚀到N-外延层13中。图2B图示了制造处理中在垂直沟槽刻蚀之后，VTS IGBT的示例性侧面剖视图，所述垂直沟槽刻蚀形成了由深沟槽22分隔开的、N-掺杂的半导体材料的硅柱或平台。每个柱的高度和宽度，以及相邻的垂直沟槽22之间的间距，可以由器件的击穿电压需求来确定。如前所述，这些分隔开的外延材料13的柱最终形成成品深沟槽IGBT器件结构的N-型外延漏极或漂移区域。
应当明白，在各种实施例中，每个柱可以在(进出纸面的)正交方向上延伸很大的横向距离。在某些实施例中，由每个柱形成的N-型漂移区域的横向宽度可以在能够可靠地制造的程度内尽可能地窄，以实现很高的击穿电压(例如600-800V)。
此外，还应当明白，尽管图1的示例图示的截面图具有半导体材料的三个柱，该半导体材料包括三个分隔开的N-漂移区域，但是应当明白，在制造完工的器件中，相同的器件结构可以在整个半导体管芯的两个横向方向上被重复或复制多次。其他实施例可以视情况包括更多的或更少的半导体区域。例如，某些替换实施例可以包括掺杂分布从顶部向底部变化的漂移区域。其他实施例可以在形成分隔开的柱的半导体材料(例如N-漂移区域)的横向宽度上包括多个陡峭的(即阶跃式)变化。例如，漂移区域13可以在硅晶片的顶面附近被制造得更宽，并在离N+缓冲层12最近处被制造得更宽。
图2C图示了在形成填充了深垂直沟槽的电介质区域和场板之后，图2B的示例性器件结构。这些步骤可以以各种不同的工艺顺序来执行。在一种实施例中，首先在N型外延柱13的侧壁上形成电介质层19，并在沟槽的底部覆盖N+缓冲层12。在此之后，用多晶硅或其他合适的导电材料对沟槽的剩余部分随后进行填充以形成场板18。电介质层优选地包括二氧化硅，但也可以使用氮化硅或其他合适的电介质材料。在这种示例中，氧化物区域19覆盖了由一个深沟槽22分开的一对相邻柱13的相对的侧壁。侧壁氧化物区域19覆盖了每个相应沟槽中N型外延区域(柱)13的暴露部分。氧化物区域19可以用各种公知的方法形成，包括热生长和化学气相沉积。
或者，可以用电介质材料(例如氧化物)完全填充每个沟槽22，随后通过掩膜和刻蚀步骤来使沟槽开口，然后由形成场板18的导电材料填充该沟槽。
如图2C所示，电介质区域19覆盖了每个外延层柱的侧壁。场板18和电介质区域19完全填充了每个沟槽22。场板18从晶片的顶面沿着N-外延层13的整个高度向下延伸。在形成了区域19之后，可以用传统技术(例如化学机械抛光)对硅衬底的顶面进行平面化。
图2D图示了在对硅衬底的顶面进行掩膜之后，图2C的示例性器件结构。在这种示例中，掩膜层25包括光刻胶的层，该层具有以氧化物区域19的上方为中心的经显影的开口24。注意，外延区域13的每个柱正上方的掩膜层21那部分延伸(即重叠)到超过柱的侧壁部分的边缘一段短的距离。这具有留下侧壁氧化物的薄层覆盖氧化物区域19的第一和第二侧壁部分的效果。即，每个开口24的最接近每个N-外延柱13的边缘与侧壁不一致；而是有意地使开口24偏离，从而使每个开口24的最近边缘与相应的柱侧壁离开小的距离。在一种实施例中，重叠距离大约为0.2μm至0.5μm。
通过除去开口24正下方的范围中的区域19的电介质材料，由第一电介质刻蚀形成栅极沟槽26。在一种实施例中，第一电介质刻蚀是大体上各向异性的等离子体刻蚀。第一电介质刻蚀被向下执行到所需的深度(即目标深度)，在一种实施例中该深度约为3μm深。例如可以将C4F8/CO/Ar/O2气体的混合物用于等离子体刻蚀。注意，第一刻蚀的各向异性的性质在栅极沟槽中产生了大体上垂直的侧壁轮廓，该轮廓不延伸或穿透到各个柱13的侧壁。换言之，掩膜层25的重叠距离使得经过开口24的各向异性刻蚀不会攻击N-外延柱13的侧壁；相反，包括氧化物区域19的一部分电介质材料在第一电介质刻蚀之后仍然覆盖柱13的侧壁范围。
图2E图示了在除去栅极沟槽中覆盖N-外延柱13的侧壁的氧化物之后，图2D的示例性器件结构。可以经过掩膜层25的开口24执行第二电介质刻蚀，以完全除去N-外延柱的侧壁上剩余的氧化物。在一种实施例中，第二电介质刻蚀是湿法刻蚀(例如使用经缓冲的HF)，其具有大体上各向同性的性质。结果，一对栅极沟槽开口27使沿柱或平台的侧壁的外延硅材料暴露出来。
在所示的实施例中，第二电介质刻蚀具有高的选择性，这意味着它以比刻蚀硅快得多的速率刻蚀电介质材料。利用这样的处理，每个侧壁的硅表面不被破坏，从而能够在侧壁表面上随后生长高质量的栅极氧化物。另外，由于第二电介质刻蚀的大体上各向同性的性质，栅极沟槽在垂直和横向的方向上以相似的速率受到刻蚀。但是，由于第二电介质刻蚀被用来除去硅平台侧壁上剩余的几十微米的二氧化硅，所以对于沟槽栅极开口27的长细比的总体影响相对较小。在一种实施例中，每个栅极沟槽开口27的横向宽度约为1.5μm宽，最终深度约为3.5μm。
图2F图示了在除去掩膜层25、形成高质量的薄的(例如
)栅极氧化物层28并随后对栅极沟槽进行填充之后，图2E的示例性器件结构，所述栅极氧化物层28覆盖了N-外延柱13的暴露侧壁部分。在一种实施例中，栅极氧化物层28是热生长的，具有100至1000A范围的厚度。在形成栅极氧化物28之前除去掩膜层25。每个栅极沟槽的剩余部分被填充有掺杂多晶硅或其他合适的材料，其在完工的VTS IGBT器件结构中形成栅极部件17。在一种实施例中，每个栅极部件17具有约1.5μm的横向宽度和约3.5μm的深度。
本领域技术人员可以理解，掩膜层的重叠距离应当足够大，使得即使在最差的掩膜失准误差场合的情况下，所获得的掩膜层25相对于每个N-外延柱13的重叠情况仍然会防止等离子体刻蚀沿相反的柱侧壁中任一者攻击硅材料。类似地，掩膜层25的重叠距离应当不会大到使得在最差的掩膜失准误差情况下不能通过合理的第二电介质刻蚀除去任一侧壁19上剩余的氧化物。例如，如果重叠距离发生得太大，则将覆盖了N型外延柱13的侧壁部分的氧化物除去所需的第二电介质刻蚀可能造成栅极部件17与场板18之间(即将其分开)的剩余氧化物过度变薄，可能造成这些元件之间的隔离不充分。
可以在沟槽栅极结构已经完工之后，在每个N-漂移区域13的顶部附近形成N+源极(集电极)区域15a和15b以及P-主体区域14。源极区域15和P-主体区域14各自可以用普通的沉积、扩散和/或注入工艺技术形成。在形成N+源极区域15之后，可以通过用传统制造方法形成源极(集电极)、漏极(发射极)、场板和MOSFET栅电极来完成晶体管器件，这些电极电连接到器件的各个区域/材料(为了清楚起见，图中未示出)。
尽管已经结合具体器件类型对上述实施例进行了说明，但是本领域技术人员可以理解，在本发明的范围内可以有各种变更和替换形式。例如，尽管已经说明了各种VTS IGBT，但是所示的方法、布局和结构同样可以应用到其他结构和器件类型，包括肖特基、二极管、MOS和双极结构。因此，说明书和附图应当认为是示例性的而不是限制性的。
Claims (27)
1.一种功率晶体管器件，包括：
第一导电类型的衬底；
第二导电类型的缓冲层，所述第二导电类型与所述第一导电类型相反，所述缓冲层布置在所述衬底的顶部，所述衬底与所述缓冲层之间形成第一PN结；
半导体材料的多个柱，每个柱包括：
所述第二导电类型的第一区域；
所述第一导电类型的体区域，所述体区域与所述第一区域相邻；
所述第二导电类型的漂移区域，其从所述体区域向所述缓冲层沿垂直方向延伸，所述体区域与所述漂移区域之间形成第二PN结；
所述柱的相邻对沿横向由电介质区域分开，所述电介质区域从至少刚刚接近所述第二PN结并处于所述第二PN结下方的地方沿垂直方向向下至少延伸到所述缓冲层中，电介质层与所述柱的相邻对的各个漂移区域形成侧壁界面；
场板部件，布置在所述电介质层内，所述场板部件具有沿所述垂直方向延伸的长度，所述场板部件由导电材料形成，所述场板部件与所述漂移区域和所述缓冲层完全绝缘；
沟槽栅极，其布置在所述电介质区域中与所述体区域相邻，所述栅极与所述体区域和所述场板部件绝缘；
其中，当所述功率晶体管器件处于导通状态时，所述第一PN结和所述第二PN结作为双极晶体管工作，其中所述衬底包括发射极，所述第一区域包括集电极，所述沟槽栅极用作对所述发射极与所述集电极之间的正向导通进行控制的场效应晶体管(FET)的控制输入端；当所述功率晶体管处于关断状态时，所述第一PN结受到反向偏压。
2.根据权利要求1所述的功率晶体管器件，其中，所述场板部件从与所述第一区域的顶面相邻处向下延伸到与所述缓冲层的顶面大体相邻。
3.根据权利要求1所述的功率晶体管器件，还包括栅极，所述栅极布置在所述第一电介质区域和所述第二电介质区域内与所述体区域相邻处，所述栅极与所述体区域、第一场板和第二场板绝缘。
4.根据权利要求1所述的功率晶体管器件，其中，所述漂移区域沿所述垂直方向具有线性地渐变的掺杂分布。
5.根据权利要求1所述的功率晶体管器件，其中，所述第一导电类型为p型，所述第二导电类型为n型。
6.根据权利要求1所述的功率晶体管器件，其中，所述场板部件包括重度掺杂的多晶硅。
7.根据权利要求1所述的功率晶体管器件，其中，所述电介质区域包括二氧化硅。
8.根据权利要求1所述的功率晶体管器件，其中，所述电介质区域沿所述垂直方向向下延伸到所述缓冲层中。
9.根据权利要求1至8中任一项所述的功率晶体管器件，其中，所述场板部件耦合到所述最低芯片电位。
10.根据权利要求1至8中任一项所述的功率晶体管器件，其中，所述场板部件耦合到地。
11.一种制造于半导体管芯上的功率晶体管器件，包括：
第一导电类型的衬底，其布置在所述半导体管芯的底部；
第二导电类型的缓冲层，所述第二导电类型与所述第一导电类型相反，所述缓冲层与所述衬底的顶面相邻以在其间形成PN结；
所述第二导电类型的第一区域，布置在所述半导体管芯的顶面处或顶面附近，所述第一区域包括场效应晶体管(FET)的源极区域，所述场效应晶体管在所述功率晶体管器件处于导通状态时对所述衬底与所述第一区域之间沿垂直方向的正向导通进行控制，所述第一区域还包括双极晶体管的集电极而所述衬底还包括发射极，当在所述导通状态工作时所述双极晶体管沿所述垂直方向传导电流；
所述第一导电类型的第二区域，与所述第一区域相邻地布置在所述顶面处或所述顶面附近，所述第二区域包括所述双极晶体管的集电极；
所述第一导电类型的体区域，所述体区域与所述第一区域和所述第二区域二者的底面相邻；
所述第二导电类型的漂移区域，其从所述缓冲层的顶面沿垂直方向向所述体区域的底面延伸；
第一电介质区域和第二电介质区域，其与所述漂移区域的相对的横向侧壁部分分别相邻，这些电介质区域从紧接着所述体区域下方处沿所述垂直方向向下至少延伸到所述缓冲层中；
栅极，其布置成与所述体区域相邻并与所述体区域绝缘，所述栅极从所述第一区域的底面沿所述垂直方向向下至少延伸到所述体区域的底面；以及
第一场板和第二场板，分别布置在所述第一电介质区域和所述第二电介质区域内，所述第一场板和所述第二场板各自从紧挨着所述栅极最下部分上方处沿所述垂直方向向下延伸到所述缓冲层的顶面附近，所述第一场板和所述第二场板与所述漂移区域和所述缓冲层完全绝缘。
12.根据权利要求11所述的功率晶体管器件，其中，所述漂移区域沿所述垂直方向具有线性地渐变的掺杂分布。
13.根据权利要求11所述的功率晶体管器件，其中，所述第一导电类型为p型，所述第二导电类型为n型。
14.根据权利要求11所述的功率晶体管器件，其中，所述第一场板和所述第二场板包括多晶硅。
15.根据权利要求11所述的功率晶体管器件，其中，所述第一电介质区域和所述第二电介质区域包括二氧化硅。
16.根据权利要求11所述的功率晶体管器件，其中，所述缓冲层具有的掺杂浓度高到足以在所述功率晶体管器件处于关断状态时防止穿通到所述衬底。
17.根据权利要求11所述的功率晶体管器件，其中，所述漂移区域具有的横向宽度在所述缓冲层与所述体区域之间沿所述垂直方向大体上恒定。
18.根据权利要求11所述的功率晶体管器件，其中，所述第一电介质区域和所述第二电介质区域在所述垂直方向上延伸到所述衬底中。
19.一种制造在半导体管芯上的功率晶体管器件，包括：
第一导电类型的衬底，所述衬底包括双极晶体管的发射极；
第二导电类型的缓冲层，所述第二导电类型与所述第一导电类型相反，所述缓冲层布置在所述衬底的顶面上；
半导体材料的多个柱，每个柱沿垂直方向延伸并具有第一侧壁和第二侧壁，每个柱包括：
所述第二导电类型的第一区域，布置在所述半导体管芯的顶面处或顶面附近，所述第一区域包括场效应晶体管(FET)的源极；
所述第一导电类型的第二区域，与所述第一区域相邻地布置在所述顶面处或所述顶面附近，所述第二区域包括所述双极晶体管的集电极；
所述第二导电类型的漂移区域；和
所述第一导电类型的体区域，所述体区域垂直地把所述第一区域和所述第二区域从所述漂移区域分开；
第一电介质区域和第二电介质区域，其布置在每个所述柱的相反两侧，所述第一电介质区域和所述第二电介质区域大体上覆盖第一横向侧壁和第二横向侧壁，从而产生与所述漂移区域相邻的界面阱，所述第一电介质区域和所述第二电介质区域沿所述垂直方向延伸到所述缓冲层中；
第一场板和第二场板，其分别布置在所述第一电介质区域和所述第二电介质区域中；
绝缘栅极，其包括所述场效应晶体管的栅极，布置成与所述体区域相邻并与所述体区域绝缘，当所述功率晶体管器件以导通状态工作时，向所述绝缘栅极施加电压电位造成电流流经所述第一区域与所述衬底之间，当所述功率晶体管器件以关断状态工作时，所述漂移区域被夹断。
20.根据权利要求19所述的功率晶体管器件，其中，所述第一场板和所述第二场板与所述漂移区域和所述缓冲层完全绝缘。
21.根据权利要求19所述的功率晶体管器件，还包括第一共用电极，共用于所述场效应晶体管的漏极和所述双极晶体管的所述发射极，所述第一共用电极布置在所述衬底的底部。
22.根据权利要求21所述的功率晶体管器件，其中，所述漂移区域包括所述场效应晶体管的漏极区域。
23.根据权利要求19所述的功率晶体管器件，其中，在所述功率晶体管器件从导通状态向关断状态切换的过程中，所述界面阱起作用以帮助除去所述漂移区域中的少数载流子。
24.根据权利要求19所述的功率晶体管器件，其中，所述缓冲层具有的掺杂浓度高到足以在所述功率晶体管器件以关断状态工作时防止穿通到所述衬底。
25.根据权利要求19所述的功率晶体管器件，其中，所述漂移区域具有的横向宽度在所述缓冲层与所述体区域之间沿所述垂直方向大体上恒定。
26.根据权利要求19所述的功率晶体管器件，其中，所述第一电介质区域和所述第二电介质区域不延伸到所述衬底中。
27.根据权利要求19所述的功率晶体管器件，其中，所述第一电介质区域和所述第二电介质区域延伸到所述衬底中。
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