CN103295888A - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种具备通过自对准而形成的沟槽栅构造的半导体装置及其制造方法。实施方式的半导体装置的制造方法具备：在沟槽的内部形成控制电极的工序；将相邻的所述沟槽之间的半导体层，残留隔着第一绝缘膜与所述控制电极面对的部分，而蚀刻到超过所述控制电极的上端的深度的工序；形成从所述半导体层的表面到达不超过所述控制电极的下端的深度的第二导电型的第一半导体区域的工序；形成将与所述第一半导体区域及所述半导体层的所述部分相接的部分单晶化后的导电层的工序；以及形成第二半导体区域的工序，该第二半导体区域包括扩散了所述导电层中包含的第一导电型的杂质的所述半导体层的所述部分、和所述导电层的单晶化后的部分。

Description

半导体装置及其制造方法
本申请享受以日本专利申请2012-44157号（申请日：2012年2月29日）为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
为了降低功率半导体装置的导通电阻而推进了芯片构造的细微化。例如，在具有沟槽栅结构的MOSFET（Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管）中，通过使栅极间隔变窄而高密度化，可以扩大沟道宽度，减小导通电阻。
但是，芯片构造的细微化中，光刻法的提升是必不可少的，导致制造成本的上升。因此，使用了不依赖于光刻法的自对准技术的制造方法是必要的。
发明内容
实施方式提供一种具备通过自对准而形成的沟槽栅构造的半导体装置及其制造方法。
实施方式的半导体装置的制造方法具备：在并排设置于第一导电型的半导体层的多个沟槽的内部，形成隔着第一绝缘膜与所述半导体层对置的控制电极的工序；在所述沟槽的各自的内部，在所述控制电极之上形成第二绝缘膜的工序；将相邻的所述沟槽之间的所述半导体层，残留隔着所述第一绝缘膜与所述控制电极面对的部分，而蚀刻到超过所述控制电极的上端的深度的工序；以及形成第二导电型的第一半导体区域的工序，该第二导电型的第一半导体区域从所述半导体层的表面到达不超过所述控制电极的下端的深度。并且具备：形成覆盖所述第一绝缘膜、所述第二绝缘膜及所述第一半导体区域的表面的第一导电型的导电层的工序，该导电层是将与所述第一半导体区域及所述半导体层的所述部分相接的部分单晶化后的导电层；以及形成隔着所述第一绝缘膜与所述控制电极对置的第一导电型的第二半导体区域的工序，该第二半导体区域包括扩散了所述导电层中包含的第一导电型的杂质的所述半导体层的所述部分、和所述导电层的单晶化后的部分。还具备：选择性地形成从所述单晶化后的导电层的表面到达所述第一半导体区域的第二导电型的第三半导体区域的工序；以及形成与所述第二半导体区域及所述第三半导体区域相接、并覆盖所述第一绝缘膜及所述第二绝缘膜的主电极的工序。
附图说明
图1是表示第一实施方式的半导体装置的示意性剖视图。
图2（a）、（b）、（c）是表示第一实施方式的半导体装置的制造过程的示意性剖视图。
图3（a）、（b）是表示继图2之后的制造过程的示意性剖视图。
图4（a）、（b）是表示继图3之后的制造过程的示意性剖视图。
图5（a）、（b）是表示继图4之后的制造过程的示意性剖视图。
图6（a）、（b）是表示继图5之后的制造过程的示意性剖视图。
图7（a）、（b）是表示继图6之后的制造过程的示意性剖视图。
图8（a）、（b）是表示继图7之后的制造过程的示意性剖视图。
图9（a）、（b）是表示继图8之后的制造过程的示意性剖视图。
图10（a）、（b）、（c）是表示第一实施方式的变形例的半导体装置的制造过程的示意性剖视图。
图11是表示第二实施方式的半导体装置的示意性剖视图。
图12（a）、（b）是表示第二实施方式的半导体装置的制造过程的示意性剖视图。
图13（a）、（b）是表示继图12之后的制造过程的示意性剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，对图中的相同部分赋予相同附图标记并适当省略其详细说明，并对不同部分进行说明。下述实施方式中，将第一导电型作为n型、将第二导电型作为p型进行说明，但是，也可以将第一导电型作为p型、将第二导电型作为n型。此外，适当参照图中所示的X-Y正交坐标进行说明。
（第一实施方式）
图1是表示实施方式的半导体装置100的示意性剖视图。半导体装置100例如是具有沟槽栅构造的功率MOSFFET，可以使用硅晶片形成。例如，使用在n型硅晶片之上外延生长了低浓度的n型硅层的晶片。
以下的说明中，示出使用硅晶片制造的例子，但并非限定于此。例如也可以使用碳化硅（SiC）、氮化镓（GaN）等化合物半导体。
半导体装置100例如具备n型硅层即n型漂移层10（n型半导体层）、p型基底区域20（第一半导体区域）以及n型源极区域27（第二半导体区域）。p型基底区域20设置在n型漂移层10之上，n型源极区域27设置在p型基底区域20之上。而且，在以贯通n型源极区域27和p型基底区域20而到达n型漂移层10的深度设置的沟槽3的内部，具备栅电极30（第一控制电极）。栅电极30隔着设置于沟槽3的内面的栅极绝缘膜5（第一绝缘膜）与p型基底区域20和n型源极区域27对置。沟槽3例如设置为在图1的纵深（日本語：奥行き)方向上延伸的带状。
半导体装置100具备设置于n型源极区域27的中央的接触孔33，并进一步具备设置于其底面的p型接触区域35（第三半导体区域）。而且，具备覆盖沟槽3和n型源极区域27的上方、并延伸到接触孔33的内部的源电极40。源电极40在接触孔33的内部与n型源极区域27和p型接触区域35相接。p型接触区域35构成从接触孔33的底面连通到p型基底区域20、并将p型基底区域20和源电极40之间连接的p型区域。
在栅电极30之上设置绝缘膜15（第二绝缘膜），将源电极40和栅电极30之间绝缘。
并且，本实施方式中，设置覆盖绝缘膜15的n型多晶硅层25b。n型多晶硅层25b覆盖绝缘膜15的整个表面，并与n型源极区域27连接。而且，源电极40隔着n型多晶硅层25b覆盖栅极绝缘膜5和绝缘膜15。
另一方面，在n型漂移层10的下表面侧设置漏电极50。漏电极50经由与n型漂移层10的下表面10b相接的n型漏极层43而与n型漂移层10电连接。
此外，在沟槽3的底部和栅电极30之间设置场板电极7（第二控制电极）。场板电极7隔着场板绝缘膜9与n型漂移层10对置。
场板电极7例如通过未图示的部分而电连接到源电极40，控制n型漂移层10的电场分布。而且使漏极、源极间耐压提高。
接着，以下参照图2~图9说明半导体装置100的制造方法。图2（a）~图9（b）是表示半导体装置100的制造过程的示意性剖视图。
如图2（a）所示，在n型半导体层10形成沟槽3。n型半导体层10例如是厚度5~10μm、具有1×1016~3×1016cm-3的杂质浓度的n型硅层。
在n型半导体层10的上表面10a，例如形成由硅氧化膜构成的蚀刻掩模53，并使用RIE（Reactive Ion Etching：反应离子蚀刻）法形成多个沟槽3。沟槽3沿着n型半导体层10的上表面10a并排设置，例如形成为在图2（a）的纵深方向上延伸的带状。并排设置的沟槽3的间距例如为1μm以下。
接着，如图2（b）所示，例如使用CDE（Chemical Dry Etching：化学干法蚀刻）法蚀刻沟槽3的内面，扩大其宽度。由此，除去在RIE的过程中形成在沟槽3的内面上的损伤层。结果，沟槽3的宽度例如成为0.3~0.5μm，其深度DT为1~10μm。
接着，除去蚀刻掩模53，如图2（c）所示，形成覆盖沟槽3的内面的场板绝缘膜9。场板绝缘膜9例如是将n型半导体层10（n型硅层）热氧化后的硅氧化膜（SiO2膜），并形成为50~200nm的厚度。
接着，如图3（a）所示，形成埋入沟槽3的内部的多晶硅层7a。多晶硅层7a例如使用CVD（Chemical Vapor Deposition：化学气相沉积）法来形成。进而，将n型杂质扩散到多晶硅层7a，使其具有导电性。
接着，如图3（b）所示，将多晶硅层7a回蚀，在沟槽3的下部形成场板电极7。在多晶硅层7a的蚀刻中，例如使用CDE法。
接着，如图4（a）所示，例如通过湿法蚀刻除去沟槽3的开口3a和场板电极7之间的场板绝缘膜9，使场板电极7的上端7b露出。
接着，如图4（b）所示，在沟槽3的上部的壁面3b形成栅极绝缘膜5（第一绝缘膜）。栅极绝缘膜5例如是硅氧化膜，通过将露出到壁面3b的n型半导体层10热氧化而形成。而且，使栅极绝缘膜5的厚度比场板绝缘膜9薄。同时，场板电极7的上端7b也被热氧化，形成绝缘层57。
接着，如图5（a）所示，形成埋入沟槽3的上部的多晶硅层30a。多晶硅层30a例如使用CVD法形成。进而，将n型杂质扩散到多晶硅层30a，使其具有导电性。
接着，如图5（b）所示，将多晶硅层30a回蚀，在场板电极7之上形成栅电极30。多晶硅层30a回蚀到沟槽3的内部的规定深度。由此，在栅电极30之上形成空间3c。此外，栅电极30隔着栅极绝缘膜5与n型半导体层10对置。场板电极7和栅电极30之间通过绝缘膜57绝缘。
接着，如图6（a）所示，形成埋入栅电极30之上的空间3c的绝缘膜15b（第二绝缘膜）。绝缘膜15b例如是硅氧化膜，可以通过使用了TEOS（TetraEthOxySilane：正硅酸乙酯）的CVD法形成。
接着，如图6（b）所示，例如使用RIE法将绝缘膜15b回蚀，在栅电极30之上形成埋入了空间3c的绝缘膜15。即，控制蚀刻量，以使绝缘膜15的上表面15a成为与n型半导体层10的上表面10a大致相同的位置。
并且，通过湿法蚀刻绝缘膜15的上表面15a，使其与n型半导体层10的上表面10a相比向内侧凹陷。例如，通过包含稀释了的氢氟酸的蚀刻液来进行蚀刻。在沟槽3的壁面3b形成的栅极绝缘膜5，在绝缘膜15和n型半导体层10之间延伸。
接着，如图7（a）所示，将相邻的沟槽3之间的n型半导体层10蚀刻到超过栅电极30的上端30a的深度。例如，使用RIE法，在硅氧化膜和硅的选择比成为1：7的条件下进行蚀刻。
图7（b）是示意性地表示相邻的沟槽3之间的n型半导体层10的蚀刻后的形状的部分剖视图。n型半导体层10的上表面10a位于比栅电极30的上端30a靠下侧。而且，n型半导体层10的两端所残留的部分沿着栅极绝缘膜5向上方延伸。
在本实施方式中，将隔着栅极绝缘膜5与栅电极30对置的部分残留而蚀刻n型半导体层10。例如，如果沟槽3为圆锥形状、且横向（X方向）的宽度被设置为在深度方向（Y方向）上变窄，则通过具有各向异性的RIE条件，可以将沿着绝缘膜5延伸的部分（以下称为残留部10c）残留而蚀刻n型半导体层10。
接着，如图8（a）所示，从n型半导体层10的上表面10a向深度方向（Y方向）形成p型基底区域20。例如，将作为p型杂质的硼（B），离子注入到n型半导体层10的上表面10a，施加热处理而使硼活性化，使其向Y方向扩散。p型基底区域20的p型杂质的浓度例如为5×1016~5×1017cm-3。
p型基底区域20被设置为从n型半导体层10的上表面10a到栅电极30的上端30a和下端30b之间的深度。即，其下端形成为不超过栅电极30的下端30b的深度。
接着，如图8（b）所示，在栅极绝缘膜5、绝缘膜15、n型半导体层10的残留部10c和p型基底区域20的表面形成n型导电层25。n型导电层25包括在残留部10c及p型基底区域20的表面形成的n型硅区域25a和在栅极绝缘膜5及绝缘膜15的表面形成的n型多晶硅层25b。例如，使用CVD法来外延生长与p型基底区域20的表面和残留部10c的表面相接并单晶化了的n型硅区域25a。此时，在栅极绝缘膜5及绝缘膜15的表面形成n型多晶硅层25b。在n型硅区域25a和n型多晶硅层25b中例如掺杂磷（P）作为n型杂质，其浓度为5×1018~2×1019cm-3。
此外，在两侧的残留部10c，n型硅区域25a在横向（X方向）上生长。因此，在n型硅区域25a的中央形成接触孔33。而且，接触孔33的宽度可以根据X方向上的沟槽3的间隔、和n型硅区域25a的厚度来进行控制。
接着，如图9（a）所示，在接触孔33的底面离子注入p型杂质例如硼（B），形成p型接触区域35。p型接触区域35的p型杂质浓度例如为1×1018~5×1018cm-3，比p型基底区域20的p型杂质浓度高。此外，p型接触区域35作为与p型基底区域20连通的p型区域而形成。
此外，在用于使离子注入到接触孔33的底面的p型杂质活性化的热处理中，n型硅区域25a所含有的n型杂质扩散到残留部10c，使其导电型反转为n型。
在上述的工序中，例如，可以不形成注入掩模而在晶片的整个面上离子注入p型杂质。即，通过相对于晶片面垂直地注入p型杂质，可以使注入接触孔33的壁面的p型杂质的量比注入其底面的p型杂质的量少。因此，在接触孔的底面，可以使n型硅区域25a反转为p型而形成p型接触区域35，并将露出到接触孔33的壁面的n型硅区域25a仍旧维持为n型。由此，可以选择性地形成p型接触区域35，并形成包括残留部10c和n型硅区域25a的n型源极区域27。
如图9（a）所示，n型源极区域27形成在p型基底区域20之上，并隔着栅极绝缘膜5与栅电极30对置。并且，n型源极区域27与n型多晶硅层25b相连而形成。
接着，如图9（b）所示，形成隔着n型多晶硅层25b覆盖栅极绝缘膜5和绝缘膜15、并且延伸到接触孔33的内部的源电极40。源电极40在接触孔33的内部与p型接触区域35和n型源极区域27相接。
源电极40例如包含铝。并且，在源电极40与n型源极区域27及p型接触区域35之间，例如可以形成包含钛钨（TiW）的阻挡金属（barrier metal）层。
如上所述，在本实施方式的制造方法中，不使用光刻法而通过自对准来在相邻的沟槽3之间形成接触孔33。而且，源电极40可以形成与n型源极区域27和p型接触区域35相接的沟槽接触构造。并且，接触孔33的宽度为0.1μm或者能够比其窄，可以实现低成本的微细加工。
并且，在栅极绝缘膜5及绝缘膜15与源电极40之间设置n型多晶硅层25b。由此，可以缓和在栅极绝缘膜5及绝缘膜15与源电极40之间产生的应力，进而可以提高源电极40与栅极绝缘膜5及绝缘膜15之间的密接性。结果，能够提高半导体装置100的可靠度。
图10是表示第一实施方式的变形例的半导体装置的制造过程的示意性剖视图。本变形例中，如图10（a）所示，形成覆盖p型基底区域20的表面及n型半导体层10的残留部10c的表面、并且覆盖栅极绝缘膜5及绝缘膜15的表面的p型导电层37。p型导电层37包括在p型基底区域20的表面及n型半导体层10的残留部10c的表面形成的p型硅区域37a（第四半导体区域）和在栅极绝缘膜5及绝缘膜15的表面形成的p型多晶硅层37b。p型硅区域37a例如是通过CVD法在p型基底区域20的表面和残留部10c的表面外延生长后得到的单晶硅。而且，p型硅区域37a的p型杂质的浓度比p型基底区域20的p型杂质的浓度高。
也可以在p型基底区域20的表面及残留部10c的表面选择性地外延生长p型硅区域37a。
接着，如图10（b）所示，在p型导电层37之上形成n型导电层25。n型导电层25包括在p型硅区域37a之上形成的n型硅区域25a、和在p型多晶硅层37b之上形成的n型多晶硅层25b。
接着，如图10（c）所示，在接触孔33的底面离子注入p型杂质、例如硼（B），选择性地形成p型接触区域35。
在本变形例中，使p型导电层37中掺杂的p型杂质的量比n型导电层25中掺杂的n型杂质的量少。因此，p型硅区域37a的p型杂质的浓度比n型硅区域25a的n型杂质浓度低。于是，通过用于使p型杂质活性化的热处理，将n型导体层25中掺杂的n型杂质扩散到p型导电层37及残留部10c，使其反转为n型。由此，可以形成包括n型硅区域25a、p型硅区域37a和残留部10c的n型源极区域27。
另一方面，p型硅区域37a中掺杂的p型杂质扩散到n型硅区域25a，补偿其n型杂质，降低有效的n型杂质的浓度。由此，可以容易地形成p型接触区域35。
即，在p型基底区域20之上形成的n型硅区域25a中高浓度掺杂了n型杂质的情况下，为了使其反转而形成p型区域，需要增加p型杂质的剂量。例如，为了增加离子注入的p型杂质的剂量，而延长注入时间，或提高离子束的强度。但是，这会导致制造效率的降低或装置的大型化，增加制造成本。另外，有时难以使高剂量地注入的杂质活性化。在本变形例中，通过形成p型硅区域37a，可以将离子注入到接触孔33的底面的p型杂质的剂量抑制得较低。由此可以降低制造成本。
（第二实施方式）
图11是表示第二实施方式的半导体装置200的示意性剖视图。半导体装置200具备n型漂移层10、p型基底区域20以及n型源极区域27。p型基底区域20设置在n型漂移层10之上，n型源极区域27设置在p型基底区域20之上。而且，在沟槽3的内部具备栅电极30。
在本实施方式中，设置于n型源极区域27的中央的接触孔33与p型基底区域20连通。而且，在其底面设置p型接触区域35。由此，能够在p型基底区域20中形成p型接触区域35，可以降低从p型基底区域20到源电极40的空穴的排出电阻。
接着，参照图12和图13说明半导体装置200的制造方法。图12和图13是表示半导体装置200的制造过程的示意性剖视图。
如图12（a）所示，将相邻的沟槽3之间的n型半导体层10蚀刻到超过栅电极30的上端30a的深度，形成p型基底区域20。在p型基底区域20的两端，n型半导体层10的残留部10c沿着栅极绝缘膜5向上方延伸。
接着，如图12（b）所示，在栅极绝缘膜5、绝缘膜15、残留部10c和p型基底区域20的表面形成n型导电层25。n型导电层25包括在残留部10c及p型基底区域20之上形成的n型硅区域25a和在栅极绝缘膜5及绝缘膜15的表面形成的n型多晶硅层25b。此外，在n型硅区域25a的中央形成接触孔33。
接着，如图13（a）所示，对在绝缘膜15之上形成的n型多晶硅层25b和接触孔33的底面的n型硅区域25a进行蚀刻。例如，使用该图中的Y方向的蚀刻速度比X方向的蚀刻速度快的RIE的各向异性蚀刻条件来进行蚀刻。由此，例如形成与p型基底区域20连通的接触孔33a。此外，接触孔33a即使不与p型基底区域20连通，只要蚀刻n型硅区域25a而形成得较深即可。
另一方面，与栅极绝缘膜5相接的n型多晶硅层25b在Y方向上较厚，因此不会全部蚀刻，而残留在n型硅区域25a之上。即，残留部10c的表面上形成的n型硅区域25a不被蚀刻，而保持原样。
接着，如图13（b）所示，在接触孔33a的底面，例如使用离子注入法，选择性地形成p型接触区域35。在用于使离子注入到接触孔33a的底面的p型杂质活性化的热处理中，n型杂质从n型硅区域25a扩散到残留部10c，并使其反转为n型区域。由此，形成包括n型硅区域25a和残留部10c的n型源极区域27。
接着，形成覆盖绝缘膜15和n型多晶硅层25b、并向接触孔33a的内部延伸的源电极40。源电极40在接触孔33a的内部，与n型源极区域27和p型接触区域35的各自的表面接触并电连接。
在本实施方式的半导体装置200中，与半导体装置100相比，可以在p型基底区域20的更深的位置形成p型接触区域35。因此，可以降低来自p型基底区域20的空穴的排出电阻，可以提高开关特性。此外，可以提高n型漂移层10中的雪崩耐压。
以上，说明了本发明的某些实施方式，但是，这些实施方式是作为例子来提示的，而并非试图限定发明的范围。这些新的实施方式能够以其它各种方式来实施，且在不脱离发明主旨的范围内可以进行各种省略、置换和变更。这些实施方式和其变形包含在发明的范围或主旨内，并且同样包含在权利要求书所记载的发明及与其等同的范围内。
符号说明
3…沟槽、3a…开口、3b…壁面、3c…空间、5…栅极绝缘膜、7…场板电极、7a、30a…多晶硅层、7b…上端、9…场板绝缘膜、10…n型半导体层（n型漂移层）、10a…上表面、10b…下表面、10c…残留部、15、15b…绝缘膜、15a…上表面、20…p型基底区域、25…n型导电层、25a…n型硅区域、25b…n型多晶硅层、27…n型源极区域、30…栅电极、30a…上端、30b…下端、33、33a…接触孔、35…p型接触区域、37…p型导电层、37a…p型硅区域、37b…n型多晶硅层、40…源电极、43…n型漏极层、50…漏电极、53…蚀刻掩模、57…绝缘层、100、200…半导体装置

Claims (5)

1.一种半导体装置的制造方法，其特征在于，具备：
在并排设置于第一导电型的半导体层的多个沟槽的内部，形成隔着第一绝缘膜与所述半导体层对置的控制电极的工序；
在所述沟槽的各自的内部，在所述控制电极之上形成第二绝缘膜的工序；
将相邻的所述沟槽之间的所述半导体层，残留隔着所述第一绝缘膜与所述控制电极面对的部分，而蚀刻到超过所述控制电极的上端的深度的工序；
形成第二导电型的第一半导体区域的工序，该第一半导体区域从所述半导体层的表面到达不超过所述控制电极的下端的深度；
形成覆盖所述第一绝缘膜、所述第二绝缘膜及所述第一半导体区域的表面的第一导电型的导电层的工序，该导电层是将与所述第一半导体区域及所述半导体层的所述部分相接的部分单晶化后的导电层；
形成隔着所述第一绝缘膜与所述控制电极对置的第一导电型的第二半导体区域的工序，该第二半导体区域包括扩散了所述导电层中包含的第一导电型的杂质的所述半导体层的所述部分、和所述导电层的单晶化后的部分；
选择性地形成从所述单晶化后的导电层的表面到达所述第一半导体区域的第二导电型的第三半导体区域的工序；以及
形成与所述第二半导体区域及所述第三半导体区域相接、并覆盖所述第一绝缘膜及所述第二绝缘膜的主电极的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，还具备：
在所述第一半导体区域的表面，形成与所述第一半导体区域相比第二导电型的杂质的浓度更高的第四半导体区域的工序。
3.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
通过向所述导电层的表面、离子注入第二导电型的杂质并施以热处理，同时形成所述第二半导体区域和所述第三半导体区域。
4.一种半导体装置，其特征在于，具备：
第一导电型的半导体层；
第二导电型的第一半导体区域，设置在所述半导体层之上；
第一导电型的第二半导体区域，设置在所述第一半导体区域之上；
第一控制电极，设置在贯通所述第二半导体区域和所述第一半导体区域并到达所述半导体层的深度的沟槽的内部，隔着设置在所述沟槽的内面的第一绝缘膜与所述第一半导体区域及所述第二半导体区域对置；
第三半导体区域，从设置于所述第二半导体区域的接触孔的底面连通到所述第一半导体区域；
第一导电型的导体层，覆盖设置在所述第一控制电极之上的第二绝缘膜，并与所述第二半导体区域连接；以及
主电极，向所述接触孔的内部延伸并与所述第二半导体区域及所述第三半导体区域相接，隔着所述导电层覆盖所述第二绝缘膜。
5.如权利要求4所述的半导体装置，其特征在于，还具备：
第二控制电极，设置在所述沟槽的底部和所述第一控制电极之间。
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