JP2000349288A - 縦型ｍｏｓｆｅｔ - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】オン抵抗を著しく下げることが可能でしかも製
造の容易な縦型ＭＯＳＦＥＴを提供する。 【解決手段】ｎ+ ドレイン層１１上のｎドリフト領域１
２の表面層にｐウェル領域１４が形成され、そのｐウェ
ル領域１４内にｎソース領域１５が形成され、ｎソース
領域１５とｎドリフト領域１２とに挟まれたｐウェル領
域１４の表面上にゲート絶縁膜１６を介してゲート電極
１７が設けられ、ｎソース領域１５とｐウェル領域１４
との表面に共通に接触するソース電極１８が設けられた
縦型ＭＯＳＦＥＴにおいて、ｎドリフト領域１２の不純
物濃度分布を深さ方向に次第に高くなる直線的な分布と
し、ｐウェル領域１４の表面からトレンチ２２を掘り下
げ、そのトレンチ２２内に厚い絶縁膜２０を介してソー
ス電極と短絡される多結晶シリコン２１を埋める。
造の容易な縦型ＭＯＳＦＥＴを提供する。 【解決手段】ｎ+ ドレイン層１１上のｎドリフト領域１
２の表面層にｐウェル領域１４が形成され、そのｐウェ
ル領域１４内にｎソース領域１５が形成され、ｎソース
領域１５とｎドリフト領域１２とに挟まれたｐウェル領
域１４の表面上にゲート絶縁膜１６を介してゲート電極
１７が設けられ、ｎソース領域１５とｐウェル領域１４
との表面に共通に接触するソース電極１８が設けられた
縦型ＭＯＳＦＥＴにおいて、ｎドリフト領域１２の不純
物濃度分布を深さ方向に次第に高くなる直線的な分布と
し、ｐウェル領域１４の表面からトレンチ２２を掘り下
げ、そのトレンチ２２内に厚い絶縁膜２０を介してソー
ス電極と短絡される多結晶シリコン２１を埋める。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体素
子、特にＭＯＳＦＥＴを利用した電力用パワーＭＯＳＦ
ＥＴの構造に関する。
子、特にＭＯＳＦＥＴを利用した電力用パワーＭＯＳＦ
ＥＴの構造に関する。
【０００２】
【従来の技術】これまで、縦型パワーＭＯＳＦＥＴは耐
圧とオン抵抗のトレードオフ関係により特性に制限があ
った。最適な構造をもったパワーＭＯＳＦＥＴではオン
抵抗ＲDSonは耐圧ＢＶとの間に ＲDSon ∝ＢＶ2.4-2.6 (1) の関係があることが知られている。これによれば耐圧を
大きくするほど、急激にオン抵抗が増大することがわか
る。
圧とオン抵抗のトレードオフ関係により特性に制限があ
った。最適な構造をもったパワーＭＯＳＦＥＴではオン
抵抗ＲDSonは耐圧ＢＶとの間に ＲDSon ∝ＢＶ2.4-2.6 (1) の関係があることが知られている。これによれば耐圧を
大きくするほど、急激にオン抵抗が増大することがわか
る。
【０００３】しかし、６００V 以上の耐圧クラスにおい
ては、ＭＯＳＦＥＴはオン抵抗が大きくなりすぎるため
に、キャリア増倍効果を利用するオン電圧の低い絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）が
利用されることも多い。
ては、ＭＯＳＦＥＴはオン抵抗が大きくなりすぎるため
に、キャリア増倍効果を利用するオン電圧の低い絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）が
利用されることも多い。
【０００４】但し、ＩＧＢＴはバイポーラ素子であるこ
とから、本質的にスイッチング特性が悪いという問題が
あり、再び、低いオン抵抗のＭＯＳＦＥＴの実現が期待
されていた。
とから、本質的にスイッチング特性が悪いという問題が
あり、再び、低いオン抵抗のＭＯＳＦＥＴの実現が期待
されていた。
【０００５】炭化珪素（以下ＳｉＣと記す）は、最大絶
縁強度がシリコンと比較して非常に大きいことから、オ
ン抵抗が３桁近く小さくできると期待され、近年電力用
素子へ向けて研究開発が盛んに行われている。しかし、
ＳｉＣは物性やプロセス技術がシリコンと著しく異なる
ために、プロセス技術を新たに構築する必要があり、ま
だ先の技術と考えられている。
縁強度がシリコンと比較して非常に大きいことから、オ
ン抵抗が３桁近く小さくできると期待され、近年電力用
素子へ向けて研究開発が盛んに行われている。しかし、
ＳｉＣは物性やプロセス技術がシリコンと著しく異なる
ために、プロセス技術を新たに構築する必要があり、ま
だ先の技術と考えられている。
【０００６】最近、深いｐｎ接合を持つ新しい構造のパ
ワーＭＯＳＦＥＴの提案がなされた［G.Deboy, M.Maer
z, J.-P.Stengl, H.Strack, J.Tihanyi and H.Weber, "
A newgeneration of high voltage MOSFETs breaks the
limit line of silicon", Technical Digest of IEDM9
8 (1998), p.683 参照］。図３はそのパワーＭＯＳＦＥ
Ｔの断面図である。
ワーＭＯＳＦＥＴの提案がなされた［G.Deboy, M.Maer
z, J.-P.Stengl, H.Strack, J.Tihanyi and H.Weber, "
A newgeneration of high voltage MOSFETs breaks the
limit line of silicon", Technical Digest of IEDM9
8 (1998), p.683 参照］。図３はそのパワーＭＯＳＦＥ
Ｔの断面図である。
【０００７】従来の縦型ＭＯＳＦＥＴのドリフト領域に
相当する部分が、ｎドリフト領域２とｐ仕切り領域３と
を交互に並置した並列ｐｎ層で置き換えられた形になっ
ており、並列ｐｎ層での一方の側にはｐウェル領域４
と、その表面層にｎソース領域５とが形成されている。
並列ｐｎ層の他方の側にはｎ+ ドレイン層１があり、そ
の表面にはドレイン電極９が設けられている。ｎドリフ
ト領域２とｎソース領域５とに挟まれたｐウェル領域４
の表面上にはゲート絶縁膜６を介してゲート電極７が設
けられている。８はソース電極であり、ｎソース領域５
とｐウェル領域４の表面に共通に接触して設けられてい
る。
相当する部分が、ｎドリフト領域２とｐ仕切り領域３と
を交互に並置した並列ｐｎ層で置き換えられた形になっ
ており、並列ｐｎ層での一方の側にはｐウェル領域４
と、その表面層にｎソース領域５とが形成されている。
並列ｐｎ層の他方の側にはｎ+ ドレイン層１があり、そ
の表面にはドレイン電極９が設けられている。ｎドリフ
ト領域２とｎソース領域５とに挟まれたｐウェル領域４
の表面上にはゲート絶縁膜６を介してゲート電極７が設
けられている。８はソース電極であり、ｎソース領域５
とｐウェル領域４の表面に共通に接触して設けられてい
る。
【０００８】この構造の意図は、ｎドリフト領域２だけ
ではなく、ｐ仕切り領域３にも空乏層を広げることによ
って、高い濃度のｎドリフト領域２でも充分に耐圧を維
持しようとするものである。そして、この構造を用いる
とｎドリフト領域２の濃度をその幅に逆比例して増加さ
せることが可能であり、すなわち幅を狭くすれば不純物
濃度を高くすることができるので、高耐圧ＭＯＳＦＥＴ
でもｎドリフト領域２の濃度を高めに設定でき、結果と
してオン抵抗を著しく下げることが可能である。
ではなく、ｐ仕切り領域３にも空乏層を広げることによ
って、高い濃度のｎドリフト領域２でも充分に耐圧を維
持しようとするものである。そして、この構造を用いる
とｎドリフト領域２の濃度をその幅に逆比例して増加さ
せることが可能であり、すなわち幅を狭くすれば不純物
濃度を高くすることができるので、高耐圧ＭＯＳＦＥＴ
でもｎドリフト領域２の濃度を高めに設定でき、結果と
してオン抵抗を著しく下げることが可能である。
【０００９】
【発明が解決しようとする課題】しかし、図３の構造の
ＭＯＳＦＥＴは、ｎドリフト領域２とｐ仕切り領域３と
からなる並列ｐｎ層の厚さを耐圧に合わせて大きくしな
ければならない。従って、この構造を実現するために
は、エピタキシャル膜を１０μm 程度積むたびに、ｐ仕
切り領域３を形成するためのアクセプタ不純物の拡散を
行っていく必要がある。
ＭＯＳＦＥＴは、ｎドリフト領域２とｐ仕切り領域３と
からなる並列ｐｎ層の厚さを耐圧に合わせて大きくしな
ければならない。従って、この構造を実現するために
は、エピタキシャル膜を１０μm 程度積むたびに、ｐ仕
切り領域３を形成するためのアクセプタ不純物の拡散を
行っていく必要がある。
【００１０】例えば６００V 素子ではエピタキシャル膜
とイオン注入、および熱処理を６回程度繰り返すことに
なる。これは非常に大きな製造工程の増加につながり、
それだけで全体の製造工程のほぼ半分を占めることにな
る。すなわち従来の素子と比較して製造コストが２倍近
くになるという問題がある。このような問題に鑑み本発
明の目的は、オン抵抗を著しく下げることが可能でしか
も製造の容易な縦型ＭＯＳＦＥＴを提供することにあ
る。
とイオン注入、および熱処理を６回程度繰り返すことに
なる。これは非常に大きな製造工程の増加につながり、
それだけで全体の製造工程のほぼ半分を占めることにな
る。すなわち従来の素子と比較して製造コストが２倍近
くになるという問題がある。このような問題に鑑み本発
明の目的は、オン抵抗を著しく下げることが可能でしか
も製造の容易な縦型ＭＯＳＦＥＴを提供することにあ
る。
【００１１】
【課題を解決するための手段】上記課題解決のため本発
明は、高濃度の第一導電型基板上に形成された低濃度の
第一導電型ドリフト領域と、その表面層に選択的に形成
された第二導電型ウェル領域と、その第二導電型ウェル
領域内に形成された第一導電型ソース領域と、第一導電
型ドリフト領域と第一導電型ソース領域とに挟まれた第
二導電型ウェル領域の表面上に絶縁膜を介して設けられ
たゲート電極と、第一導電型ソース領域と第二導電型ウ
ェル領域との表面に共通に接触するソース電極と、第一
導電型基板の裏面に設けられたドレイン電極とを有する
縦型ＭＯＳＦＥＴにおいて、第二導電型ウェル領域の表
面から掘り下げられた第一導電型基板近くに達するトレ
ンチと、そのトレンチ内壁に沿って素子耐圧に耐える厚
い絶縁膜を介して設けられた導電体とを備え、その導電
体がソース電極と短絡されているものとする。
明は、高濃度の第一導電型基板上に形成された低濃度の
第一導電型ドリフト領域と、その表面層に選択的に形成
された第二導電型ウェル領域と、その第二導電型ウェル
領域内に形成された第一導電型ソース領域と、第一導電
型ドリフト領域と第一導電型ソース領域とに挟まれた第
二導電型ウェル領域の表面上に絶縁膜を介して設けられ
たゲート電極と、第一導電型ソース領域と第二導電型ウ
ェル領域との表面に共通に接触するソース電極と、第一
導電型基板の裏面に設けられたドレイン電極とを有する
縦型ＭＯＳＦＥＴにおいて、第二導電型ウェル領域の表
面から掘り下げられた第一導電型基板近くに達するトレ
ンチと、そのトレンチ内壁に沿って素子耐圧に耐える厚
い絶縁膜を介して設けられた導電体とを備え、その導電
体がソース電極と短絡されているものとする。
【００１２】そのようにすれば、トレンチ内壁に沿って
設けられた導電体がソース電極と短絡されているので、
トレンチ内壁に沿って空乏層が広がり、耐圧を保持する
ことができる。特に、第一導電型ドリフト領域が深さ方
向に、例えば式（２）のような所定の濃度勾配をもつも
のとする。
設けられた導電体がソース電極と短絡されているので、
トレンチ内壁に沿って空乏層が広がり、耐圧を保持する
ことができる。特に、第一導電型ドリフト領域が深さ方
向に、例えば式（２）のような所定の濃度勾配をもつも
のとする。
【００１３】
【数２】 ここで εs ：半導体の誘電率、εox：酸化膜の誘電率、ｑ：素
電荷、ｍ：トレンチのメサの部分の幅、ｔox：酸化膜
厚、ＢＶ：耐圧、ｄ：トレンチの深さである。
電荷、ｍ：トレンチのメサの部分の幅、ｔox：酸化膜
厚、ＢＶ：耐圧、ｄ：トレンチの深さである。
【００１４】そのようにすれば、メサ内部の電界強度が
均一化され、、高電圧に耐えるようにすることができる
〔S.Mahalingam and B.J.Baliga "A Low Forward Drop
HighVoltage Trench MOS Barrier Schottky Rectifier
with Linearly Graded Doping Profile", Proceedings
of 1998 Int. Sym. Power Semiconductor Devices &IC
s, Kyoto (1998), p.187〕。
均一化され、、高電圧に耐えるようにすることができる
〔S.Mahalingam and B.J.Baliga "A Low Forward Drop
HighVoltage Trench MOS Barrier Schottky Rectifier
with Linearly Graded Doping Profile", Proceedings
of 1998 Int. Sym. Power Semiconductor Devices &IC
s, Kyoto (1998), p.187〕。
【００１５】半導体は、シリコンであっても、炭化珪素
であってもよく、炭化珪素であれば、電界強度が約一桁
大きいので、トレンチの深さをシリコンの場合の略１／
１０にできる。
であってもよく、炭化珪素であれば、電界強度が約一桁
大きいので、トレンチの深さをシリコンの場合の略１／
１０にできる。
【００１６】
【発明の実施の形態】［実施例］以下で本発明につい
て、実施例を示しながら詳細に説明する。なお、ここで
説明する炭化珪素は良く知られているように、存在する
多くの多形の内、主に６Ｈおよび４Ｈと呼ばれるものを
対象としている。
て、実施例を示しながら詳細に説明する。なお、ここで
説明する炭化珪素は良く知られているように、存在する
多くの多形の内、主に６Ｈおよび４Ｈと呼ばれるものを
対象としている。
【００１７】図１は本発明を実施した縦型ＭＯＳＦＥＴ
の断面図である。図３の従来の断面図と比較しながら説
明する。ｎ+ ドレイン領域１１の上には、ｎドリフト領
域１２があり、その表面層に選択的にｐウェル領域１４
が形成され、ｐウェル領域１４の内部にｎソース領域１
５が形成されているのは図３のＭＯＳＦＥＴと同じであ
るが、ｐ仕切り領域は設けられておらず、代わりにトレ
ンチ２２が掘り下げられて、絶縁膜２０を介して多結晶
シリコン２１が埋め込まれている。ｎドリフト領域１２
とｎソース領域１５とに挟まれたｐウェル領域１４の表
面上にはゲート絶縁膜１６を介してゲート電極１７が設
けられている。ｎソース領域１５とｐウェル領域１４の
表面に共通に接触してソース電極１８が、ｎ+ ドレイン
層１１の裏面にはドレイン電極１９が設けられている。
ソース電極１８は、多結晶シリコン２１にも接触してい
る。
の断面図である。図３の従来の断面図と比較しながら説
明する。ｎ+ ドレイン領域１１の上には、ｎドリフト領
域１２があり、その表面層に選択的にｐウェル領域１４
が形成され、ｐウェル領域１４の内部にｎソース領域１
５が形成されているのは図３のＭＯＳＦＥＴと同じであ
るが、ｐ仕切り領域は設けられておらず、代わりにトレ
ンチ２２が掘り下げられて、絶縁膜２０を介して多結晶
シリコン２１が埋め込まれている。ｎドリフト領域１２
とｎソース領域１５とに挟まれたｐウェル領域１４の表
面上にはゲート絶縁膜１６を介してゲート電極１７が設
けられている。ｎソース領域１５とｐウェル領域１４の
表面に共通に接触してソース電極１８が、ｎ+ ドレイン
層１１の裏面にはドレイン電極１９が設けられている。
ソース電極１８は、多結晶シリコン２１にも接触してい
る。
【００１８】図１の本発明の構造においては、耐圧を維
持する接合部分はｐｎ接合ではなくＭＯＳ接合となって
いる。図１のトレンチ２２を埋め込んだ多結晶シリコン
２１はｐウェル領域１４とソース電極１８によって短絡
されている。この場合ｎドリフト領域１２は、深さ方向
に前記式（２）の濃度分布Ｎ(y) を持つ。
持する接合部分はｐｎ接合ではなくＭＯＳ接合となって
いる。図１のトレンチ２２を埋め込んだ多結晶シリコン
２１はｐウェル領域１４とソース電極１８によって短絡
されている。この場合ｎドリフト領域１２は、深さ方向
に前記式（２）の濃度分布Ｎ(y) を持つ。
【００１９】例えば、耐圧クラス１０００Ｖのシリコン
ＭＯＳＦＥＴの場合、トレンチの深さｄは６０μm 、ト
レンチのメサ幅ｍが１０μm 、絶縁膜２０の厚さｔOXが
５μm 、ｎドリフト領域１２の表面近くでの濃度は１０
15cm-3程度、もっとも深いところでの濃度が２×１０16
cm-3である。
ＭＯＳＦＥＴの場合、トレンチの深さｄは６０μm 、ト
レンチのメサ幅ｍが１０μm 、絶縁膜２０の厚さｔOXが
５μm 、ｎドリフト領域１２の表面近くでの濃度は１０
15cm-3程度、もっとも深いところでの濃度が２×１０16
cm-3である。
【００２０】図２（ａ）〜（ｃ）は、図１のＭＯＳＦＥ
Ｔの製造工程を説明するための工程順の断面図である。
ここでは全工程を示さず、基本となる部分のみ示した。
ｎ+ ドレイン層１１となる高濃度ｎ型基板上に、エピタ
キシャル法によりｎドリフト領域１２を成長させる［図
２（ａ）］。もっとも最適化する場合には成長させるに
従って濃度を（２）式に従って低くすることが望ましい
が、（２）式で与えられる濃度よりも低めになっていれ
ば全体としてオン抵抗を下げる効果が得られる。
Ｔの製造工程を説明するための工程順の断面図である。
ここでは全工程を示さず、基本となる部分のみ示した。
ｎ+ ドレイン層１１となる高濃度ｎ型基板上に、エピタ
キシャル法によりｎドリフト領域１２を成長させる［図
２（ａ）］。もっとも最適化する場合には成長させるに
従って濃度を（２）式に従って低くすることが望ましい
が、（２）式で与えられる濃度よりも低めになっていれ
ば全体としてオン抵抗を下げる効果が得られる。
【００２１】表面に、例えばＳｉＯ2 などのマスク材料
２３のパターンを形成した後エッチングして、高濃度基
板近くに達する深さのトレンチ２２を形成する［同図
（ｂ）］。ただし、トレンチ２２は必ずしも高濃度基板
に達する必要はない。エッチングはＣＦ4 などを用いた
プラズマエッチング、反応性エッチングなどを用いれば
良い。
２３のパターンを形成した後エッチングして、高濃度基
板近くに達する深さのトレンチ２２を形成する［同図
（ｂ）］。ただし、トレンチ２２は必ずしも高濃度基板
に達する必要はない。エッチングはＣＦ4 などを用いた
プラズマエッチング、反応性エッチングなどを用いれば
良い。
【００２２】この基板のトレンチ２２内壁にＣＶＤ法に
より絶縁膜２０を形成した後、トレンチ２２内に多結晶
シリコン２１を埋め込む［同図（ｃ）］。このとき、絶
縁膜２０の厚さは耐圧を維持する上で重要である。すな
わち、酸化膜には直接ソースドレイン間の電圧が印加さ
れるので、その耐圧を維持する必要がある。例えば１０
００Ｖ耐圧を得るためには、約５μm の厚さが必要であ
る。以後の工程は通常のパワーＭＯＳＦＥＴを製造する
工程と同じなので省略した。このようにして図１の構造
を製造することが可能である。
より絶縁膜２０を形成した後、トレンチ２２内に多結晶
シリコン２１を埋め込む［同図（ｃ）］。このとき、絶
縁膜２０の厚さは耐圧を維持する上で重要である。すな
わち、酸化膜には直接ソースドレイン間の電圧が印加さ
れるので、その耐圧を維持する必要がある。例えば１０
００Ｖ耐圧を得るためには、約５μm の厚さが必要であ
る。以後の工程は通常のパワーＭＯＳＦＥＴを製造する
工程と同じなので省略した。このようにして図１の構造
を製造することが可能である。
【００２３】均一濃度のｎドリフト領域をもつシリコン
ＭＯＳＦＥＴの場合、１０００Ｖ耐圧クラスのためには
ｎドリフト領域の不純物濃度は２×１０14cm-3程度であ
る［D.A.Grand, and J.Gowar, Power MOSFETs-Theory a
nd Applications, John Wiley & Sons, Inc参照］のに
比べて、本発明のＭＯＳＦＥＴでは、濃度が１〜２桁高
くなっているので、オン抵抗が１／２０程度に低減され
る。
ＭＯＳＦＥＴの場合、１０００Ｖ耐圧クラスのためには
ｎドリフト領域の不純物濃度は２×１０14cm-3程度であ
る［D.A.Grand, and J.Gowar, Power MOSFETs-Theory a
nd Applications, John Wiley & Sons, Inc参照］のに
比べて、本発明のＭＯＳＦＥＴでは、濃度が１〜２桁高
くなっているので、オン抵抗が１／２０程度に低減され
る。
【００２４】また、図３のｐｎ接合はｎドリフト領域２
およびｐ仕切り領域３からなっており、その厚さを耐圧
に合わせて大きくする必要がある。例えば６００Ｖでは
６０μｍ、１０００Ｖでは１００μｍ程度必要である。
そしてその構造を製造するため、先に述べたように１０
μｍづつエピタキシャル成長を繰り返すとすると１０回
の繰り返し工程が必要になり、製造コストが大幅に増大
する。本発明の構造を用いれば、エピタキシャル成長、
イオン注入、熱処理の工程を繰り返す高価な製造工程を
使用せずに、高耐圧で低いオン抵抗を実現することがで
きる。
およびｐ仕切り領域３からなっており、その厚さを耐圧
に合わせて大きくする必要がある。例えば６００Ｖでは
６０μｍ、１０００Ｖでは１００μｍ程度必要である。
そしてその構造を製造するため、先に述べたように１０
μｍづつエピタキシャル成長を繰り返すとすると１０回
の繰り返し工程が必要になり、製造コストが大幅に増大
する。本発明の構造を用いれば、エピタキシャル成長、
イオン注入、熱処理の工程を繰り返す高価な製造工程を
使用せずに、高耐圧で低いオン抵抗を実現することがで
きる。
【００２５】〔実施例２〕ＳｉＣの場合には、例えば１
０００Ｖ耐圧の場合、ｎドリフト領域不純物濃度は、表
面近くでの濃度は１０16cm-3程度、もっとも深いところ
での濃度が２×１０17cm-3となるので、この場合につい
てもオン抵抗を減少させることが可能である。特にＳｉ
Ｃの場合は、電界強度がシリコンより約一桁大きいの
で、シリコンと比較してトレンチ深さを約１／１０に浅
くできために特に効果的である。
０００Ｖ耐圧の場合、ｎドリフト領域不純物濃度は、表
面近くでの濃度は１０16cm-3程度、もっとも深いところ
での濃度が２×１０17cm-3となるので、この場合につい
てもオン抵抗を減少させることが可能である。特にＳｉ
Ｃの場合は、電界強度がシリコンより約一桁大きいの
で、シリコンと比較してトレンチ深さを約１／１０に浅
くできために特に効果的である。
【００２６】
【発明の効果】以上説明したように本発明によれば、深
さ方向に次第に高くなる直線的な不純物濃度分布をもつ
第一導電型ドリフト領域の表面層に第二導電型ウェル領
域が選択的に形成され、その内部に第一導電型ソース領
域が形成され、ゲート電極、ソース電極、ドレイン電極
とをもつ縦型ＭＯＳＦＥＴにおいて、第二導電型ウェル
領域の表面からトレンチを掘り下げ、そのトレンチ内に
厚い絶縁膜を介してソース電極と短絡された導電体を設
けることによって、高耐圧でオン抵抗の小さい縦型ＭＯ
ＳＦＥＴを実現することができる。耐圧に応じて深いト
レンチを設ければ良く、従来の構造のように工程が増加
することはない。従って、製造工数も少なく、安価に製
造できる。
さ方向に次第に高くなる直線的な不純物濃度分布をもつ
第一導電型ドリフト領域の表面層に第二導電型ウェル領
域が選択的に形成され、その内部に第一導電型ソース領
域が形成され、ゲート電極、ソース電極、ドレイン電極
とをもつ縦型ＭＯＳＦＥＴにおいて、第二導電型ウェル
領域の表面からトレンチを掘り下げ、そのトレンチ内に
厚い絶縁膜を介してソース電極と短絡された導電体を設
けることによって、高耐圧でオン抵抗の小さい縦型ＭＯ
ＳＦＥＴを実現することができる。耐圧に応じて深いト
レンチを設ければ良く、従来の構造のように工程が増加
することはない。従って、製造工数も少なく、安価に製
造できる。
【図１】本発明にかかる縦型ＭＯＳＦＥＴの断面図
【図２】（ａ）〜（ｃ）は図１のＭＯＳＦＥＴの製造工
程順の断面図
程順の断面図
【図３】従来の縦型ＭＯＳＦＥＴの断面図
１、１１ ｎ+ ドレイン層 ２、１２ ｎドリフト領域 ３ ｐ仕切り領域 ４、１４ ｐウェル領域 ５、１５ ｎソース領域 ６、１６ ゲート絶縁膜 ７、１７ ゲート電極 ８、１８ ソース電極 ９、１９ ドレイン電極 １０、２０ 絶縁膜 ２１ 多結晶シリコン層 ２２ トレンチ ２３ マスク材
Claims (5)
- 【請求項１】高濃度の第一導電型基板上に形成された低
濃度の第一導電型ドリフト領域と、その表面層に選択的
に形成された第二導電型ウェル領域と、その第二導電型
ウェル領域内に形成された第一導電型ソース領域と、第
一導電型ドリフト領域と第一導電型ソース領域とに挟ま
れた第二導電型ウェル領域の表面上に絶縁膜を介して設
けられたゲート電極と、第一導電型ソース領域と第二導
電型ウェル領域との表面に共通に接触するソース電極
と、第一導電型基板の裏面に設けられたドレイン電極と
をもつ縦型ＭＯＳＦＥＴにおいて、第二導電型ウェル領
域の表面から掘り下げられ第一導電型基板近くに達する
トレンチと、そのトレンチ内壁に沿って素子耐圧に耐え
る厚い絶縁膜を介して設けられた導電体とを有し、その
導電体がソース電極と短絡されていることを特徴とする
縦型ＭＯＳＦＥＴ。 - 【請求項２】第一導電型ドリフト領域が、深さ方向に次
第に高くなる直線的な濃度勾配をもつことを特徴とする
請求項１に記載の縦型ＭＯＳＦＥＴ。 - 【請求項３】第一導電型ドリフト領域が深さ方向（ｙ）
に次式の濃度勾配をもつことを特徴とする請求項２に記
載の縦型ＭＯＳＦＥＴ。 【数１】 ここで εs ：半導体の誘電率、εox：酸化膜の誘電
率、ｑ：素電荷、ｍ：トレンチのメサの部分の幅、
ｔox：酸化膜厚、ＢＶ：耐圧、ｄ：トレンチの深さであ
る。 - 【請求項４】半導体がシリコンであることを特徴とする
請求項１ないし３のいずれかに記載の縦型ＭＯＳＦＥ
Ｔ。 - 【請求項５】半導体が炭化珪素であることを特徴とする
請求項１ないし３のいずれかに記載の縦型ＭＯＳＦＥ
Ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161804A JP2000349288A (ja) | 1999-06-09 | 1999-06-09 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161804A JP2000349288A (ja) | 1999-06-09 | 1999-06-09 | 縦型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349288A true JP2000349288A (ja) | 2000-12-15 |
Family
ID=15742239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11161804A Pending JP2000349288A (ja) | 1999-06-09 | 1999-06-09 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349288A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002099909A1 (en) * | 2001-06-05 | 2002-12-12 | National University Of Singapore | Power mosfet having enhanced breakdown voltage |
| JP2003017695A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置 |
| EP1291926A2 (en) | 2001-09-07 | 2003-03-12 | Power Integrations, Inc. | High-voltage semiconductor devices |
| EP1291907A2 (en) | 2001-09-07 | 2003-03-12 | Power Integrations, Inc. | Method of making high-voltage semiconductor devices |
| JP2003152179A (ja) * | 2001-09-07 | 2003-05-23 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧ラテラルトランジスタ |
| US6750508B2 (en) | 2000-06-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Power semiconductor switching element provided with buried electrode |
| US6768171B2 (en) | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
| JP2006120807A (ja) * | 2004-10-21 | 2006-05-11 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2009135360A (ja) * | 2007-12-03 | 2009-06-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8093621B2 (en) | 2008-12-23 | 2012-01-10 | Power Integrations, Inc. | VTS insulated gate bipolar transistor |
| US8183631B2 (en) | 2001-04-04 | 2012-05-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8247287B2 (en) | 2008-12-20 | 2012-08-21 | Power Integrations, Inc. | Method of fabricating a deep trench insulated gate bipolar transistor |
| US8552496B2 (en) | 2001-09-07 | 2013-10-08 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
| CN104518021A (zh) * | 2013-09-26 | 2015-04-15 | 无锡华润华晶微电子有限公司 | 一种vdmos器件元胞结构及其制作方法 |
| CN105810754A (zh) * | 2016-06-03 | 2016-07-27 | 电子科技大学 | 一种具有积累层的金属氧化物半导体二极管 |
| CN106158975A (zh) * | 2016-08-30 | 2016-11-23 | 扬州扬杰电子科技股份有限公司 | 一种带屏蔽电极的功率mosfet元胞及其加工工艺 |
-
1999
- 1999-06-09 JP JP11161804A patent/JP2000349288A/ja active Pending
Cited By (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531871B2 (en) | 2000-06-30 | 2009-05-12 | Kabushiki Kaisha Toshiba | Power semiconductor switching element |
| US7067870B2 (en) | 2000-06-30 | 2006-06-27 | Kabushiki Kaisha Toshiba | Power semiconductor switching element |
| US6750508B2 (en) | 2000-06-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Power semiconductor switching element provided with buried electrode |
| US6768171B2 (en) | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
| US8692323B2 (en) | 2001-04-04 | 2014-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with peripheral base region connected to main electrode |
| US8183631B2 (en) | 2001-04-04 | 2012-05-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2004528732A (ja) * | 2001-06-05 | 2004-09-16 | ナショナル ユニバーシティ オブ シンガポール | 強化された破壊電圧を有するパワーｍｏｓｆｅｔ |
| WO2002099909A1 (en) * | 2001-06-05 | 2002-12-12 | National University Of Singapore | Power mosfet having enhanced breakdown voltage |
| JP2003017695A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置 |
| EP1528600A3 (en) * | 2001-09-07 | 2008-08-06 | Power Integrations, Inc. | High-voltage semiconductor devices |
| JP4564793B2 (ja) * | 2001-09-07 | 2010-10-20 | パワー・インテグレーションズ・インコーポレーテッド | 多層拡張ドレイン構造を有する高電圧縦型トランジスタ |
| US6798020B2 (en) | 2001-09-07 | 2004-09-28 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| JP2004289185A (ja) * | 2001-09-07 | 2004-10-14 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧縦型トランジスタ |
| JP2004297085A (ja) * | 2001-09-07 | 2004-10-21 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧ラテラルトランジスタ |
| JP2004312037A (ja) * | 2001-09-07 | 2004-11-04 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧トランジスタを作製する方法 |
| US6815293B2 (en) | 2001-09-07 | 2004-11-09 | Power Intergrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| US6838346B2 (en) | 2001-09-07 | 2005-01-04 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6882005B2 (en) | 2001-09-07 | 2005-04-19 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| EP1528600A2 (en) | 2001-09-07 | 2005-05-04 | Power Integrations, Inc. | High-voltage semiconductor devices |
| EP1536464A2 (en) | 2001-09-07 | 2005-06-01 | Power Integrations, Inc. | Method of making high-voltage semiconductor devices |
| US8940605B2 (en) | 2001-09-07 | 2015-01-27 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with an extended drain structure |
| EP1291926A3 (en) * | 2001-09-07 | 2004-02-04 | Power Integrations, Inc. | High-voltage semiconductor devices |
| EP1291907A3 (en) * | 2001-09-07 | 2004-02-04 | Power Integrations, Inc. | Method of making high-voltage semiconductor devices |
| EP1536464A3 (en) * | 2001-09-07 | 2008-08-06 | Power Integrations, Inc. | Method of making high-voltage semiconductor devices |
| JP2003152179A (ja) * | 2001-09-07 | 2003-05-23 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧ラテラルトランジスタ |
| EP1291926A2 (en) | 2001-09-07 | 2003-03-12 | Power Integrations, Inc. | High-voltage semiconductor devices |
| JP2010034579A (ja) * | 2001-09-07 | 2010-02-12 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧縦型トランジスタ |
| US7745291B2 (en) | 2001-09-07 | 2010-06-29 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with an extended drain structure |
| US6787847B2 (en) | 2001-09-07 | 2004-09-07 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| EP2264746A3 (en) * | 2001-09-07 | 2011-01-26 | Power Integrations, Inc. | Method of making a high-voltage field-effect transistor |
| EP2270843A3 (en) * | 2001-09-07 | 2011-01-26 | Power Integrations, Inc. | Method of making a high-voltage insulated gate transistor |
| EP2264747A3 (en) * | 2001-09-07 | 2011-02-02 | Power Integrations, Inc. | Method of making a high-voltage transistor |
| EP2264778A3 (en) * | 2001-09-07 | 2011-02-02 | Power Integrations, Inc. | High-voltage vertical insulated gate transistor |
| JP2011151408A (ja) * | 2001-09-07 | 2011-08-04 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧ラテラルトランジスタ |
| JP2011159987A (ja) * | 2001-09-07 | 2011-08-18 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧トランジスタを作製する方法 |
| US8552496B2 (en) | 2001-09-07 | 2013-10-08 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
| EP1291907A2 (en) | 2001-09-07 | 2003-03-12 | Power Integrations, Inc. | Method of making high-voltage semiconductor devices |
| JP2006120807A (ja) * | 2004-10-21 | 2006-05-11 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| US8399907B2 (en) | 2006-10-27 | 2013-03-19 | Power Integrations, Inc. | VTS insulated gate bipolar transistor |
| JP2009135360A (ja) * | 2007-12-03 | 2009-06-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8247287B2 (en) | 2008-12-20 | 2012-08-21 | Power Integrations, Inc. | Method of fabricating a deep trench insulated gate bipolar transistor |
| US8093621B2 (en) | 2008-12-23 | 2012-01-10 | Power Integrations, Inc. | VTS insulated gate bipolar transistor |
| CN104518021A (zh) * | 2013-09-26 | 2015-04-15 | 无锡华润华晶微电子有限公司 | 一种vdmos器件元胞结构及其制作方法 |
| CN105810754A (zh) * | 2016-06-03 | 2016-07-27 | 电子科技大学 | 一种具有积累层的金属氧化物半导体二极管 |
| CN105810754B (zh) * | 2016-06-03 | 2019-01-29 | 电子科技大学 | 一种具有积累层的金属氧化物半导体二极管 |
| CN106158975A (zh) * | 2016-08-30 | 2016-11-23 | 扬州扬杰电子科技股份有限公司 | 一种带屏蔽电极的功率mosfet元胞及其加工工艺 |
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