CN103269217A - 输出缓冲器 - Google Patents

Abstract

一种输出缓冲器，其耦接用来提供第一供应电压的第一电压源，且根据输入信号于输出端产生输出信号。此输出缓冲器包括第一与第二晶体管及自偏压电路。第一晶体管具有控制电极、耦接输出端的输入电极、及输出电极。第二晶体管具有控制电极、耦接第一晶体管的输出电极的输入电极、及耦接参考电压的输出电极。自偏压电路耦接输出端及第一晶体管的控制电极。当输出缓冲器没有接受第一供电电压时，自偏压电路根据输出信号来提供第一偏压至第一晶体管的控制电极，以将第一晶体管的控制电极与输入电极之间的电压差和控制电极与输出电极之间的电压差减少至低于预设电压。

Description

输出缓冲器

技术领域

本发明涉及一种输出缓冲器，特别是涉及一种具有高电压容忍度的输出缓冲器。

背景技术

在现今高阶的互补式金属氧化物半导体（ComplementaryMetal-Oxide-Semiconductor，CMOS）工艺（例如28nm工艺）中，与现有的工艺（例如40nm工艺）比较起来，MOS晶体管的栅极氧化层崩溃电压（break-down voltage）以及击穿电压（punch-through voltage）较低。高电压元件无法以高阶工艺来制造。举例来说，3.3V元件无法以28nm工艺来制造。然而，一些不是以高阶工艺来制造的周遭元件或其他集成电路可能仍操作在高电压下，例如3.3V或2.5V。由这些周遭元件或其他集成电路所产生的信号可能具有高电压电平。当以28nm工艺来制造的MOS晶体管接收这些信号时，MOS晶体管可能会被高电压电平所损坏。举例来说，在晶体管的栅极与源极/漏极之间的高电压差（即具有较大值的Vgs或Vgd）可导致栅极氧化层崩溃，且在MOS晶体管的源极与漏极之间的高电压差（即具有较大值的Vds）可导致击穿。因此，避免MOS晶体管的电压Vgs、Vgd、与Vds超过特定限值是很重要的。对于以28nm工艺来制造的MOS晶体管而言，电压Vgs、Vgd、与Vds应维持低于大约1.8V以避免上述损坏。

发明内容

因此，期望提供一种具有高电压容忍度的输出缓冲器，其能避免输出缓冲器的MOS晶体管受到具有高电压电平的外部信号的损坏。

本发明提供一种输出缓冲器。此输出缓冲器耦接用来提供第一供应电压的第一电压源，且根据输入信号于输出端产生输出信号。此输出缓冲器包括第一晶体管、第二晶体管、以及自偏压电路。第一晶体管具有控制电极、耦接输出端的输入电极、以及输出电极。第二晶体管具有控制电极、耦接第一晶体管的输出电极的输入电极、以及耦接参考电压的输出电极。自偏压电路耦接输出端以及第一晶体管的控制电极。当输出缓冲器没有接受第一供电电压时，自偏压电路根据输出信号来提供第一偏压至第一晶体管的控制电极与输入电极之间的电压差和控制电极与输出电极之间的电压差减少至低于预设电压。

本发明还提供一种输出缓冲器。此输出缓冲器耦接用来提供第一供应电压的第一电压源，且根据输入信号于输出端产生输出信号。此输出缓冲器包括第一晶体管、第二晶体管、第一二极管、第三晶体管、第四晶体管、以及自偏压电路。第一晶体管具有控制电极、耦接第一电压源的输入电极、以及输出电极。第二晶体管具有控制电极、耦接第一晶体管的输出电极的输入电极、以及输出电极。第一二极管具有耦接第二晶体管的输出电极的阳极以及耦接输出端的阴极。第三晶体管具有控制电极、耦接输出端的输入电极、以及输出电极。第四晶体管具有控制电极、耦接第一晶体管的输出电极的输入电极、以及耦接参考电压的输出电极。自偏压电路耦接输出端以及第三晶体管的控制电极。当输出缓冲器没有接受第一供电电压时，自偏压电路根据输出信号来提供第一偏压至该第三晶体管的控制电极，以将第三晶体管的控制电极与输入电极之间的电压差和控制电极与输出电极之间的电压差减少至低于预设电压。第一晶体管以及第二晶体管的控制电极根据输入信号而受控制。

附图说明

图1A表示根据本发明一实施例的在一输出端上的输入/输出缓冲器。

图1B表示根据本发明一实施例的输出缓冲器。

图2表示根据本发明另一实施例的输出缓冲器。

附图符号说明

1～输出缓冲器；

2～输入缓冲器；

10～自偏压电路；

11～偏压供应电路；

12～驱动电路；

D1、D1a～二极管；

GND～参考电压；

INT～反向器；

M1…M8～MOS晶体管；

M1a、M2a、M3a～MOS晶体管；

Ma、Mb、Mc～MOS晶体管；

N10…N15～节点；

VI～输入信号；

VO～输出信号；

VDD、VPP～电压源；

Vpp～供应电压；

Tout～输出端。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。

在具有多个子***的大型电子***中，例如计算机***，一般具有多个电源电平。这些子***，例如在此***内的集成电路（integrate circuit，IC）以及芯片，通常需要不同的电源电压。因此，为了保护子***被这些不同的电源电压所损坏，在这些子***之间一般会提供输入/输出缓冲器电路。在具有配置在第一芯片上的第一电路、配置在第二芯片上的第二电路、以及耦接在第一与第二电路之间的输入/输出缓冲器电路的***中，第一电路的电源供应的电压电平（以VDD来表示）可能低于第二电路的电源供应的电压电平（VPP来表示）。例如，第一电路可操作在1.8伏（V）或2.5V的电源电平（VDD），而第二电路可操作在3.3V或5V的电源电平（VPP）。当缓冲器接收来自第一电路的信号且输出信号至第二电路时，输入/输出缓冲器电路操作在传输模式下；且当缓冲器接收来自第二电路的信号且输出信号回第一电路时，输入/输出缓冲器电路操作在接收模式下。然而，当输入/输出缓冲器电路接收来自具有较高电压的电路的信号时，可能会发生一些问题。这些问题，例如栅极氧化层崩溃或击穿，在使用进阶工艺（例如28nm工艺）的IC中会更加严重。

图1A是表示根据本发明实施例在一输出端Tout上的输入/输出缓冲器。参阅图1A，输入/输出缓冲器包括输出缓冲器1以及输入缓冲器2。当输入/输出缓冲器接收来自第一电路的信号且在输出端Tout上输出信号至第二电路时，输出缓冲器1负责传输模式的操作，且当输入/输出缓冲器接收在输出端Tout上来自第二电路的信号且输出信号回第一电路时，输入缓冲器2负责接收模式的操作。在图1A的实施例中，输出缓冲器1接收输入信号VI，且根据输入信号VI而言输出端Tout产生输出信号VO。参阅图1B，输出缓冲器1包括金属氧化物半导体（Metal-Oxide-Semiconductor，MOS）晶体管M1～M4、二极管D1、反向器I、自偏压电路10、偏移提供电路11、以及驱动电路12。MOS晶体管M1～M4的每一个具有控制电极、输入电极、以及输出电极。在此实施例中，MOS晶体管M1与M2是以P型MOS（PMOS）晶体管来实施，且PMOS晶体管的栅极、源极、以及漏极分别作为MOS晶体管M1与M2每一个的控制电极、输入电极、以及输出电极。此外，在此实施例中，MOS晶体管M3与M4是以N型MOS（NMOS）晶体管来实施，且NMOS晶体管的栅极、漏极、以及源极分别作为MOS晶体管M3与M4每一个的控制电极、输入电极、以及输出电极。PMOS晶体管M1的栅极耦接驱动电路12，其源极耦接电压源VPP，且其漏极耦接共同节点N10。PMOS晶体管M2的栅极耦接驱动电路12，且其源极耦接PMOS晶体管M1的漏极于共同节点N101。二极管D1的阳极耦接PMOS晶体管M2的漏极，且其阴极耦接输出端Tout。驱动电路12可根据输入信号VI来可控制PMOS晶体管M1与M2。根据PMOS晶体管M1与M2的连接架构，PMOS晶体管M1与M2串接于电压源VPP与输出端Tout之间。在此处是以两阶串接为例，但是串接阶数并不以此为限。NMOS晶体管M3的栅极耦接自偏压电路10以及偏压供应电路11于节点N11，其漏极耦接输出端Tout，且其源极耦接共同节点N12。反向器INT的输入端接收输入信号VI。NMOS晶体管M4的栅极耦接反向器INT的输出端，其漏极耦接NMOS晶体管M3的源极于共同节点N12，且其源极耦接参考电压GND（例如0V）。因此，NMOS晶体管M4可由输入信号VI来控制。根据NMOS晶体管M3与M4的连接架构，NMOS晶体管M3与M4串接于输出端Tout与参考电压GND之间。晶体管M1～M4形成互补式金属氧化物半导体（ComplementaryMetal-Oxide-Semiconductor，CMOS）架构。在此实施例中，晶体管M1～M4是以进阶CMOS工艺（例如28nm）来制造。偏压供应电路11以及驱动电路12可接收来自电压源VPP的电压来进行操作，且自偏压电路10可不需接收来自任何电压源的电压来进行操作。

参阅图1B，电压源VPP提供供应电压vpp给输出缓冲器1，以驱动被传送至外部高电压电路或集成电路的输出信号VO。在此实施例中，依据供应电压vpp的电平，输出缓冲器1可操作在一般模式（normal mode）或省电模式（power-down mode）。当供应电压vpp处于电源开启电平（例如3.3V）时，输出缓冲器1操作在一般模式。当供应电压vpp处于电源关闭电平（例如0V）时，输出缓冲器1则操作在省电模式。在一般模式期间，输出信号VO根据输入信号VI而在高电平（例如3.3V）与低电平（例如0V）之间切换。输出信号VO根据具有逻辑值“1”的输入信号VI而处于高电平，且根据具有逻辑值“0”的输入信号VI而处于低电平。自偏压电路10以及偏压供应电路11规划为在一般模式期间中，节点N11上的电压V11由偏压供应电路11来控制，而来自偏压电路10的影响可忽略不计；而在省电模式期间中，节点N11上的电压V11由自偏压电路10来控制，而偏压供应电路11可不作用。

在一般模式期间中，当输入信号VI具有逻辑值“1”时，驱动电路12可控制PMOS晶体管M1与M2导通，而NMOS晶体管M4关闭。因此，输出信号VO处于高电平，例如3.3V，且由于在NMOS晶体管M3与M4中的平均分压，使得在介于NMOS电经体M3与M4之间的共同节点N12上的电压大约等于1.65V。如此一来，介于NMOS晶体管M3与M4中每一个的漏极与源极之间的电压差（漏-源极电压，Vds=3.3V-1.65V=1.65V），低于28nm工艺所制造的元件的一预设电压限值，例如1.8V（在此例子中，对于28nm而言，漏-源极击穿电压可以是1.8V）。此外，偏压供应电路11根据电压源VPP而提供指定偏压V11至NMOS晶体管M3的栅极（即节点N11）。由于指定偏压V11，介于NMOS晶体管M3的栅极与漏/源极之间的电压差（栅-漏极电压Vgd以及栅-源极电压Vgs）受到控制而低于一预设电压，例如1.8V，以避免NMOS晶体管M3发生栅极氧化层崩溃。此时，NMOS晶体管的栅极处于低电平，例如0V。因此，介于NMOS晶体管M4的栅极与漏/源极之间的电压差（Vgd以及Vgs）也低于1.8V的预设电压。需注意，上述介于两电极之间的电压差是指由较大电压值减去较小电压值以获得电压差，即是，在两电极之间的电压差的绝对值。此定义也用于后文，因此省略重复的说明。根据上述，当输出信号VO在一般模式期间中处于高电平时，例如3.3V，NMOS晶体管M3与M4的大电压差处于安全范围，即是，低于关于栅极氧化层崩溃和击穿的预设电压限值，使得NMOS晶体管M3与M4不会受到由高电平的输出信号VO与接地电压之间造成的大电压差所损坏。

此外，在一般模式中，当输入信号VI具有逻辑值“0”时，驱动电路12可控制PMOS晶体管M1与M2关闭，而NMOS晶体管M4可导通。因此，输出信号VO处于低电平，例如0V，且对于3.3V的电压源VPP的情况下，由于平均分压，使得在介于串接PMOS晶体管M1与M2之间的共同节点N10上的电压大约等于1.65V。如此一来，在PMOS晶体管M1与M2中每一个的漏极与源极之间的电压差（Vds=3.3V-1.65V=1.65V）低于1.8V的预设电压。根据上述，当输出信号VO在一般模式期间处于0V的低电平时，PMOS晶体管M1与M2的大电压差处于安全区域，使得PMOS晶体管M1与M2不会受到由电压源VPP与低电平的输出信号VO之间造成的大电压差所损坏。在此实施例中，输出信号VO具有从供电电压vpp至参考电压的电压摆幅。

在省电模式期间，电压源VPP不会提供供电电压vpp至输出缓冲器1。在一实施例中，于省电模式期间，电压源VPP可处于一接地电压（例如0V）。因此，输出缓冲器1不会将输出信号VO输出至外部高电压电路或集成电路。然而，由于输入/输出缓冲器尚可接收在输出端Tout来自外部高电压电路的信号，因此，输出端Tout可被输出缓冲器1的外部高电压电路或集成电路驱动至处于高电平，例如3.3V。在此情况下，在介于串接NMOS晶体管M3与M4之间的共同节点N12上的电压大约等于1.65V。如此一来，介于NMOS晶体管M3与M4中每一个的漏极与源极之间的电压差（Vds=3.2V-1.65V=1.65V）低于1.8V的预设电压。此外，虽然偏压供应电路11不作用，但是自偏压电路10可根据在输出端Tout上的电压且不接收任何电压源的电压，来提供偏压V11至NMOS晶体管M3的栅极（即节点N11）。由于偏压V11的提供，介于NMOS晶体管M3的栅极与漏/源极之间的电压差（Vgd以及Vgs）受到控制而低于1.8V的预设电压。

此外，由于二极管D1配置存在于PMOS晶体管M1与M2与输出端Tout之间，二极管D1可保护PMOS晶体管M1与M2，以避免在省电模式期间中遭受到由具有可能的高电平电压的输出端Tout与可能为0V的电压源VPP之间造成的大电压差所导致的压力(stress)。此外，二极管D1也阻挡了介于输出端Tout与电压源VPP之间的电流路径。根据上述，当在省电模式期间中输出端Tout处于高电平（例如3.3V）时，PMOS晶体管M1与M2不会遭受到大电压差所导致的压力，且NMOS晶体管M3与M4的大电压差处于安全范围，因此，PMOS晶体管M1与M2以及NMOS晶体管M3与M4不会被输出端Tout上的高电平（例如3.3V）所损坏。此外，由于二极管D1的存在，在输出端Tout与电压源VPP（其可以处于接地电压）之间不具有漏电流，这减少了功率消耗。

根据上述实施例，输出缓冲器1具有高电压容忍度。当在输出端Tout与参考电压GND之间以及介于输出端Tout与电压源VPP之间具有大电压差时，PMOS晶体管M1与M2以及NMOS晶体管M3与M4不会受到损坏，且根据元件的工艺，PMOS晶体管M1与M2以及NMOS晶体管M3与M4的电压差可维持在低于预设电压限值。

图2是表示自偏压电路10、偏压供应电路11、以及驱动电路12的详细电路架构。在一般模式以及省电模式期间晶体管M3的栅极的偏压供应，将会参阅图2的自偏压电路10以及偏压供应电路11来叙述。如图2所示，偏压供应电路11包括MOS晶体管Ma～Mc。在此实施例中，MOS电晶Ma～Mc是以NMOS晶体管来实施，其串接于电压源VPP与参考接地GND之间。MOS电晶Ma～Mc中的每一个具有控制电极、输入电极、以及输出电极。MOS电晶Ma～Mc的一共同节点耦接NMOS晶体管M3的栅极于节点N11，即是，节点N11作为此共同节点。NMOS晶体管的栅极、漏极、与源极分别作为MOS晶体管Ma～Mc中每一个的控制电极、输入电极、以及输出电极。NMOS晶体管Ma的栅极以及漏极耦接电压源VPP，且其源极耦接至用来耦接NMOS晶体管M3的栅极的共同节点（即是节点N11）。NMOS晶体管Mb的栅极以及漏极耦接共通节点N11，且其源极耦接共同节点N13。NMOS晶体管Mc的栅极接收来自电压源VDD的电压vdd，其漏极耦接共同节点N13、以及其源极耦接参考接地GND。根据MOS电晶Ma～Mc的耦接架构，NMOS晶体管Ma串接于电压源VPP与NMOS晶体管M3的栅极之间，且NMOS晶体管Mb与Mc串接于NMOS晶体管的栅极与参考接地GND之间。在此实施例中，电压源VDD提供用来产生输入信号VI的第一电路的操作电压，即是输入信号VI在供电电压vdd的高电平（作为逻辑值“1”）与0V的低电平（作为逻辑值“0”）之间切换。也就是，输入信号VI具有自供电电压vdd至参考电压GND的电压摆幅。在一实施例中，第一电路的电压源VDD的电压电平低于第二电路的电压源VPP的电压电平。当输出电路1操作在一般模式时，偏压供应电路11根据电压源VDD与VPP来提供指定偏压V11至节点N11，使得当输出信号VO处于高电平（例如3.3V）时，介于NMOS晶体管M3的栅极与漏/源极之间的电压差（Vgd与Vgs）低于预设电压限值。

参阅图2，自偏压电路10包括MOS晶体管M5～M8。MOS晶体管M5～M8的每一个具有控制电极、输入电极、以及输出电极。在此实施例中，MOS晶体管M5～M8是以NMOS晶体管来实施，其串接于输出端Tout与参考接地GND之间。MOS晶体管M5～M8的一共同节点耦接于NMOS晶体管M3的栅极于节点N11，即是，节点N11作为此共同节点。NMOS晶体管的栅极、漏极、与源极分别作为MOS电晶M5～M8中每一个的控制电极、输入电极、以及输出电极。NMOS晶体管M5的栅极以及漏极耦接输出端Tout，且其源极耦接共同节点N14。NMOS晶体管M6的栅极以及漏极耦接共同节点N14，且其源极耦接至用来耦接NMOS晶体管M3的栅极的共同节点（即是节点N11）。NMOS晶体管M7的栅极以及漏极耦接共同节点N11，且其源极耦接共同节点N15。NMOS晶体管M8的栅极以及漏极耦接共同节点N15，且其源极耦接参考电压GND。根据NMOS电晶M5～M8的耦接架构，NMOS晶体管M5与M6串接于输出端Tout与NMOS晶体管M3的栅极之间，且NMOS晶体管M7与M8串接于NMOS电听以M3的栅极与参考电压GND之间。当输出缓冲器1操作在省电模式且输出端Tout被输出缓冲器1的外部电路或集成电路驱动至处于高电平（例如3.3V）时，由于NMOS晶体管M5～M8的平均分压，使得共同节点N11处于1.65V。如此一来，自偏压电路10提供1.65V的偏压V11至NMOS晶体管M3，以控制介于NMOS晶体管M3的栅极与漏/源极之间的电压差（Vgd与Vgs）低于预设电压，例如1.8V。当输出缓冲器1操作在一般模式时，自偏压电路10以及偏压供应电路11都倾向产生电压V11，然而，NMOS晶体管Ma～Mc的尺寸(即宽长比W/L)设计为大于NMOS晶体管M5～M8的尺寸，因此，在偏压供应电路11内的电流远高于在自偏压电路10内的电流。如此一来，NMOS晶体管Ma～Mc中每一个的等效电阻小于NMOS晶体管M5～M8中每一个的等效电阻，故电压V11是由偏压供应电路11来控制而自偏压电路10的影响可忽略不计。在此处虽然是以两对的两个串接晶体管为例，然而，串接晶体管的数量不以此为限。此外，尽管在此实施例中使用二极管连接方式的晶体管Ma、Mb、与M5～M8，但这些晶体管可以实际的二极管来取代。

根据上述，藉由在一般模式期间由偏压供应电路11来提供偏压V11以及在省电模式期间由自偏压电路10来提供偏压V11，介于NMOS晶体管M3的栅极与漏/源极之间的电压差（Vgd与Vgs）低于预设电压，例如1.8V，使得NMOS晶体管M3可避免受到栅极氧化层崩溃的损坏。

更参阅图2，驱动电路12耦接PMOS晶体管M1与M2的栅极。当输出缓冲器1操作在一般模式，驱动电路12可根据输入信号VI以及供应电压vpp来控制PMOS晶体管M1与M2。驱动电路12包括MOS晶体管M1a、M2a、与M3a以及二极管D1a。在此实施例中，MOS晶体管M1a与M2a是以PMOS晶体管来实施，而MOS晶体管M3a是以NMOS晶体管来实施。MOS晶体管M1a～M3a的每一个具有控制电极、输入电极、以及输出电极。MOS晶体管的栅极、源极、与漏极分别作为MOS晶体管M1a～M3a中每一个的控制电极、输入电极、以及输出电极。PMOS晶体管M1a的栅极以及漏极耦接PMOS晶体管M1的栅极，且其源极耦接电压源VPP。PMOS晶体管M2a的栅极以及漏极耦接PMOS晶体管M2的栅极，且其源极耦接PMOS晶体管M1a的漏极。二极管D1a的阳极耦接PMOS晶体管M2a的漏极。NMOS晶体管M3a的栅极接收输入信号VI，其漏极耦接二极管D1a的阴极，且其源极耦接参考接地GND。MOS晶体管M1a、M2a、与M3a以及二极管D1a以串接架构耦接。装置M1a、M2a、与D1a形成装置M1、M2、与D1的镜电路(mirror circuit)。在一般模式期间，当NMOS晶体管M3a在其栅极接收到具有逻辑值“1”的输入信号VI时，NMOS晶体管M3a导通，且驱动电路12也导通以产生对应的电压至PMOS晶体管M1a与M2a的栅极。由于装置M1a、M2a、与D1a为装置M1、M2、与D1的镜电路，因此NMOS晶体管M1与M2根据在NMOS晶体管M1与M2的栅极上的电压（其分别等于在NMOS晶体管M1a与M2a的栅极上的电压）而也导通，且输出信号VO可输出为高电平。当NMOS晶体管M3a在其栅极接收到具有逻辑值“0”的输入信号VI时，NMOS晶体管M3a关闭，且驱动电路12也关闭，因此NMOS晶体管M1与M2可关闭。

综上所述，本发明揭示一种具有高电压容忍度的输出缓冲器。藉由在一般模式下由偏压供应电路来提供栅极电压以及在省电模式下由自偏压电路提供栅极电压，使得不论输出缓冲器是否正在操作，MOS晶体管的电压差可被控制低于安全电压限值。此外，本发明也提供了MOS晶体管的串接架构，以减少在高电平电压与参考电压之间的大电压差所导致的压力。

本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，本领域的技术人员，在不脱离本发明的精神和范围的前提下，可做些许的更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。

Claims (23)

1.一种输出缓冲器，耦接用来提供一第一供应电压的一第一电压源，该输出缓冲器根据一输入信号于一输出端产生一输出信号，包括：

一第一晶体管，具有控制电极、耦接该输出端的输入电极、以及输出电极；

一第二晶体管，具有控制电极、耦接该第一晶体管的输出电极的输入电极、以及耦接一参考电压的输出电极；以及

一自偏压电路，耦接该输出端以及该第一晶体管的控制电极；

其中，当该输出缓冲器没有接受该第一供电电压时，该自偏压电路根据该输出信号来提供一第一偏压至该第一晶体管的控制电极，以将该第一晶体管的控制电极与输入电极之间的电压差和控制电极与输出电极之间的电压差减少至低于预设电压。

2.如权利要求1所述的输出缓冲器，其中，该自偏压电路包括串接于该输出端与该第一晶体管的控制电极之间的多个第一二极管以及包括串接于该第一晶体管的控制电极与该参考电压之间的多个第二二极管。

3.如权利要求1所述的输出缓冲器，其中，该自偏压电路包括串接于该输出端与该第一晶体管的控制电极之间的多个第一晶体管以及包括串接于该第一晶体管的控制电极与该参考电压之间的多个第二晶体管。

4.如权利要求3所述的输出缓冲器，

其中，在这些串接的晶体管中，一第三晶体管具有耦接该输出端的控制电极与输入电极以及具有输出电极；

其中，在这些串接的晶体管中，一第四晶体管具有耦接该第三晶体管的输出电极的控制电极以及输入电极以及具有耦接该第一晶体管的控制电极的输出电极；

其中，在这些串接的晶体管中，一第五晶体管具有耦接该第一晶体管的控制电极的控制电极以及输入电极以及具有输出电极；以及

其中，在这些串接的晶体管中，一第六晶体管具有耦接该第五晶体管的输出电极的控制电极以及输入电极以及具有耦接该参考电压的输出电极。

5.如权利要求1所述的输出缓冲器，还包括：

一偏压供应电路，耦接该第一电压源以及该第一晶体管的控制电极；

其中，当该输出缓冲器接受该第一供电电压时，该偏压供应电路根据该第一供应电压来提供一第二偏压至该第一晶体管的控制电极，以将该第一晶体管的控制电极与输入和输出电极之间的这些电压差减少至低于该预设电压。

6.如权利要求5所述的输出缓冲器，其中，该偏压供应电路包括串接于该第一电压源与该第一晶体管的控制电极之间的至少一晶体管以及包括串接于该第一晶体管的控制电极与该参考电压之间的多个晶体管。

7.如权利要求6所述的输出缓冲器，

其中，在这些串接的晶体管中，一第三晶体管具有耦接该第一电压源的控制电极与输入电极以及具有耦接该第一晶体管的控制电极的输出电极；

其中，在这些串接的晶体管中，一第四晶体管具有耦接该第一晶体管的控制电极的控制电极以及输入电极以及具有输出电极；以及

其中，在这些串接的晶体管中，一第五晶体管具有耦接一第二电压源的控制端、耦接该第四晶体管的输出电极的输入电极、以及耦接该参考电压的输出电极，该第二电压源提供一第二供电电压。

8.如权利要求7所述的输出缓冲器，

其中，该输出信号具有由该第一供电电压至该参考电压的电压摆幅；以及

其中，该输入信号具有由该第二供电电压至该参考电压的电压摆幅。

9.如权利要求1所述的输出缓冲器，其中，该输出信号的高电平高于该输入信号的高电平。

10.如权利要求1所述的输出缓冲器，还包括：

一反向器，具有接收该输入信号的输入端以及具有耦接该第二晶体管的控制电极的输出端。

11.一种输出缓冲器，耦接用来提供一第一供应电压的一第一电压源，该输出缓冲器根据一输入信号于一输出端产生一输出信号，包括：

一第一晶体管，具有控制电极、耦接该第一电压源的输入电极、以及输出电极；

一第二晶体管，具有控制电极、耦接该第一晶体管的输出电极的输入电极、以及输出电极；

一第一二极管，具有耦接该第二晶体管的输出电极的阳极以及耦接该输出端的阴极；

一第三晶体管，具有控制电极、耦接该输出端的输入电极、以及输出电极；

一第四晶体管，具有控制电极、耦接该第一晶体管的输出电极的输入电极、以及耦接一参考电压的输出电极；以及

一自偏压电路，耦接该输出端以及该第三晶体管的控制电极；

其中，当该输出缓冲器没有接受该第一供电电压时，该自偏压电路根据该输出信号来提供一第一偏压至该第三晶体管的控制电极，以将该第三晶体管的控制电极与输入电极之间的电压差和控制电极与输出电极之间的电压差减少至低于预设电压；以及

其中，该第一晶体管以及该第二晶体管的控制电极根据该输入信号而受控制。

12.如权利要求11所述的输出缓冲器，其中，该自偏压电路包括串接于该输出端与该第三晶体管的控制电极之间的多个二极管以及包括串接于该第三晶体管的控制电极与该参考电压之间的多个二极管。

13.如权利要求11所述的输出缓冲器，其中，该自偏压电路包括串接于该输出端与该第三晶体管的控制电极之间的多个晶体管以及包括串接于该第三晶体管的控制电极与该参考电压之间的多个晶体管。

14.如权利要求13所述的输出缓冲器，

其中，在这些串接的晶体管中，一第五晶体管具有耦接该输出端的控制电极与输入电极以及具有输出电极；

其中，在这些串接的晶体管中，一第六晶体管具有耦接该第五晶体管的输出电极的控制电极以及输入电极以及具有耦接该第三晶体管的控制电极的输出电极；

其中，在这些串接的晶体管中，一第七晶体管具有耦接该第三晶体管的控制电极的控制电极以及输入电极以及具有输出电极；以及

其中，在这些串接的晶体管中，一第八晶体管具有耦接该第七晶体管的输出电极的控制电极以及输入电极以及具有耦接该参考电压的输出电极。

15.如权利要求11所述的输出缓冲器，还包括：

一偏压供应电路，耦接该第一电压源以及该第三晶体管的控制电极；

其中，当该输出缓冲器接受该第一供电电压时，该偏压供应电路根据该第一供应电压来提供一第二偏压至该第三晶体管的控制电极，以将该第三晶体管的控制电极与输入和输出电极之间的这些电压差减少至低于该预设电压。

16.如权利要求15所述的输出缓冲器，其中，该偏压供应电路包括串接于该第一电压源与该第三晶体管的控制电极之间的至少一晶体管以及包括串接于该第三晶体管的控制电极与该参考电压之间的多个晶体管。

17.如权利要求16所述的输出缓冲器，

其中，在这些串接的晶体管中，一第五晶体管具有耦接该第一电压源的控制电极与输入电极以及具有耦接该第三晶体管的控制电极的输出电极；

其中，在这些串接的晶体管中，一第六晶体管具有耦接该第三晶体管的控制电极的控制电极以及输入电极以及具有输出电极；以及

其中，在这些串接的晶体管中，一第七晶体管具有耦接一第二电压源的控制电极、耦接该第六晶体管的输出电极的输入电极、以及耦接该参考电压的输出电极，该第二电压源提供一第二供电电压。

18.如权利要求17所述的输出缓冲器，

其中，该输出信号具有由该第一供电电压至该参考电压的电压摆幅；以及

其中，该输入信号具有由该第二供电电压至该参考电压的电压摆幅。

19.如权利要求11所述的输出缓冲器，其中，该输出信号的高电平高于该输入信号的高电平。

20.如权利要求11所述的输出缓冲器，还包括：

一反向器，具有接收该输入信号的输入端以及具有耦接该第四晶体管的控制电极的输出端。

21.一种输出缓冲器，用以根据一输入信号于一输出端产生一输出信号，包括：

一第一晶体管，具有控制电极、耦接一电压源的输入电极、以及输出电极；

一第二晶体管，具有控制电极、耦接该第一晶体管的输出电极的输入电极、以及输出电极；

一第一二极管，具有耦接该第二晶体管的输出电极的阳极以及耦接该输出端的阴极；以及

一驱动电路，耦接该第一晶体管以及该第二晶体管的控制电极，且根据该输入信号来驱动该第一晶体管以及该第二晶体管。

22.如权利要求21所述的输出缓冲器，其中，该驱动电路包括：

一第三晶体管，具有耦接该第一晶体管的控制电极的控制电极以及输出电极以及具有耦接该电压源的输入电极；

一第四晶体管，具有耦接该第二晶体管的控制电极的控制电极以及输出电极以及具有耦接该第三晶体管的输出电极的输入电极；

一第二二极管，具有耦接该第四晶体管的输出电极的阳极以及具有阴极；以及

一第五晶体管，具有接收该输入信号的控制电极、耦接该第二二极管的阴极的输入电极、以及耦接一参考电压的输出电极。

23.如权利要求22所述的输出缓冲器，其中，该输出信号的高电平高于该输入信号的高电平。

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