CN101752315A - 集成电路结构的制造方法 - Google Patents

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Abstract

本发明是有关于一种集成电路结构的制造方法，其利用二次切割来消除多晶硅单向线端短缩，该方法包含：提供基材，包含第一有源区与第二有源区；形成栅极电极层于基材上；及蚀刻栅极电极层。栅极电极层的剩余部分包含第一栅极带与第二栅极带实质平行于彼此；以及牺牲带未平行于但交互连接第一栅极带与第二栅极带。牺牲带介于第一有源区与第二有源区之间。该方法更包含形成掩模层覆盖部分的第一栅极带与第二栅极带，其中牺牲带、以及部分的第一栅极带与第二栅极带为掩模层中的开口所暴露出；以及蚀刻开口所暴露出的牺牲带以及第一栅极带与第二栅极带的部分。

Description

集成电路结构的制造方法
技术领域
本发明涉及一种集成电路制造工艺，特别是涉及一种通过对栅极电极带(Gate Electrode Strips)二次切割(Second Cut)制造工艺的端头改善，即利用二次切割来消除多晶硅单向线端短缩。
背景技术
微影技术在集成电路的制作中为关键技术。在一微影制造工艺中，先在晶圆上涂布光刻胶，接着将包含所需特征的图案的光罩设置在晶圆上方，再将光刻胶曝光，其中光刻胶的某些部分遭到曝光，而某些部分则未遭到曝光。接下来，显影光刻胶，而移除曝光部分(或未曝光部分)。光罩上的图案因此而转移至光刻胶上。
在光刻胶的曝光过程中，由于光的使用，因而当晶圆上的二元件彼此太过靠近时，会发生光学近接效应(Optical Proximity Effects)。光学近接效应是导因于在紧密特征之间光的衍射(diffraction)以及干扰，而导致微影影像中的线的宽度受到其他邻近特征的影响。
近接效应影响栅极制作的制造工艺控制，进而导致端头问题。图1是绘示一种传统布局，其包含二金氧半导体(MOS)元件。栅极102与有源区106形成第一金氧半导体元件108。栅极104与有源区107形成第二金氧半导体元件105。栅极102与104分别具有端头109与111延伸越过有源区106与107。受到微负载(micro-loading)及/或近接效应的影响，端头109与111可能会较所设计的长或短。当端头109与110较所设计的长时，栅极102与104可能会短路，而造成元件故障。相反地，若端头109与111较所设计的短时“称为线端短缩(line-end shortening)”，也会产生问题，如图2所示。若端头109或111凹入有源区106或107中时，它们则无法有效控制并关闭各自的金氧半导体元件108与105的通道。如此一来，金氧半导体元件108与105的源极与漏极之间可能存在严重的漏电流。
为解决上述问题，在栅极的制作中，采用二道切割制造工艺。请参阅图3所示，形成彼此邻近之有源区202与204。利用毯覆形成一栅极电极层、以及进行第一切割的方式，先形成栅极带206与208。栅极带206与208从有源区202的上方一直延伸至有源区204的上方。接下来，制作光罩来覆盖有源区202与204，且部分的栅极带206与208直接位于有源区202与204的上方。开口210形成于光罩中，以通过开口210来曝光部分的栅极带206与208。进行第二切割，以移除经由开口210所曝光之栅极带206与208的部分。有利的是，当第二切割开始时，并没有暴露的线端，因此可实质消除线端短缩的问题。
然而，图3所提供的解决方式仅应用在当位于有源区202上方的多个栅极与位于有源区204上方的多个栅极具有相同间距时。若应用在不同间距时，如图4所示，上述的解决方式不再有用。图4图示一种例子，其中有源区202上方的栅极的间距P不同于有源区204上方的栅极的间距P’。在此例子中，栅极带206从有源区202的上方延伸至有源区204的上方，而栅极带230与232无法排成一列来形成单一栅极带。因此，在第二切割实施前，端头220与222已被暴露出。在第二切割时，端头220与222受到的蚀刻将多过栅极带206所形成的栅极，因此可能会发生线端短缩问题。因此，需要一种解决方法。
由此可见，上述现有的集成电路结构的制造方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的利用二次切割来消除多晶硅单向线端短缩，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本申请案是与下列共同转让的美国专利申请案第11/012,414号有关，其是申请于2004年12月15日，名称为“栅极控制与端头的改善(Gate ControlAnd Endcap Improvement)”，在此一并列入参考。
本发明的目的在于，克服现有的集成电路结构的制造方法存在的缺陷，而提供一种新的集成电路结构的制造方法，所要解决的技术问题是使其藉由牺牲层的配置，使得不同间距的多个栅极在二次切割时避免多晶硅单向线端短缩，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种集成电路结构的制造方法，其包含以下步骤：提供一基材，包含一第一有源区与一第二有源区，该第二有源区邻近于该第一有源区；形成一栅极电极层于该基材上；蚀刻该栅极电极层，其中该栅极电极层的多个剩余部分包含：一第一栅极带；一第二栅极带，其平行于该第一栅极带，其中该第一栅极带的一第一纵向(Lengthwise Direction)平行但未对齐于该第二栅极带的一第二纵向；以及一牺牲带，具有一纵向，该纵向未平行于该第一纵向与该第二纵向，其中该牺牲带介于该第一有源区与该第二有源区之间，且其中该牺牲带交互连接该第一栅极带与该第二栅极带；形成一掩模层覆盖该第一栅极带与该第二栅极带的多个部分，其中该牺牲带、以及与该牺牲带连接的该第一栅极带与该第二栅极带的多个连接部分为该掩模层中的一开口所暴露出；以及蚀刻该开口所暴露出的该牺牲带以及该第一栅极带与该第二栅极带的该些连接部分。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造方法，其中该牺牲带具有一第一端连接于该第一栅极带、以及一第二端连接于该第二栅极带。
前述的制造方法，其中在蚀刻该栅极电极层的步骤后与蚀刻该牺牲带的步骤前，该栅极电极层的该些剩余部分更包含一第三栅极带，其平行于该第一栅极带与该第二栅极带，其中该牺牲带进一步连接该第三栅极带。
前述的制造方法，其中该基材更包含一第三有源区与一第四有源区，该第四有源区邻近于该第三有源区；其中在蚀刻该栅极电极层的步骤后与蚀刻该牺牲带的步骤前，该栅极电极层的该些剩余部分更包含一另一栅极带从该第三有源区上方延伸至该第四有源区上方，其中在该第三有源区与该第四有源区之间的区域中，无连接至该另一栅极带的牺牲带；以及其中介于该第三有源区与该第四有源区之间的该另一栅极带的一部分为该掩模层所暴露出。
前述的制造方法，其中该牺牲带的该纵向垂直于该第一纵向与该第二纵向。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种集成电路结构的制造方法，其包含以下步骤：提供一基材，包含：一第一有源区；一第二有源区，邻近于该第一有源区；及一绝缘区，毗邻且介于该第一有源区与该第二有源区之间；形成一栅极介电层于该基材上；形成一栅极电极层于该栅极介电层上；蚀刻该栅极电极层，其中该栅极电极层的多个剩余部分包含：一第一栅极带，位于该第一有源区上；一第二栅极带，位于该第一有源区上；一第三栅极带，位于该第二有源区上；一第四栅极带，位于该第二有源区上，其中该第一栅极带、该第二栅极带、该第三栅极带与该第四栅极带平行于彼此，且均包含一部分延伸在该绝缘区上；以及一牺牲带，位于该绝缘区上，且具有一纵向，垂直于该第一栅极带的一纵向，其中该牺牲带交互连接该第一栅极带与该第三栅极带；形成一掩模层覆盖该第一栅极带、该第二栅极带、该第三栅极带与该第四栅极带直接位于该第一有源区与该第二有源区上的多个部分，其中该牺牲带为该掩模层中一开口所暴露出；以及通过该开口蚀刻该牺牲带。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造方法，其中在蚀刻该牺牲带的步骤期间，蚀刻直接为该开口所暴露的该第一栅极带、该第二栅极带、该第三栅极带与该第四栅极带的多个另一部分。
前述的制造方法，其中该第一栅极带与该第三栅极带在该第一栅极带与该第三栅极带纵向上并未对齐。
前述的制造方法，其中在蚀刻该牺牲带的步骤前，该第二栅极带与该第四栅极带对齐且形成一直线带，且其中该牺牲带进一步与该第二栅极带及该第四栅极带连接。
前述的制造方法，其中该第一栅极带与该第三栅极带对齐且具有不同宽度。
前述的制造方法，其中在蚀刻该牺牲带的步骤前，该第二栅极带与该第四栅极带对齐且具有不同宽度，且其中该牺牲带进一步与该第二栅极带及该第四栅极带连接。
前述的制造方法，其中该第一栅极带与该第三栅极带之间具有一第一间距，且该第二栅极带与该第四栅极带之间具有一第二间距，该第二间距等于该第一间距。
前述的制造方法，其中该第一栅极带与该第三栅极带之间具有一第一间距，且该第二栅极带与该第四栅极带之间具有一第二间距，该第二间距不同于该第一间距。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种集成电路结构的制造方法，其包含以下步骤：提供一基材，包含：一第一有源区；一第二有源区，邻近于该第一有源区；及一绝缘区，毗邻且介于该第一有源区与该第二有源区之间；形成一栅极介电层于该基材上；形成一栅极电极层于该栅极介电层上；对该栅极电极层进行一第一图案化步骤，其中该栅极电极层的多个剩余部分包含：一第一栅极带，位于该第一有源区上，该第一栅极带具有一第一纵向；一第二栅极带，位于该第二有源区上，该第二栅极带具有一第二纵向，其中该第一栅极带与该第二栅极带具有不同宽度，且其中该第一纵向与该第二纵向对齐；及一牺牲带，直接位于该绝缘区上且具有一第三纵向，该第三纵向垂直于该第一纵向，其中该牺牲带交互连接该第一栅极带与该第二栅极带，且该牺牲带具有一长度大于该第一栅极带的一第一宽度与该第二栅极带的一第二宽度；形成一光刻胶覆盖该第一有源区与该第二有源区、以及该第一栅极带与该第二栅极带的多个部分，其中该光刻胶包含一开口暴露出该牺牲带、以及该第一栅极带与该第二栅极带的多个另一部分；蚀刻该牺牲带、以及该第一栅极带与该第二栅极带的该些另一部分；以及移除该光刻胶。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造方法，其中该牺牲层具有一宽度，其大于等于该第一栅极带与该第二栅极带中较小的一个。
前述的制造方法，其中该牺牲带进一步与一第三栅极带连接，该第三栅极带具有一部分直接位于该第一有源区上，其中该第三栅极带平行于该第一栅极带与该第二栅极带。
借由上述技术方案，本发明利用二次切割来消除多晶硅单向线端短缩至少具有下列优点及有益效果：藉由本发明，使得产生于第一切割的不规则栅极带藉由牺牲层的配置，在二次切割时避免多晶硅单向线端短缩，使得所造成的端头短缩问题减少，而且无需额外制造工艺步骤。
综上所述，本发明是有关于一种集成电路结构的制造方法，其利用二次切割来消除多晶硅单向线端短缩，该方法包含：提供基材，包含第一有源区与第二有源区；形成栅极电极层于基材上；及蚀刻栅极电极层。栅极电极层的剩余部分包含第一栅极带与第二栅极带实质平行于彼此；以及牺牲带未平行于但交互连接第一栅极带与第二栅极带。牺牲带介于第一有源区与第二有源区之间。该方法更包含形成掩模层覆盖部分的第一栅极带与第二栅极带，其中牺牲带、以及部分的第一栅极带与第二栅极带为掩模层中的开口所暴露出；以及蚀刻开口所暴露出的牺牲带以及第一栅极带与第二栅极带的部分。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
参阅图1是可能会发生线端短缩问题的一种传统结构。
图2是可能会发生线端短缩问题的另一种传统结构。
图3是绘示藉由利用二次切割来形成栅极电极的方式解决线端短缩问题的一种制作栅极电极的传统方法栅极。
图4是绘示一种无法藉由二次切割制造工艺解决线端短缩问题的例子的示意图。
图5A图至图10是绘示本发明的多个实施例的俯视图与剖面图，其中形成牺牲栅极电极来交互连接栅极带。
10：基材              20：有源区
22：有源区            24：绝缘结构
26：栅极介电层        28：栅极电极层
40：有源区            42：有源区
50：栅极电极带          52：栅极电极带
54：虚设栅极带          60：栅极电极带
62：栅极电极带          63：栅极电极带
64：虚设栅极带          66：牺牲带
70：掩模                72：开口
74：开口                76：端头
78：端头                84：接触
102：栅极               104：栅极
105：金氧半导体元件     106：有源区
107：有源区             108：金氧半导体元件
109：端头               111：端头
202：有源区             204：有源区
206：栅极带             208：栅极带
210：开口               220：端头
222：端头               230：栅极带
232：栅极带             360：栅极带
362：栅极带             364：栅极带
366：栅极带             460：栅极带
462：栅极带             464：栅极带
466：栅极带             500：框
P：间距                 P’：间距
P1：间距                P2：间距
P3：间距                P4：间距
P5：间距                P6：间距
W1：宽度                W2：宽度
W3：宽度                W4：宽度
W5：宽度                W6：宽度
W7：宽度                W7’：宽度
W8：宽度                W8’：宽度
W9：宽度                W10：宽度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的集成电路结构的制造方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
所提供的较佳实施例的制造与应用将详细讨论如下。然而，应该了解的一点是，本发明提供许多可应用的创新概念，这些创新概念可在各种特定背景中加以体现。所讨论的特定实施例仅是用以举例说明制造与应用本发明的特定方式，并非用以限制本发明的范围。
本发明的较佳实施例图示于图5A至图8，其中本发明内所有的各种视图与图示实施例中，相同参阅号码用以标示相同元件。接下来讨论较佳实施例的数种变化。
图5A是绘示一初始结构的剖面图，该初始结构包含基材10，该基材10可由常用的半导体，例如硅、硅锗等等所组成。基材10包含有源区(即主动区，以下均称为有源区)20与22(未绘示于图5A，请参阅图5B)、以及有源区40与42，多个金氧半导体元件可行成在该基材10上。有源区20、22、40与42可掺以所需n型或p型掺质，以形成多个井区(未绘示)。而且，有源区20与22可为相同导电型或不同导电型，而有源区40与42可为相同导电型或不同导电型。有源区的边界可由绝缘结构24所定义出。在一实施例中，绝缘结构24为浅沟渠隔离。在说明实施例中，有源区20与22是紧密设置，且有源区40与42是紧密设置。
形成栅极介电层26于基材10、以及有源区20、22、40与42上。制作栅极介电层26时可利用热氧化或常用沉积方法，因此可包含氧化硅。栅极介电层26可替代性地包含氮氧化物、氮化物、高介电常数材料、及/或其他材料。形成栅极电极层28于栅极介电层26上。栅极电极层28的材料可为多晶硅，然而栅极电极层28的材料亦可为金属或金属化合物，包含例如钛、钨、钴、铝、镍、及/或其结合。
图5B是绘示图5A所示的结构的俯视图，其中图5A所示的剖面图是沿着图5B的的平直剖面线5A-5A所获得。有源区20与22的剖面图虽未绘示但其类似于图5A所示。栅极电极层28可完全覆盖在每个半导体晶片上，其中有源区20、22、40与42形成于半导体晶片中。
请参阅图6A所示，图案化栅极电极层28与栅极介电层26，以形成栅极电极带50、52、60、62与63。各图案化制造工艺(即制程，以下均称为制造工艺)在整个描述中亦可称为第一切割。为了简明之故，并未绘示应用在第一切割的光刻胶(即光阻，以下均称为光刻胶)。栅极电极带50与52实质平行于彼此，且从有源区20的上方延伸至有源区22的上方。在本发明的一实施例中，栅极电极带50的宽度W1等于栅极电极带52的宽度W2。在替代实施例中，宽度W1不同于宽度W2。可形成虚设栅极带54邻近于栅极电极带50与52。
栅极电极带60、62与63形成于有源区40与42上方，且实质平行于彼此。栅极电极带60从有源区40的上方延伸至有源区42的上方。栅极电极带62与63彼此实质平行但并未对齐。栅极电极带60与62之间具有第一间距P1，栅极电极带60与63之间具有不同于第一间距P1的第二间距P2。栅极电极带60、62与63的宽度W3、W4与W5的每一对可彼此相等，或彼此不同。可形成虚设栅极带64邻近于栅极电极带60、62与63。
由于间距P1不同于间距P2，因此栅极电极带62与63显然无法无缝地接合来形成一单一栅极带。因此，形成牺牲带66来连接栅极电极带62与63。如图6A所示，牺牲带66较佳是具有一纵向实质垂直于栅极电极带62与63的纵向。在整个描述中，名词“纵向(Lengthwise Direction)”是指每个栅极电极带的长度方向。在一实施例中，牺牲带66具有大于宽度W4与W5的长度，因此会延伸越过栅极电极带62与63。此外，牺牲带66可能足够长而与栅极电极带60连接，且可能延伸越过栅极电极带60。在替代实施例中，牺牲带66起自栅极电极带62而终止于栅极电极带63，如图6B所示。牺牲带66的宽度W6较佳是实质等于宽度W3、W4与W5。在此例子中，宽度W3、W4与W5彼此不同，宽度W6可采用宽度W3、W4与W5的中间值，然而亦可采用其他数值。较佳是无牺牲带残留在有源区20与22之间来连接栅极电极带50与52，然而亦可形成这样的牺牲带。
请参阅图7，形成掩模(即罩幕，以下均称为掩模)70，例如光刻胶，覆盖有源区20、22、40与42，以及部分的栅极电极带50、52、60、62与63。形成开口72与74于掩模70中，以暴露出有源区20与22之间的部分的栅极电极带50与52、以及有源区40与42之间的部分的栅极电极带60、62与63。亦可暴露出部分的虚设栅极带54与64。全部的牺牲带66较佳是通过开口74所暴露出。替代性地，暴露出连接栅极电极带60、62与63的牺牲带66的部分，而牺牲带66仍具有未暴露的部分。因此，牺牲带66的未暴露部分在第二切割后将成为虚设图案，如后续段落所述。
接下来，如图8所示，蚀刻栅极电极带50、52、60、62与63、以及牺牲带66的暴露部分，接着移除掩模70。所产生的结构绘示于图8。在所产生的结构中，栅极电极带50、52、60、62与63的剩余部分与各自下方的有源区20、22、40与42形成金氧半导体元件。在牺牲带66的形成下，可有利地防止栅极电极带62与63在第二切割期间受到过度蚀刻(例如，从栅极电极带62与63的端头)，因而可实质消除端头76与78的线端短缩问题。
图9与图10是绘示可应用本发明的概念的替代实施例。请参阅图9所示，栅极带360与362之间的间距P3实质等于栅极带364与366之间的间距P4。然而，栅极带360的宽度W7不同于栅极带364的宽度W8。栅极带362的宽度W7’可等于或不同于栅极带366的宽度W8’。在此例子中，牺牲带66亦可用以连接栅极带360与364。牺牲带66亦可用以连接栅极带362与366，特别是当栅极带362与366具有不同宽度时。牺牲带66的形成特别有利于当宽度W7(或W7’)实质不同于宽度W8(或W8’)时，因为这样的状况下若没有形成牺牲带66，将会导致栅极带360的大量端部(或栅极带362的端部)遭暴露出。
图10是绘示一种替代实施例，其中栅极带460与462之间的间距P5实质等于栅极带464与466之间的间距P6，且栅极带460与462的宽度W9实质等于栅极带464与466的宽度W10。然而栅极带460与464实质上并未对齐，且栅极带462与466实质上并未对齐。可再次增加牺牲带66来交互连接栅极带460与464、及/或交互连接栅极带462与466。图10所示的图式提供金氧半导体元件的布局弹性，因此这些金氧半导体元件的栅极无须对齐之下，线端短缩问题仍可获得避免。
在图9与图10所示之的每个实施例中，虽然牺牲层66是绘示成连接所有栅极带，然而亦可形成不连续之的牺牲带66。举例而言，在图7中，可利用第一切割移除位于虚线框500中的牺牲带66的部分，因此将有部分的牺牲带66留在框500的左边、以及部分的牺牲带66留在框500的右边，但并无交互连接的部分留在框500中。
藉由利用本发明的较佳实施例，可在不引发线端短缩问题的情况下，提供集成电路布局设计极大的弹性。因此，无需对栅极延伸于有源区外的部分增加额外空白处，因此可节省晶片面积。此外，再次参阅图8所示，在此例子中，预备形成多个接触84紧邻于第二切割进行之处，而无需额外的空白处。有利的一点是，可利用制作微影光罩中的光学近接修正(OPC)工具、电脑辅助设计工具、及/或逻辑操作来制作本发明的牺牲带。无需额外增加的制造工艺步骤与微影制造工艺。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (16)

1.一种集成电路结构的制造方法，其特征在于其包含以下步骤：
提供一基材，包含一第一有源区与一第二有源区，该第二有源区邻近于该第一有源区；
形成一栅极电极层于该基材上；
蚀刻该栅极电极层，其中该栅极电极层的多个剩余部分包含：
一第一栅极带；
一第二栅极带，其平行于该第一栅极带，其中该第一栅极带的一第一纵向平行但未对齐于该第二栅极带的一第二纵向；以及
一牺牲带，具有一纵向，该纵向未平行于该第一纵向与该第二纵向，其中该牺牲带介于该第一有源区与该第二有源区之间，且其中该牺牲带交互连接该第一栅极带与该第二栅极带；
形成一掩模层覆盖该第一栅极带与该第二栅极带的多个部分，其中该牺牲带、以及与该牺牲带连接的该第一栅极带与该第二栅极带的多个连接部分为该掩模层中的一开口所暴露出；以及
蚀刻该开口所暴露出的该牺牲带以及该第一栅极带与该第二栅极带的该些连接部分。
2.如权利要求1所述的制造方法，其特征在于其中该牺牲带具有一第一端连接于该第一栅极带、以及一第二端连接于该第二栅极带。
3.如权利要求1所述的制造方法，其特征在于其中在蚀刻该栅极电极层的步骤后与蚀刻该牺牲带的步骤前，该栅极电极层的该些剩余部分更包含一第三栅极带，其平行于该第一栅极带与该第二栅极带，其中该牺牲带进一步连接该第三栅极带。
4.如权利要求1所述的制造方法，其特征在于其中该基材更包含一第三有源区与一第四有源区，该第四有源区邻近于该第三有源区；
其中在蚀刻该栅极电极层的步骤后与蚀刻该牺牲带的步骤前，该栅极电极层的该些剩余部分更包含一另一栅极带从该第三有源区上方延伸至该第四有源区上方，其中在该第三有源区与该第四有源区之间的区域中，无连接至该另一栅极带的牺牲带；以及
其中介于该第三有源区与该第四有源区之间的该另一栅极带的一部分为该掩模层所暴露出。
5.如权利要求1所述的制造方法，其特征在于其中该牺牲带的该纵向垂直于该第一纵向与该第二纵向。
6.一种集成电路结构的制造方法，其特征在于其包含以下步骤：
提供一基材，包含：
一第一有源区；
一第二有源区，邻近于该第一有源区；及
一绝缘区，毗邻且介于该第一有源区与该第二有源区之间；
形成一栅极介电层于该基材上；
形成一栅极电极层于该栅极介电层上；
蚀刻该栅极电极层，其中该栅极电极层的多个剩余部分包含：
一第一栅极带，位于该第一有源区上；
一第二栅极带，位于该第一有源区上；
一第三栅极带，位于该第二有源区上；
一第四栅极带，位于该第二有源区上，其中该第一栅极带、该第二栅极带、该第三栅极带与该第四栅极带平行于彼此，且均包含一部分延伸在该绝缘区上；以及
一牺牲带，位于该绝缘区上，且具有一纵向，垂直于该第一栅极带的一纵向，其中该牺牲带交互连接该第一栅极带与该第三栅极带；
形成一掩模层覆盖该第一栅极带、该第二栅极带、该第三栅极带与该第四栅极带直接位于该第一有源区与该第二有源区上的多个部分，其中该牺牲带为该掩模层中一开口所暴露出；以及
通过该开口蚀刻该牺牲带。
7.如权利要求6所述的制造方法，其特征在于其中在蚀刻该牺牲带的步骤期间，蚀刻直接为该开口所暴露的该第一栅极带、该第二栅极带、该第三栅极带与该第四栅极带的多个另一部分。
8.如权利要求6所述的制造方法，其特征在于其中该第一栅极带与该第三栅极带在该第一栅极带与该第三栅极带纵向上并未对齐。
9.如权利要求8所述的制造方法，其特征在于其中在蚀刻该牺牲带的步骤前，该第二栅极带与该第四栅极带对齐且形成一直线带，且其中该牺牲带进一步与该第二栅极带及该第四栅极带连接。
10.如权利要求6所述的制造方法，其特征在于其中该第一栅极带与该第三栅极带对齐且具有不同宽度。
11.如权利要求10所述的制造方法，其特征在于其中在蚀刻该牺牲带的步骤前，该第二栅极带与该第四栅极带对齐且具有不同宽度，且其中该牺牲带进一步与该第二栅极带及该第四栅极带连接。
12.如权利要求6所述的制造方法，其特征在于其中该第一栅极带与该第三栅极带之间具有一第一间距，且该第二栅极带与该第四栅极带之间具有一第二间距，该第二间距等于该第一间距。
13.如权利要求6所述的制造方法，其特征在于其中该第一栅极带与该第三栅极带之间具有一第一间距，且该第二栅极带与该第四栅极带之间具有一第二间距，该第二间距不同于该第一间距。
14.一种集成电路结构的制造方法，其特征在于其包含以下步骤：
提供一基材，包含：
一第一有源区；
一第二有源区，邻近于该第一有源区；及
一绝缘区，毗邻且介于该第一有源区与该第二有源区之间；
形成一栅极介电层于该基材上；
形成一栅极电极层于该栅极介电层上；
对该栅极电极层进行一第一图案化步骤，其中该栅极电极层的多个剩余部分包含：
一第一栅极带，位于该第一有源区上，该第一栅极带具有一第一纵向；
一第二栅极带，位于该第二有源区上，该第二栅极带具有一第二纵向，
其中该第一栅极带与该第二栅极带具有不同宽度，且其中该第一纵向与该第二纵向对齐；及
一牺牲带，直接位于该绝缘区上且具有一第三纵向，该第三纵向垂直于该第一纵向，其中该牺牲带交互连接该第一栅极带与该第二栅极带，且该牺牲带具有一长度大于该第一栅极带的一第一宽度与该第二栅极带的一第二宽度；
形成一光刻胶覆盖该第一有源区与该第二有源区、以及该第一栅极带与该第二栅极带的多个部分，其中该光刻胶包含一开口暴露出该牺牲带、以及该第一栅极带与该第二栅极带的多个另一部分；
蚀刻该牺牲带、以及该第一栅极带与该第二栅极带的该些另一部分；以及
移除该光刻胶。
15.如权利要求14所述的制造方法，其特征在于其中该牺牲层具有一宽度，其大于等于该第一栅极带与该第二栅极带中较小的一个。
16.如权利要求14所述的制造方法，其特征在于其中该牺牲带进一步与一第三栅极带连接，该第三栅极带具有一部分直接位于该第一有源区上，其中该第三栅极带平行于该第一栅极带与该第二栅极带。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400758A (zh) * 2013-08-14 2013-11-20 上海华力微电子有限公司 双重曝光制作高均匀度栅极线条的方法
CN104952705A (zh) * 2014-03-26 2015-09-30 中芯国际集成电路制造(上海)有限公司 一种双重图形及半导体器件结构的制作方法
CN107564904A (zh) * 2016-07-01 2018-01-09 台湾积体电路制造股份有限公司 集成电路、集成电路布局及其配置方法
CN108231733A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体元件
CN108962888A (zh) * 2017-05-26 2018-12-07 台湾积体电路制造股份有限公司 半导体结构

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432179B2 (en) 2004-12-15 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling gate formation by removing dummy gate structures
CN102376551B (zh) * 2010-08-19 2015-12-16 中国科学院微电子研究所 半导体器件结构的制造方法及其结构
US8610176B2 (en) * 2011-01-11 2013-12-17 Qualcomm Incorporated Standard cell architecture using double poly patterning for multi VT devices
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US9136168B2 (en) 2013-06-28 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive line patterning
US9653579B2 (en) 2014-05-19 2017-05-16 Stmicroelectronics, Inc. Method for making semiconductor device with filled gate line end recesses
US9431381B2 (en) 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of processing cutting layout and example switching circuit
US9853112B2 (en) 2015-07-17 2017-12-26 Qualcomm Incorporated Device and method to connect gate regions separated using a gate cut
TWI704647B (zh) 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183345A (ja) 1993-12-24 1995-07-21 Nec Corp 半導体装置
JPH09289153A (ja) * 1996-04-23 1997-11-04 Oki Electric Ind Co Ltd 半導体装置の製造方法及びそれに用いるマスク
TW329563B (en) 1996-06-01 1998-04-11 Winbond Electronics Corp The manufacturing method for load resistors of SRAM
JP3495869B2 (ja) 1997-01-07 2004-02-09 株式会社東芝 半導体装置の製造方法
SE519628C2 (sv) 1997-03-04 2003-03-18 Ericsson Telefon Ab L M Tillverkningsförfarande för halvledarkomponent med deponering av selektivt utformat material,vilket är ogenomträngligt för dopjoner
US6103592A (en) 1997-05-01 2000-08-15 International Business Machines Corp. Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas
JP3466874B2 (ja) 1997-06-11 2003-11-17 株式会社東芝 半導体装置及びその製造方法
JP2001060629A (ja) * 1999-08-19 2001-03-06 Fujitsu Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US6287904B1 (en) 2000-01-27 2001-09-11 Advanced Micro Devices, Inc. Two step mask process to eliminate gate end cap shortening
JP2002270538A (ja) 2001-03-12 2002-09-20 Matsushita Electric Ind Co Ltd ゲート電極の形成方法
US6461906B1 (en) 2001-03-14 2002-10-08 Macronix International Co., Ltd. Method for forming memory cell by using a dummy polysilicon layer
TW567575B (en) 2001-03-29 2003-12-21 Toshiba Corp Fabrication method of semiconductor device and semiconductor device
US6492073B1 (en) 2001-04-23 2002-12-10 Taiwan Semiconductor Manufacturing Company Removal of line end shortening in microlithography and mask set for removal
US6608560B2 (en) * 2001-06-05 2003-08-19 James D. Abrams Device and method for providing HVAC service assistance
JP4776813B2 (ja) * 2001-06-12 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6624068B2 (en) * 2001-08-24 2003-09-23 Texas Instruments Incorporated Polysilicon processing using an anti-reflective dual layer hardmask for 193 nm lithography
US6787469B2 (en) 2001-12-28 2004-09-07 Texas Instruments Incorporated Double pattern and etch of poly with hard mask
US6944844B2 (en) 2002-04-03 2005-09-13 Synopsys, Inc. System and method to determine impact of line end shortening
JP3866155B2 (ja) * 2002-05-17 2007-01-10 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3759924B2 (ja) 2002-11-21 2006-03-29 松下電器産業株式会社 半導体装置
US7432179B2 (en) * 2004-12-15 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling gate formation by removing dummy gate structures
US7795080B2 (en) * 2007-01-15 2010-09-14 Sandisk Corporation Methods of forming integrated circuit devices using composite spacer structures
US7821039B2 (en) * 2008-06-23 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Layout architecture for improving circuit performance

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400758A (zh) * 2013-08-14 2013-11-20 上海华力微电子有限公司 双重曝光制作高均匀度栅极线条的方法
CN103400758B (zh) * 2013-08-14 2016-03-02 上海华力微电子有限公司 双重曝光制作高均匀度栅极线条的方法
CN104952705A (zh) * 2014-03-26 2015-09-30 中芯国际集成电路制造(上海)有限公司 一种双重图形及半导体器件结构的制作方法
CN107564904A (zh) * 2016-07-01 2018-01-09 台湾积体电路制造股份有限公司 集成电路、集成电路布局及其配置方法
US10707199B2 (en) 2016-07-01 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layout and method of configuring the same
US11239228B2 (en) 2016-07-01 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layout and method of configuring the same
CN108231733A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体元件
CN108231733B (zh) * 2016-12-14 2021-06-22 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN108962888A (zh) * 2017-05-26 2018-12-07 台湾积体电路制造股份有限公司 半导体结构
CN108962888B (zh) * 2017-05-26 2022-08-16 台湾积体电路制造股份有限公司 半导体结构及产生半导体装置的布局图的方法
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