KR970011157B1 - 패드 전극을 갖는 반도체 장치 및 이의 형성방법 - Google Patents
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Abstract
내용없음.
Description
제1도는 종래 DRAM 셀의 레이 아웃도.
제2도는 제1도의 A-A' 라인을 따라 취한 단면도.
제3도는 제1도의 B-B' 라인을 따라 취한 단면도.
제4도는 제1도의 C-C' 라인을 따라 취한 단면도.
제5도는 제1도의 패드 전극 부분을 나타낸 평면도.
제6도는 본 발명의 게이트 전극 패턴을 보인 레이 아웃도.
제7도는 제6도의 A-A' 라인을 따라 취한 단면도.
제8도는 제6도의 B-B' 라인을 따라 취한 단면도.
제9도는 제6도의 C-C' 라인을 따라 취한 단면도.
제10도는 제7도의 패드 전극 부분을 나타낸 평면도.
제11도는 본 발명의 공정을 사용한 DRAM 메모리 셀의 수직 단면도이다.
본 발명은 패드 전극을 갖는 반도체 장치 및 그의 제조방법에 관한 것으로, 특히 게이트 전극의 패턴을 개선하여 패드 전극의 정렬노광 여유를 개선하도록 하여 신뢰성을 향상시킨 반도체 장치 및 그의 제조방법에 관한 것이다.일반적으로 단일의 MOS 트랜지스터와 이에 연결한 정보 저장용 캐패시터로 구성한 반도체 메모리 셀을 구성하는 DRAM은 협소한 칩면적에 많은 셀을 형성시킬 수 있으나 소자가 미세해짐에 따른 공정상의 문제도 다수 발생한다.
매트릭스 어레이로 배열되는 메모리 셀에서 이를 구성하는 모스 소자의 소오스/드레인은 비트 라인과 연결되는데 소오스 영역에 접촉창을 형성하고 이 위를 횡단하는 도전성 비트 라인을 형성하여 서로 연결되게 한다. 그러나 언급하였듯이 MOS 소자가 매우 미세한 구조이기 때문에 도전층과 접합을 행함에 있어 실제 공정은 용이하지 않은 것이다. 이러한 문제를 해결하기 위해서 소위 패드 전극(pad electrode)을 MOS 소자의 소오스 영역의 접촉부와 이 위의 도전 라인간에 형성하여 접합이 용이하고 또한 신뢰성이 있도록 하고 있다. 이에 대한 예는 일본 특개평 1-243573호에 이에 대한 사용예가 개시되어 있다.
다음에 종래의 패드 전극을 구비한 반도체 장치 구성예를 설명한다.
제1도는 DRAM의 레이 아웃을 도시한 것으로, 1은 활성 영역(2)을 분리하는 소자분리영역, 3은 게이트 전극 및 이들을 잇는 버스, 4는 패드 전극을 나타내며, 소오스/드레인 영역은 상기 활성 영역(2) 내의 게이트 전극 양옆에 형성되고 또한 그 위에 형성한 패드 전극(4)과 접촉한다. 본 도면에서 A-A' 라인을 따라 취한 공정 단면도는 제2도(a)∼(f)에, B-B' 라인을 따라 취한 공정 단면도는 제3도(a)∼(f)에, C-C' 라인을 따라 취한 공정 단면도는 제4도(a)∼(f)에 도시되어 있다.
먼저 제2도(a), 제3도(a) 및 제4도(a)에서 보듯이 소자 분리 영역(1)을 형성한후 활성 영역(제1도의 2) 상에 산화막(5)을 형성하고 이 위에 게이트 전극(3) 및 또다른 산화막(6)을 형성한다. 여기서 이에 대한 레이아웃도인 제1도에서 보듯이 게이트 전극(3)은 대략 일직선상으로 또는 일직선은 아니더라도 활성 영역(2) 상부와 필드 산화막(1) 상부에서의 게이트 전극(3)간 거리가 거의 비슷하게 필드 산화막(1)과 활성 영역(2)을 횡단하도록 형성되고 있다. 다음에 제2도(b), (c), 제3도(b), (c) 및 제4도(b), (c)와 같이 게이트 측벽 산화막인 스페이서(8)를 형성하고 이어서 제2도(d), 제3도(d) 및 제4도(d)와 같이 패드 전극용 도전물질(9)을 기판 전면에 형성한 후에 제2도(e), (f), 제3도(e), (f) 및 제4도(e), (f)와 같이 포토레지스트층(PR)을 사용한 패터닝에 의해 패드 전극(4)을 게이트 전극간에 형성한다. 여기서 포토레지스트 패턴(PR)을 이용해서 패드 전극용 물질을 이방성 식각하고 충분한 추가에칭에 의해 게이트 전극(3) 사이의 패드 전극 물질을 완전히 제거한다.
제1도에 패드 전극(4)에 대한 모양이 도시되어 있다.
이때, 제3도(c) 또는 제2도(c)에서 'a' 부분과 같이 스페이서(8) 형성시 요구되는 건식식각으로 인해서 필드 산화막(1)이 얇아지게 되고 이로 인하여 소자 분리 효과가 줄어든다. 이와 동시에 패드 전극(4)의 형성시에도 소자 분리 열화가 발생한다.
또한 제4도(c)의 'b'부분과 같이 활성 영역이 넓어짐에 따라서 이것 또한 패드 전극(4)과 결부되어 패드 전극(4) 형성시 패드 전극(4) 엣지 부분과 활성 영역(2)의 접합 부분간의 정렬 노광 여유가 작아지게하여 패드 전극(4) 형성을 위한 식각시 활성 영역(2)이 노출되어 접합부분이 파괴도는 요인으로 작용한다.
이를 더욱 상세히 설명하면 패드 전극 형성 부위를 부분 확대한 제5도에서 보듯이 소자의 디자인 룰이 축소됨에 따라 층간 정렬 노광 여유를 확보하는 목적의 패드 전극(4)은 그 크기가 작아 거의 원형 형태로 패터닝되기 때문에 하부 접합 영역(P)과 패드 전극(4) 간의 중첩 영역의 여유(M)가 거의 없어진다는 문제가 지적되는 것이다.
본 발명의 목적은 상기 언급한 문제를 해결하는 것으로, 게이트 전극 패턴을 개선하여 패드 전극 형성시의 정렬 노광 여유를 충분히 확보하는 반도체 장치 및 이의 제조방법을 제공하는 것이며 또한 공정중 소자 분리막의 두께 감소를 억제하는 제조 공정을 제공하는 것이다.
본 발명의 목적에 따른 반도체 장치는 고집적 반도체 소자중 전극구조가 비활성 영역의 산화막과 활성영역을 지나는 구조에 있어서, 활성 영역을 지나는 상호 전극간 간격과 비활성 영역을 지나는 상호 전극간 간격을 다르게 하기 위하여 활성 영역을 지나는 전극 간격은 회로의 요구폭을 갖도록 하고, 비활성 영역의 전극 간격을 좁게 하기 위하여, 전극폭이 비활성 영역과 활성영역이 서로 다른 폭을 갖는 전극구조를 특징으로 한다.
상기 장치를 형성하는 본 발명의 공정은 고집적 반도체 전극구조 제조방법에 있어서, 활성 영역과 비활성영역이 정의된 반도체 기판상 위에 전극물질을 형성하고 감광물질을 도포한 다음 활성 영역과 비활성 영역의 폭이 다른 마스크를 사용 전극 패턴을 형성하여 전극구조를 갖는 것을 특징으로 한다.
상기한 바와 같이 본 발명의 MOS 소자의 게이트 전극 패턴은 비활성 영역에서의 폭을 활성 영역 또는 소자 형성 영역에서의 전극 폭보다 크게 형성하고 있는 것에 의해서 본 발명의 목적이 달성됨을 볼 수 있다.
서로 다른 폭은 게이트 전극의 스페이서에도 영향을 주어 스페이서 형성을 위한 에치백 과정시 필드 산화막의 식각을 억제하게 하며, 또한 활성 영역의 확대가 억제되므로 인해서 패드 전극의 정렬노광 여유를 증대시키게 된다.
다음에 본 발명을 적용하는 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명에 따른 게이트 전극 패턴의 예를 제6도에 레이아웃도로 나타내었다. 제6도에서 '10'은 소자분리 영역이며, 11은 소자분리 영역으로 포위된 활성영역이고, 12는 본 발명에서 제공하는 게이트 전극이며, 13은 패드 전극이다. 도면에서 명백하듯이 게이트 전극(12)은 활성 영역(2)에서의 폭과 소자분리 영역(11) 또는 비활성 영역에서의 폭과 다르게 되어 있고 그 이유는 다음에 기술되는 바와 같다.
제6도의 A-A' 라인을 따라 취한 공정 단면도는 제7도(a)∼(f)이며, B-B' 라인을 따라 취한 공정 단면도는 제8도(a)∼(f)이고, C-C' 라인을 따라 취한 공정 단면도는 제9도(a)∼(f)이다.
먼저 제7도(a), 제8도(a) 및 제9도(a)와 같이 반도체 기판에 선택된 영역에 소자분리 영역(10)을 통상의 기법으로 형성하고 이것에 의해 정의된 활성 영역상에 게이트 절연막(14)을 열산화 공정으로 형성한다. 그리고 전면에 게이트 전극 물질과 이 위에 산화막을 형성한 후에 패터닝하여 게이트 전극(12) 및 그위의 산화막(15)을 형성한다.
제8도(a)는 제6도의 B-B' 라인을 따라 취한 단면도인데, 이 부분은 소자분리 영역(10)의 단면으로서 게이트 전극(12)간 간격(21)은 노광장치의 해상도가 허용하는 한도내에서 최대한 가깝게 형성하도록 한다. 즉 제6도에서 보면 비활성 영역세서의 게이트 전극 패턴을 정의하는 것으로 가능한 대로 게이트 전극(12)의 폭을 증대 또는 소자분리 간격을 좁게 가져가는 것이다. 이것은 제7도(a)에서 활성 영역에서의 게이트 전극(12)간 거리(22)와 비교되는 것으로 제6도에서와 같이 '21' 영역보다 넓게 된다
다음에 제7도(b), 제8도(b) 및 제9도(b)와 같이 스페이서 폭을 고려하여 소정의 두께의 스페이서 형성용 산화막(16)을 화학기상증착 방법 등으로 전면에 증착한다. 이때 게이트 전극(12)간 간격이 활성 영역과 비활성 영역에서 다름으로 인해서 제8도(b)에서 보듯이 게이트 전극(12)간 간격(21)은 산화막(16)으로 메꾸어지는 형태가 된다. 따라서 스페이서 형성용 산화막의 증착 두께가 정해질 경우 게이트 전극(12) 사이는 그 두께의 2배보다 작거나 같을 때에 메꾸어지는 효과를 얻을 수 있다. 예를들어, 256M DRAM의 경우 디자인룰이 0.25㎛이므로 게이트 전극(12)의 폭은 0.25∼0.3㎛, 전극간 간격은 0.45∼0.6㎛ 정도인데, 스페이스용 산화막의 증착 두께가 0.15㎛일 경우 비활성 영역에서의 게이트 전극(12) 간격은 0.3㎛ 이하로 하는 것이 필요하다.
만약, 게이트 노광시 해상도 한계상 메꾸어지지 않더라도 돌출된 형상의 패턴 효과는 여전히 존재한다.
이와 같이 하여 스페이서 형성용 산화막을 정한바 두께로 형성한 후에 제7도(c), 제8도(c) 및 제9도(c)와 같이 산화막 이방성 식각 방법으로 전면 에치백하여 스페이서(17)를 형성한다. 에칭 종점은 활성 영역에서 기판 표면인 Si층이나 비활성 영역에서의 에칭효과를 보면 제8도(c)의 'c' 부분과 같이 되어 필드 산화막 상부가 산화막(16)으로 여전히 덮여 있어 노출되지 않으므로 에칭에 의한 필드산화막 두께 손실이 없어지는 효과가 얻어진다. 또한 에치백시 제9도(c)의 'd' 부분과 같이 노출되는 부분에서도 스페이서 산화막 두께가 높아 활성 영역이 넓어지지 않는 잇점이 있다.
다음에, 제7도(d), 제8도(d) 및 제9도(d)와 같이 패드 전극 형성을 위해 기판 전면에 폴리실리콘(18)을 증착한다. 제7도(e), 제8도(e) 및 제9도(e)와 같이 패드 전극 패턴을 위해 포토레지스트층을 스핀 코팅한 뒤에 패드 전극 패턴을 갖는 마스크를 덮고 노광 현상하여 패턴된 포토레지스트층(19)을 형성한 후, 제7도(f), 제8도(f) 및 제9도(f)와 같이 폴리실리콘(18)을 이방성 식각하여 패드 전극(20)을 형성하도록 한다.
여기서 제9도(f)에서 보듯이 필드산화막(10) 상부의 게이트 전극 사이가 산화막(16)으로 메꾸어져 있으므로 완층 전극 물질이 두껍게 형성되지 않음으로 인한 과도한 추가 에칭 공정이 필요하지 않으므로 공정의 단순화를 가져온다.
제10도는 제6도에서 패드 전극 부분을 부분 확대한 평면도이다.
도면에서 보듯이 비활성 영역에서의 스페이서는 서로 맞닿아 이 영역을 메꾸는 모양을 하고 있고, 활성 영역에서는 스페이서(17)가 활성 영역을 감싸고 있는 형상이므로 패드 전극(20)과 활성 영역 사이의 정렬 노광 여유(M')가 증대되는 효과를 창출한다. 즉, 접촉영역(21)과 패드 전극(20)의 접촉에 신뢰성이 상승한다.
제11도는 본 발명의 공정을 포함하여 DRAM 셀을 형성하였을 때의 메모리 셀의 단면을 보인 것이다.
패드 전극(20)의 형성까지는 제7도의 공정과 동일하다. 패드 전극은 외부와의 연결을 위한 하나의 연결수단이므로 이것은 비트 라인에 연결되고 그 사이는 절연층이 삽입되어 층간 절연을 유지한다.
패드 전극이 형성된 후에 전면에 층간 절연 산화막(23)을 형성한 후 비트 라인에 연결된 패드 전극(20) 상부에 접촉창(26)을 형성한 후에 비트 라인용 도전층을 형성하여 비트 라인(24)과 패드 전극(20)이 제1접촉창(26)을 통해 연결되므로 비트 라인은 MOS 소자의 소오스/드레인 영역(22)에 연결된다. 비트 라인용 도전층을 위한 물질은 텅스텐 실리사이드, 텅스텐 또는 몰리브덴(Mo)등이다. 계속해서 제2의 층간 절연산화막(25)을 패턴된 비트 라인(24) 상에 또한 형성하여 캐패시터 전극용 패드 전극(20') 상부에 제2접촉창(27)을 형성하고 전하 축적 전극용 폴리실리콘을 증착하고 패터닝하여 전극(28)을 형성한다. 다음에 캐패시터 유전막으로서 ONO 또는 NO, 고유전물질, 강유전체 등 사용 가능한 유전체를 형성하고 계속해서 플레이트 전극을 형성하여 DRAM 메모리 셀을 위한 캐패시터를 형성한다. 그러나 이것은 단순히 하나의 예이고 기존의 개발된 다양한 캐패시터 구조를 채택할 수 있으며 중요한 것은 접촉 연결에 있어 본 발명의 공정을 사용하여 형성한 패드 전극을 활용하는 것이다.
본 발명에 의한 게이트 전극의 패턴에 의해서 게이트 전극 스페이서 형성시 필드 산화막의 손실은 억제하고 활성 영역의 확대를 방지하여 따라서 소자 분리 특성의 열화를 방지한다. 또한 활성 영역의 확대를 방지함에 따라 패드 전극 형성시 하부 접촉부분과의 정렬 노광 여유를 증대시켜 공정상의 효과를 증대시키며, 스페이서가 게이트 전극 사이를 메꾸게 되므로 단차가 완화되어 패드 전극 형성을 위한 이방성 식각시 과도한 추가 에칭이 필요 없는 효과가 있다.
Claims (3)
- 고집적 반도체 소자중 전극구조가 비활성 영역의 산화막과 활성 영역을 지나는 구조에 있어서, 활성 영역을 지나는 상호 전극간 간격과 비활성 영역을 지나는 상호 전극간 간격을 다르게 하기 위하여 활성 영역을 지나는 전극 간격은 회로의 요구폭을 갖도록 하고, 비활성 영역의 전극 간격을 좁게 하기 위하여, 전극폭이 비활성 영역과 활성 영역이 서로 다른 폭을 갖는 전극구조를 특징으로 한 반도체 구조.
- 고집적 반도체 전극구조 제조방법에 있어서, 활성 영역과 비활성 영역이 정의된 반도체 기판상 위에 전극물질을 형성하고 감광물질을 도포한 다음 활성 영역과 비활성 영역의 폭이 다른 마스크를 사용 전극 패턴을 형성 제1항의 전극구조를 갖는 것을 특징으로 하는 반도체 제조방법.
- 제2항에 있어서, 전극물질은 폴리실리콘 임을 특징으로 한 반도체 제조방법.
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|---|---|---|---|---|
| JP3866815B2 (ja) * | 1996-03-27 | 2007-01-10 | セイコーエプソン株式会社 | 液晶パネル用基板、その製造方法、液晶装置及び電子機器 |
-
1993
- 1993-07-12 KR KR1019930013070A patent/KR970011157B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR950004405A (ko) | 1995-02-18 |
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