CN113690173A - 三维存储器及其制备方法 - Google Patents
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Abstract
本申请提供了一种三维存储器及其制备方法。该三维存储器包括：第一半导体器件，包括：衬底；多个***器件，***器件的一部分位于衬底的阱中；半导体层，与衬底相邻设置；多个存储串结构，位于半导体层上，并与半导体层电耦合；以及深沟槽隔离结构，包括：第一部分，贯穿衬底和/或半导体层，以使半导体层和衬底之间电隔离；第二部分，贯穿衬底并围绕阱设置，以使***器件之间电隔离。本申请提供的三维存储器及其制备方法，能够简化隔离结构及其制备工艺，降低制造成本，提高***器件的性能，可避免***器件之间的穿通问题。此外，会削弱甚至避免***器件和多个存储串结构之间的相互影响。
Description
技术领域
本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法。
背景技术
在基于Xtacking架构的三维存储器(3D NAND)中，负责数据I/O及记忆单元操作的***电路形成于同一衬底上，而存储串结构形成于另一衬底上。当两个半导体结构各自制备完成后，通过将两个半导体结构键合连接，以使存储串结构和***电路接通。
然而，随着3D NAND技术堆叠层数的增加，在实现相同存储容量的情况下，用于形成存储串结构的半导体结构的尺寸随之减小。相应地，与具有存储串结构的半导体结构键合连接的具有***电路的半导体结构也需要随之减小，这样会影响***电路的布置形成，进而影响***电路与存储串结构的电路接通性能。
此外，一些***电路(例如页缓冲器的位线驱动器)需要使用高电压来支持储存功能，例如擦除和编程存储单元。然而，随着***电路芯片的尺寸越来越小，各个***器件之间的隔离变得复杂，不利于***器件之间和/或***器件与存储串结构之间达到期望的隔离效果。
发明内容
本申请提供了一种三维存储器，该三维存储器包括：第一半导体器件，包括：衬底；多个***器件，***器件的一部分位于衬底的阱中；半导体层，与衬底相邻设置；多个存储串结构，位于半导体层上，并与半导体层电耦合；以及深沟槽隔离结构，包括：第一部分，贯穿衬底和/或半导体层，以使半导体层与衬底之间电隔离；第二部分，贯穿衬底并围绕阱设置，以使***器件之间电隔离。
在一些实施方式中，***器件包括高压MOS器件。
在一些实施方式中，衬底包括形成有多个***器件的第一侧，以及与第一侧相对的第二侧，其中，深沟槽隔离结构从第二侧贯穿衬底和/或半导体层。
在一些实施方式中，三维存储器还包括：后段制程互连层，位于衬底的第二侧，其中，深沟槽隔离结构从第二侧依次贯穿后段制程互连层以及衬底和/或半导体层。
在一些实施方式中，三维存储器还包括：浅沟槽隔离结构，位于阱和深沟槽隔离结构之间，在衬底中延伸并穿过部分衬底。
在一些实施方式中，浅沟槽隔离结构从第一侧向第二侧延伸并穿过部分衬底。
在一些实施方式中，浅沟槽隔离结构和深沟槽隔离结构之间具有预定的距离。
在一些实施方式中，浅沟槽隔离结构的关键尺寸小于深沟槽隔离结构的关键尺寸。
在一些实施方式中，第二半导体器件，位于远离衬底的一侧，并与第一半导体器件键合连接，其中，第二半导体器件包括多个低压MOS器件和/或超低压MOS器件。
本申请还提供了一种三维存储器的制备方法。该制备方法包括：在衬底的第一区域内形成多个***器件，***器件的一部分位于衬底的阱中；在衬底的第二区域内形成多个存储结构；去除衬底的与第二区域对应的部分，并形成与多个存储串结构电耦合的半导体层；以及形成深沟槽隔离结构，其中，深沟槽隔离结构包括：第一部分，贯穿衬底和/或半导体层，以使半导体层与衬底之间电隔离；以及第二部分，贯穿衬底并围绕阱设置，以使***器件之间电隔离。
在一些实施方式中，去除衬底的与第二区域对应的部分，并形成与多个存储串结构电耦合的半导体层的步骤包括：去除衬底的与第一区域对应的一部分，以暴露阱，其中，半导体层的厚度与阱的厚度相同。
在一些实施方式中，***器件包括高压MOS器件。
在一些实施方式中，衬底包括形成有多个***器件的第一侧，以及与第一侧相对的第二侧，其中，形成深沟槽隔离结构的步骤包括：形成从第二侧贯穿衬底和/或半导体层的第一沟槽；以及在第一沟槽内填充电介质材料，以形成深沟槽隔离结构。
在一些实施方式中，形成从第二侧贯穿衬底和/或半导体层的第一沟槽的步骤包括：在衬底的第二侧形成后段制程互连层；以及形成从第二侧依次贯穿后段制程互连层以及衬底和/或半导体层的第一沟槽。
在一些实施方式中，形成深沟槽隔离结构的步骤之前，该方法还包括：形成浅沟槽隔离结构，其中，浅沟槽隔离结构位于阱和深沟槽隔离结构之间，在衬底中延伸并穿过部分衬底。
在一些实施方式中，衬底包括形成有多个***器件的第一侧，以及与第一侧相对的第二侧，其中，形成浅沟槽隔离结构的步骤包括：形成从第一侧向第二侧延伸并穿过部分衬底的第二沟槽；以及在第二沟槽内填充电介质材料，以形成浅沟槽隔离结构。
在一些实施方式中，存储串结构包括由外向内的存储层和沟道层的外壁结构，并且存储串结构延伸至衬底中，其中，去除衬底的与第二区域对应的部分，并形成与多个存储串结构电耦合的半导体层的步骤包括：去除存储串结构的存储层的延伸至衬底中的部分，以暴露沟道层；以及形成覆盖沟道层的半导体层。
在一些实施方式中，浅沟槽隔离结构和深沟槽隔离结构之间具有预定的距离。
在一些实施方式中，浅沟槽隔离结构的关键尺寸小于深沟槽隔离结构的关键尺寸。
本申请提供的三维存储器及其制备方法，通过深沟槽隔离结构为多个***器件之间以及***器件和多个存储串结构之间提供电隔离，可避免形成深N阱、高掺杂浓度区域等隔离结构，能够简化隔离结构及其制备工艺，降低制造成本。同时，能够降低***器件所需的衬底深度，从而提高***器件的性能。通过深沟槽隔离结构将各个***器件之间分割为相对独立的器件，可避免***器件之间的穿通问题。此外，由于深沟槽隔离结构具有相对较好的电隔离效果，会削弱甚至避免***器件和存储串结构之间的相互影响。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请实施方式的三维存储器的剖面示意图；
图2是根据本申请实施方式的三维存储器的一部分的俯视示意图；
图3是现有的三维存储器的***器件的剖面示意图；
图4是根据本申请另一实施方式的三维存储器的剖面示意图；
图5是根据本申请另一实施方式的三维存储器的一部分的俯视示意图；
图6是根据图4示出的三维存储器的局部放大图；
图7是本根据申请实施方式的三维存储器的制备方法的流程图；以及
图8A至图8E是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
图1是根据本申请实施方式的三维存储器10的剖面示意图。图2是根据本申请实施方式的三维存储器10的一部分的俯视示意图。其中，图1示出的***器件120-2和120-3可为图2中沿剖面线BB’的剖面结构。如图1和图2所示，三维存储器10包括：衬底110、半导体层136、多个***器件120、多个存储串结构131、深沟槽隔离结构140。***器件120的一部分位于衬底110的阱121中。半导体层136可与衬底110相邻设置。多个存储串结构131位于半导体层136上，并与半导体层136电耦合。深沟槽隔离结构140包括第一部分141和第二部分142，其中，第一部分141贯穿衬底110和/或半导体层136，以使半导体层136与衬底110之间电隔离。第二部分142贯穿衬底110并围绕阱121设置，以使多个***器件120之间电隔离。
衬底110可包括硅(例如单晶硅、多晶硅、掺杂硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)、玻璃、III-V族化合物半导体以及任何其它适合的材料。
多个***器件120(例如120-1、120-2、120-3、120-4、120-5)的至少部分位于衬底110的阱121中。***器件120可包括诸如金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电感器、电容器等任何适合的半导体器件。在半导体器件中，由于P型MOSFET和/或N型MOSFET(即CMOS)被广泛实现于逻辑电路设计中，在本申请中用作***器件120的示例。
在一些实施方式中，在***器件120为P型MOSFET和/或N型MOSFET的情况下，P型MOSFET位于衬底110的N型掺杂阱中，N型MOSFET位于衬底110的P型掺杂阱中，并且N型掺杂阱和P型掺杂阱可分别被称为N阱121-2和P阱121-3。阱121的掺杂剂分布和浓度影响***器件120的器件特性。对于具有低阈值电压(Vth)的MOSFET器件，阱121以较低浓度来进行掺杂处理，以形成低压P阱或者低压N阱。对于具有高阈值电压的MOSFET器件，阱121以较高浓度来进行掺杂处理，以形成高压P阱或高压N阱，从而形成位于高压N阱中的高压P型MOSFET和位于高压P阱中的高压N型MOSFET。
在一些实施方式中，可采用诸如磷(P)、砷(As)、锑(Sb)或者其任意组合的N型掺杂剂在衬底110中形成N阱121-2。相似地，可采用例如硼(B)等P型掺杂剂在衬底110中形成P阱121-3。此外，可通过离子注入和激活退火等工艺来实现掺杂剂的掺入。
在一些实施方式中，P型MOSFET和/或N型MOSFET可包括栅极堆叠层122(例如122-2)。栅极堆叠层122位于衬底110中N阱121-1和/或P阱121-2远离衬底110的上方。栅极堆叠层122可包括远离衬底110方向上依次布置的栅极电介质层和栅极导电层。栅极电介质层的材料可包括氧化硅、氮化硅、氮氧化硅或者诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁以及氧化镧等高介电常数的电介质材料。栅极导电层的材料可包括诸如钨、钴、镍、铜或铝等金属材料。可选地，栅极导电层的材料还可包括诸如多晶硅、多晶锗、多晶锗硅等多晶半导体材料、诸如氮化钛、氮化钽等导电材料以及任何其它适合的材料。可选地，多晶半导体可与诸如硼、磷、砷等任何适合类型的掺杂剂结合。此外，形成栅极电介质层和栅极导电层的工艺方法可包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热氧化/氮化或者其任意组合。
在一些实施方式中，P型MOSFET和/或N型MOSFET可包括隔离侧墙123。隔离侧墙123环绕栅极堆叠层122布置，并暴露栅极堆叠层122的远离衬底110的表面。隔离侧墙123的材料可包括氧化硅、氮化硅、氧氮化硅或者任意组合的电介质材料。并且可采用诸如CVD、PVD、ALD、溅射或者组合的方法将该电介质材料覆盖于栅极堆叠层122。进一步地，可采用例如反应离子蚀刻(RIE)等各向异性干法刻蚀工艺去除电介质材料位于栅极堆叠层122的远离衬底110的表面的部分，从而暴露栅极堆叠层122的远离衬底110的表面，以形成隔离侧墙123。
在一些实施方式中，***器件120还包括位于栅极堆叠层122的两侧且位于阱121中的源极/漏极124。源极/漏极124掺入有高浓度掺杂剂。对于N型MOSFET，源极/漏极124的掺杂剂可包括诸如磷、砷、锑或者其任意组合的N型掺杂剂。对于P型MOSFET，源极/漏极124的掺杂剂可包括例如硼等P型掺杂剂。此外，可通过离子注入和激活退火等工艺来实现掺杂剂的掺入，或者通过在MOSFET有源区的外延层制备期间通过原位掺杂来实现。***器件120的源极/漏极124可与衬底110的材料相同。可选地，***器件120的源极/漏极124的材料可与衬底110的材料不同，以提高***器件120的电学性能。
在一些实施例中，***器件120(例如高压N型MOSFET和/或高压P型MOSFET)可在漏极124和栅极堆叠层122之间具有轻掺杂漏极(LDD)区域125。轻掺杂漏极区域125可减小漏极124施加有高电压时的峰值电场，达到削弱热载流子注入效应的目的。
应当理解的是，***器件120并不限于MOSFET。其它***器件(例如二极管、电阻器、电感器、BJT等)的结构可在制备MOSFET的工艺过程中通过不同的掩膜设计和布局来同时地形成。
在一些实施方式中，多个***器件120可用于形成用于***电路操作的任何数字、模拟和/或混合信号电路。***电路可例如执行行/列的解码、时序和控制、读取、写入和擦除存储单元的数据等。
半导体层136与衬底110相邻设置。在一些实施方式中，半导体层136的两个相对的表面中的至少一个与衬底110的两个相对的表面中的至少一个平齐设置。可选地，在本申请的实施方式中，半导体层136和衬底110的厚度相同，从而使半导体层136的两个相对的表面分别与衬底110的两个相对的表面平齐设置。在一些实施方式中，半导体层136可作为半导体材料衬底110的一部分并经过例如掺杂处理而形成。作为一种选择，半导体层136可与衬底110在不同的工艺步骤中形成，本申请对此不做具体地限定。
在一些示例性实施方式中，半导体层136可包括具有均匀掺杂浓度的N型掺杂剂的半导体材料，例如单晶硅、多晶硅、非晶硅等。N型掺杂剂可包括诸如磷、砷、锑或者其任意组合，并且可采用离子注入和激活退火等工艺来实现掺杂剂的掺入。
多个存储串结构131可组成存储串结构阵列。每个存储串结构131可位于半导体层136上方并延伸至半导体层136中，存储串结构131延伸至半导体层136中的部分可与半导体层136产生电耦合。在一些实施方式中，如图1所示，三维存储器10可包括位于半导体层136上的叠层结构132。叠层结构132可包括沿垂直于半导体层136方向上交替叠置的电介质层133和导电层134。并且存储串结构131形成于叠层结构132中。
在一些实施方式中，叠层结构132中的电介质层133可由诸如氧化硅、氮化硅、氮氧化硅或者其任何组合的电介质材料制备。叠层结构132中的导电层134可由诸如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或者其任意组合的导电材料制备。并且可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺形成电介质层133和导电层134。电介质层133和导电层134的堆叠层数可为8层、32层、64层、128层等，电介质层133和导电层134的堆叠层数越多，存储单元的集成度越高。导电层134可作为存储串结构131中的存储单元的字线。
在一些实施方式中，多个存储串结构131(例如131-1、131-2、131-3、131-4)可在平行于半导体层136平面上二维布置。每个存储串结构131可包括沿垂直于半导体层136方向上一维布置的多个存储单元，从而使存储单元在半导体层136对应的空间内三维布置。存储串结构131贯穿叠层结构132布置，并向半导体层136的方向延伸。存储串结构131可具有圆柱体、圆锥体、长方体的大致形状，并且可包括由外向内依次布置的存储层1311和沟道层1312的外壁结构。可选地，存储串结构131中的沟道层1312延伸至半导体层136的部分可与半导体层136接触而产生电耦合。可选地，可通过存储串结构131靠近半导体层136的外延层(未示出)使沟道层1312与半导体层136电耦合。
应当理解的是，在多个存储串结构131共同地与半导体层136电耦合的情况下，N型掺杂的半导体层136能够用于实现针对多个存储串结构131中的存储单元执行GIDL擦除操作。值得注意的是，半导体层136还可包括具有均匀掺杂浓度的P型掺杂剂的半导体材料。P型掺杂的半导体层136能够用于实现针对多个存储串结构131中的存储单元执行P阱批量擦除操作。
在一些实施方式中，存储层1311可为阻挡层、电荷捕获层和隧穿层的复合层结构。阻挡层、电荷捕获层和隧穿层的材料可依次为氧化硅、氮化硅和氧化硅，进而形成具有ONO结构的存储层1311。沟道层1312的材料可为诸如非晶硅、多晶硅或单晶硅等半导体材料。存储串结构131可通过光刻和蚀刻工艺以及薄膜沉积工艺而形成。
可以理解的是，存储串结构131中存储层1311和沟道层1312与每个导电层134对应的部分以及该导电层134共同形成存储单元。导电层可对应于存储单元的控制端。存储串结构131中的多个存储单元在垂直于半导体层136的方向上串联排列，并共享沟道层1312。
在一些实施方式中，存储串结构131还可包括位于存储串结构131的远离半导体层136的端部的沟道插塞135。沟道插塞135可采用与沟道层1312相同的半导体材料制备并与沟道层1312相接触。沟道插塞135可起到存储串结构131的漏极的作用。
在一些实施方式中，阶梯结构位于叠层结构132的边缘区域布置，可通过对交替叠置的多个电介质层133和多个导电层134执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。其中，阶梯结构在平行于半导体层136方向上的暴露的导电层134可作为导电通道(未示出)的电连接接触区域。由于导电层134可作为存储串结构131中的存储单元的字线，导电层134可通过导电通道与***电路中的多个***器件连接，以控制存储单元实现存储、读取数据的功能。
如图1和图2所示，深沟槽隔离结构140包括第一部分141和第二部分142。第一部分141可在衬底110和半导体层136的交界附近处贯穿衬底110和/或半导体层136，以使半导体层136与衬底110之间电隔离。由于深沟槽隔离结构140的第一部分141完全地贯穿衬底110和/或半导体层136，可避免利用半导体层136对存储串结构131中的存储单元执行例如擦除操作的过程中与***器件之间的相互影响，从而可使采用上文中描述的存储串结构和***器件的布置形成的三维存储器，兼容GIDL和/或P阱批量擦除操作。相似地，第二部分142完全地贯穿衬底100并围绕阱121设置，以使多个***器件120之间产生电隔离。
在一些实施方式中，深沟槽隔离结构140可通过光刻和蚀刻工艺对衬底110和/或半导体层136进行图案化、填充绝缘材料以及机械化学抛光(CMP)工艺来形成。用于深沟槽隔离结构140的绝缘材料可包括氧化硅、氮化硅、氮氧化硅、低温氧化物、高温氧化物或者其任意组合。并且可采用诸如CVD、PVD、ALD、溅镀、热氧化/氮化或者其任意组合的工艺来填充该绝缘材料。
图3是现有的三维存储器的***器件的剖面示意图。如图3所示。在现有技术中，在以P型衬底1作为***器件3形成的载体的情况下，通常采用浅沟槽隔离结构(STI)2来实现P型衬底1上的***器件3的电隔离。举例而言，在***器件3为高压N型MOSFET的情况下，为了提供***器件3与P型衬底1的电隔离，可在高压P阱4的下方形成深N阱6，以使高压P阱4和深N阱6之间以及深N阱6和P型衬底1之间形成PN结。浅沟槽隔离结构2的深度通常为3000～4000A，并向P型衬底1的方向延伸至高压P阱中4中，为了提供相邻的***器件3之间的电隔离，可在相邻的***器件3之间的浅沟槽隔离结构2下方的高压P阱4的区域5内增加掺杂剂离子的浓度，以提高相邻的***器件3之间的漏电压，从而实现相邻的***器件3之间的完全电隔离。
然而，在采用现有的隔离技术来解决***器件之间的完全隔离的技术问题中，由于需要通过深N阱、浅沟槽隔离结构以及高掺杂浓度区域等多种隔离结构配合，会增加制备***器件的复杂度。同时，会增加用于形成深N阱、浅沟槽隔离结构以及高掺杂浓度区域等结构的掩膜的数量和类别，从而增加制造成本。此外，由于增设深N阱结构，会增加***器件所需要的衬底深度，影响最终形成的***器件的性能。另一方面，在将用于形成***器件的衬底与用于形成存储串结构的半导体层相接触的情况下，浅沟槽隔离结构的隔离效果还会使***器件和存储串结构中的存储单元在执行例如擦除操作时相互影响。
本申请提供的三维存储器，通过深沟槽隔离结构为多个***器件之间以及多个***器件和多个存储串结构之间提供电隔离，可避免形成深N阱、高掺杂浓度区域等结构，能够简化隔离结构及其制备工艺，降低制造成本。同时，能够降低***器件所需的衬底深度，从而提高***器件的性能。通过深沟槽隔离结构将各个***器件之间分割为相对独立的器件，可避免***器件之间的穿通问题(punch concern)。此外，由于深沟槽隔离结构具有相对较好的隔离效果，会削弱甚至避免***器件和多个存储串结构之间的相互影响。
在一些实施方式中，如图1和图2所示，深沟槽隔离结构140可从衬底110和/或半导体层136的未形成有***器件120的第二侧向相对的第一侧延伸，并贯穿衬底110和/或半导体层136。在该实施方式中，由于深沟槽隔离结构140从衬底110的背部(第二侧)向第一侧延伸而形成，故可将深沟槽隔离结构称为“背部深沟槽隔离(BDTI)结构”。其中，深沟槽隔离结构140在第一表面101处的关键尺寸可小于第二表面102处的关键尺寸，从而可在实现相邻的***器件的完全隔离的前提下，能够减少相邻的***器件的间隔距离，从而增加***器件的集成度。
在一些实施方式中，三维存储器10还可包括后段制程互连(BEOL)层160。后段制程互连层160位于衬底110和/或半导体136的第二侧，并与第二表面102相接触。后段制程互连层160用于实现焊盘引出，以传递***器件120和/或存储串结构131的电信号。后段制程互连层160可包括与至少部分***器件120和/或存储串结构131电连接的贯穿触点(未示出)以及位于贯穿触点之间的电介质隔离。其中，贯穿触点的材料可包括钨、钴、铜、铝、硅化物或者其任意组合的导电材料。电介质隔离的材料可包括氧化硅、氮化硅、氮氧化硅、低介电常数电介质或者其任意组合的电介质材料。可选地，深沟槽隔离结构140可从衬底110和/或半导体层136的第二侧贯穿后段制程互连层160中的电介质隔离结构，并与贯穿触点同步形成，从而使深沟槽隔离结构的制备工艺兼容后段制程互连层160的制备工艺。可以理解的是，以上描述为三维存储器10中第一半导体器件100的结构。在一些实施方式中，三维存储器10还可包括第二半导器件200。第二半导体器件200位于远离衬底110的一侧，并与第一半导体器件100键合连接。第二半导体器件200可包括形成于其内部的多个***器件。第二半导体器件200中的多个***器件可第一半导体器件100中的多个***器件共同组成实现各种功能的数字、模拟和/或数模混合的电路模块。示例性地，电路模块可包括页缓冲器、地址解码器以及读取放大器。可选地，第一半导体器件100可用于形成高压MOS器件，第二半导体器件200可用于形成低压MOS器件和/或超低压MOS器件。这种设置方式有利于高压MOS器件与存储串结构在制备过程中的工艺兼容性。
图4是根据本申请另一实施方式的三维存储器10’的剖面示意图。图5是根据本申请另一实施方式的三维存储器10’的一部分的俯视示意图。其中，图4示出的***器件120-2和120-3可为图5中沿剖面线BB’的剖面结构。如图4和图5所示，在该实施方式中，与三维存储器10相比，三维存储器10’还包括浅沟槽隔离结构150。由于三维存储器10’中的其它结构与三维存储器10完全相同，并且采用相同的附图标记指代相同的结构，本申请在此不再赘述。
在一些实施方式中，浅沟槽隔离结构150可位于阱121和深沟槽隔离结构141之间且围绕阱121设置。浅沟槽隔离结构150在衬底110中延伸并穿过部分衬底110。其中，浅沟槽隔离结构150围绕***器件120的阱121(有源区)布置，用于优化形成***器件120的有源区的工艺过程中的圆角，从而避免***器件120由于有源区的圆角问题影响***器件的性能。浅沟槽隔离结构150可通过光刻和蚀刻工艺对衬底110进行图案化、填充绝缘材料以及机械化学抛光工艺来形成。用于浅沟槽隔离结构150的绝缘材料可包括氧化硅、氮化硅、氮氧化硅、低温氧化物、高温氧化物或者其任意组合。并且可采用诸如CVD、PVD、ALD、溅镀、热氧化/氮化或者其任意组合的工艺来填充该绝缘材料。其中，浅沟槽隔离150向远离第一表面101方向的关键尺寸逐渐减小。
在一些实施方式中，浅沟槽隔离结构150可从衬底110的形成有***器件120的第一侧向第二侧延伸而形成。值得注意的是，在该实施方式中，由于浅沟槽隔离结构150的作用在于优化形成***器件120的有源区的工艺过程中的圆角，故浅沟槽隔离结构150从第一侧向第二侧延伸深度小于传统的浅沟槽隔离结构的深度3000～4000A。可选地，本申请实施方式中，浅沟槽隔离结构150的深度约为1000A。此外，浅沟槽隔离结构150可在形成***器件120的工艺过程中同步形成。
图6是根据图4示出的三维存储器10’的局部放大图。如图6所示，在一些实施方式中，在第一表面101处的浅沟槽隔离结构150和深沟槽隔离结构140之间具有预定的距离l，例如小于150nm。其中，浅沟槽隔离结构和深沟槽隔离结构之间具有预定的距离，可避免浅沟槽隔离结构和后续形成的深沟槽隔离结构之间相互影响。
在一些实施方式中，如图6所示，在第一表面101处浅沟槽隔离结构150的关键尺寸s小于深沟槽隔离结构140的关键尺寸d。示例性地，浅沟槽隔离结构150的关键尺寸s可为50nm，深沟槽隔离结构140的关键尺寸d可为200nm。其中，浅沟槽隔离结构的关键尺寸小于深沟槽隔离结构的关键尺寸可为后续形成的深沟槽隔离结构提供足够的工艺窗口，避免浅沟槽隔离结构和深沟槽隔离结构之间相互影响。
图7是根据本申请实施方式的三维存储器的制备方法1000的流程图。图8A至图8E是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。三维存储器的制备方法1000用于形成上文中所描的任意实施的三维存储器。如图7所示，制备方法1000可包括S110至S140的步骤。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图7所示的顺序执行的。
在步骤S110在衬底的第一区域内形成多个***器件，***器件的一部分位于衬底的阱中，如图8A所示，衬底110可包括硅(例如单晶硅、多晶硅)、硅锗、锗、绝缘体上硅、绝缘体上锗、砷化镓、氮化镓、碳化硅、玻璃、III-V化合物半导体或者其任意组合。
在一些实施方式中，以形成P型和/或N型MOSFET作为示例详细地描述其工艺过程。可采用离子注入和激活退火等工艺将诸如磷、砷、锑或者其任意组合的N型掺杂剂掺入在衬底110中形成的N阱121-2，和/或将例如硼等P型掺杂剂掺入在衬底110中形成的P阱121-3。
在一些实施方式中，可采用光刻和蚀刻工艺对衬底110进行图案化、填充绝缘材料以及机械化学抛光工艺，在衬底110上形成围绕***器件120的阱141(有源区)的浅沟槽隔离结构150。浅沟槽隔离结构150的材料可包括氧化硅、氮化硅、氮氧化硅、低温氧化物、高温氧化物及其任意组合的电介质材料。
在一些实施方式中，可采用采用光刻和蚀刻工艺、诸如CVD、PVD、ALD、溅镀、热氧化/氮化等薄膜沉积工艺以及例如离子注入等掺杂工艺形成栅极堆叠层122、隔离侧墙123、源极/漏极124以及轻掺杂漏极区域125等MOSFET结构。由于上文中详细地描述了***器件120的结构和形成工艺，本申请在此不再赘述。
应当理解的是，***器件120并不限于MOSFET。其它***器件(例如二极管、电阻器、电感器、BJT等)的结构可在制备MOSFET的工艺过程中通过不同的掩模设计和布局来同时地形成。
在步骤S120在衬底的第二区域内形成多个存储串结构中。如图8B所示，在一些实施方式中，该步骤还可包括：在衬底110的第二区域A2上形成叠层结构132。具体地，可采用诸如CVD、PVD、ALD、溅镀及其任意组合的薄膜沉积工艺形成交替叠置的电介质层133和牺牲层(未示出)。电介质层133和牺牲层可具有不同的刻蚀选择比，牺牲层可在后续的工艺过程中被去除并被导电材料代替，从而形成导电层134。示例性地，电介质层133的材料可包括氧化硅，牺牲层的材料可包括氮化硅。应理解的是，虽然本申请采用牺牲层随后被填充导电材料替代以形成导电层的实现方式，但本申请中形成导电层的实现方式不限于此，还可采用例如直接交替叠置电介质层和导电层的方式来实现。
在一些实施方式中，可通过向交替叠置的多个电介质层133和多个牺牲层执行多次“修整-刻蚀(trim-etch)”循环工艺而在第二区域A2对应的叠层结构132的边缘区域形成阶梯结构。
在一些实施方式中，可采用例如干法或者湿法刻蚀工艺以及诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在叠层结构132内形成多个存储串结构131。具体地，可采用例如干法或者湿法刻蚀工艺形成在叠层结构132内形成延伸至衬底110中的开孔。进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在该开孔内依次形成包括阻挡层、电荷捕获层和隧穿层的存储层1311以及沟道层1312。示例性地，存储层1311内的阻挡层、电荷捕获层和隧穿层的材料可依次包括氧化硅、氮化硅和氧化硅。沟道层1312的材料可包括诸如非晶硅、多晶硅或单晶硅及其任意组合的半导体材料。
在一些实施方式中，可采用例如干法或者湿法刻蚀工艺在叠层结构132内形成延伸至衬底110中的栅极缝隙，栅极缝隙可在衬底110的x方向上延伸。进一步地，可利用形成栅极缝隙作为刻蚀剂的通道，采用例如湿法腐蚀工艺去除全部牺牲层，以形成多个牺牲间隙。进一步地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙内形成导电层134。可选地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极缝隙内先形成隔离层再填充诸如钨、钴、铜、铝、掺杂晶体硅或者硅化物以及其任意组合的导电材料，以形成栅极缝隙结构137，并将其作为多个存储串结构131的共源极电连接结构。其中，隔离层的材料可包括氧化硅、氮化硅、氮氧化硅或其任何组合的电介质材料。
可以理解的是，上述工艺步骤可为形成第一半导体器件100的方法。第二半导体器件200可采用任何已知的工艺方法来形成，并且可与第一半导体器件100并行的加工，以提高生产效率。由于上文中描述了第二半导体器件200的结构，本申请在此不再赘述。以下步骤可为第一半导体器件100和第二半导体器件200键合连接之后，对第一半导体器件100的后续处理工艺。
在步骤S130去除衬底的与第二区域对应的部分，并形成与多个存储串结构电耦合的半导体层中，可采用例如干法或者湿法刻蚀工艺从衬底110的未形成存储串结构131的一侧去除衬底110的第二区域A2对应的部分，以暴露延伸至衬底110中的存储串结构131。进一步地，可采用相同的工艺去除存储串结构131的暴露部分的存储层1311，以进一步地暴露存储串结构131的功能层1312。进一步地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在未去除衬底110的第二区域A2内形成半导体层136，以覆盖存储串结构131，并使存储串结构131的沟道层1312和半导体层136相接触。半导体层136可与衬底110具有相同或者不同的半导体材料，例如单晶硅、多晶硅、非晶硅等。半导体层136可用于形成多个存储串结构131执行GIDL和/或P阱擦除操作的辅助的主体偏置。
在一些实施方式中，在形成半导体层136之后，可采用CMP工艺对半导体层136和衬底110进行减薄处理。可选地，可使衬底110和半导体层136减薄至阱121的厚度。换言之，对衬底110和半导体层136进行减薄处理后，可使衬底110在厚度方向上与阱121对应。
作为另一种选择，如图8C所示，在步骤S130中，在从衬底110’的未形成存储串结构131的一侧去除衬底110的第二区域A2对应的部分，以暴露延伸至衬底110中的存储串结构131的工艺过程中，可采用相同的工艺方法去除衬底110的与第一区域A1对应的一部分，以暴露阱121。换言之，去除衬底110的与第一区域A1对应的一部分的工艺，可使衬底110的与第一区域A1对应部分的厚度与阱121的厚度相同。进一步地，如图8D所示，在未去除衬底110的第二区域A2内形成半导体层136，以覆盖存储串结构131，并使存储串结构131的沟道层1312和半导体层136相接触的工艺过程中，可通过工艺参数使得半导体层136与阱121的厚度相同，即与衬底110的与第一区域A1对应的剩余部分的厚度相同。
在步骤S140形成深沟槽隔离结构，其中，深沟槽隔离结构包括：第一部分，贯穿衬底和/或半导体层，以使半导体层与衬底之间电隔离；第二部分，贯穿衬底并围绕阱设置，以使***器件之间电隔离中，如图8E所示，在一些实施方式中，该步骤可包括：先形成后段制程互连层160。具体地，可将经过上述工艺后形成的半导体结构翻转，以对衬底110的背部进行后续处理。可采用如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在衬底110的第二侧形成电介质填充层，电介质填充层的材料可包括氧化硅、氮化硅、氮氧化硅、低介电常数电介质或者其任意组合的电介质材料。进一步地，可采用光刻和刻蚀工艺以及薄膜沉积工艺形成与至少部分***器件120和/或多个存储串结构131电连接的贯穿触点。贯穿触点的材料可包括钨、钴、铜、铝、硅化物或者其任意组合的导电材料。
进一步地，在形成贯穿触点的同时，可采用相同的工艺方法形成从衬底110的第二侧向相对的第一侧延伸，并依次贯穿后段制程互连层160和衬底110和/或半导体层136的深沟槽隔离结构140。由于深沟槽隔离结构140从衬底110的背部(第二侧)向第一侧延伸而形成，故可将深沟槽隔离结构称为“背部深沟槽隔离结构”。具体地，深沟槽隔离结构140可从衬底110的第二侧贯穿后段制程互连层160中的电介质隔离，并与贯穿触点同步形成，从而使深沟槽隔离结构140的制备工艺兼容后段制程互连层160的制备工艺。此外，深沟槽隔离结构140在第一表面101处的关键尺寸可小于第二表面102处的关键尺寸，从而可在实现相邻的***器件的完全隔离的前提下，能够减少相邻的***器件的间隔距离，从而增加***器件的集成度，利于三维存储器的小型化。本申请提供的三维存储器的制备方法，通过深沟槽隔离结构为多个***器件之间以及***器件和存储串结构之间提供电隔离，可避免形成深N阱、高掺杂浓度区域等结构，能够简化隔离结构及其制备工艺，降低制造成本。同时，能够降低***器件所需的衬底深度，从而提高***器件的性能。通过深沟槽隔离结构将各个***器件之间分割为相对独立的器件，可避免***器件之间的穿通问题。此外，由于深沟槽隔离结构具有相对较好的隔离效果，会削弱甚至避免***器件和存储串结构之间的相互影响。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (19)
1.一种三维存储器，其特征在于，包括：
第一半导体器件，包括：
衬底；
多个***器件，所述***器件的一部分位于所述衬底的阱中；
半导体层，与所述衬底相邻设置；
多个存储串结构，位于所述半导体层上，并与所述半导体层电耦合；以及
深沟槽隔离结构，包括：
第一部分，贯穿所述衬底和/或所述半导体层，以使所述半导体层与所述衬底之间电隔离；
第二部分，贯穿所述衬底并围绕所述阱设置，以使所述***器件之间电隔离。
2.根据权利要求1所述的三维存储器，其特征在于，所述***器件包括高压MOS器件。
3.根据权利要求1所述的三维存储器，其特征在于，所述衬底包括形成有所述多个***器件的第一侧，以及与所述第一侧相对的第二侧，其中，所述深沟槽隔离结构从所述第二侧贯穿所述衬底和/或所述半导体层。
4.根据权利要求3所述的三维存储器，其特征在于，所述三维存储器还包括：
后段制程互连层，位于所述衬底的第二侧，其中，所述深沟槽隔离结构从所述第二侧依次贯穿所述后段制程互连层以及所述衬底和/或所述半导体层。
5.根据权利要求1至4中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：
浅沟槽隔离结构，位于所述阱和所述深沟槽隔离结构之间，在所述衬底中延伸并穿过部分所述衬底。
6.根据权利要求5所述的三维存储器，其特征在于，所述浅沟槽隔离结构从所述第一侧向所述第二侧延伸并穿过部分所述衬底。
7.根据权利要求5所述的三维存储器，其特征在于，所述浅沟槽隔离结构和所述深沟槽隔离结构之间具有预定的距离。
8.根据权利要求5所述的三维存储器，其特征在于，所述浅沟槽隔离结构的关键尺寸小于所述深沟槽隔离结构的关键尺寸。
9.根据权利要求1所述的三维存储器，其特征在于，还包括：
第二半导体器件，位于远离所述衬底的一侧，并与所述第一半导体器件键合连接，其中，所述第二半导体器件包括多个低压MOS器件和/或超低压MOS器件。
10.一种三维存储器的制备方法，其特征在于，包括：
在衬底的第一区域内形成多个***器件，所述***器件的一部分位于所述衬底的阱中；
在所述衬底的第二区域内形成多个存储串结构；
去除所述衬底的与所述第二区域对应的部分，并形成与所述多个存储串结构电耦合的半导体层；以及
形成深沟槽隔离结构，其中，所述深沟槽隔离结构包括：第一部分，贯穿所述衬底和/或所述半导体层，以使所述半导体层与所述衬底之间电隔离；以及第二部分，贯穿所述衬底并围绕所述阱设置，以使所述***器件之间电隔离。
11.根据权利要求10所述的制备方法，其特征在于，去除所述衬底的与所述第二区域对应的部分，并形成与所述多个存储串结构电耦合的半导体层的步骤包括：去除所述衬底的与所述第一区域对应的一部分，以暴露所述阱，其中，所述半导体层的厚度与所述阱的厚度相同。
12.根据权利要求10所述的制备方法，其特征在于，所述***器件包括高压MOS器件。
13.根据权利要求10所述的制备方法，其特征在于，所述衬底包括形成有所述多个***器件的第一侧，以及与所述第一侧相对的第二侧，其中，形成深沟槽隔离结构的步骤包括：
形成从所述第二侧贯穿所述衬底和/或所述半导体层的第一沟槽；以及
在所述第一沟槽内填充电介质材料，以形成所述深沟槽隔离结构。
14.根据权利要求13所述的制备方法，其特征在于，形成从所述第二侧贯穿所述衬底和/或所述半导体层的第一沟槽的步骤包括：
在所述衬底的第二侧形成后段制程互连层；以及
形成从所述第二侧依次贯穿所述后段制程互连层以及所述衬底和/或所述半导体层的所述第一沟槽。
15.根据权利要求10至14中任一项所述的制备方法，其特征在于，形成深沟槽隔离结构的步骤之前，所述方法还包括：
形成浅沟槽隔离结构，其中，所述浅沟槽隔离结构位于所述阱和所述深沟槽隔离结构之间，在所述衬底中延伸并穿过部分所述衬底。
16.根据权利要求15所述的制备方法，其特征在于，所述衬底包括形成有所述多个***器件的第一侧，以及与所述第一侧相对的第二侧，其中，形成浅沟槽隔离结构的步骤包括：
形成从所述第一侧向所述第二侧延伸并穿过部分所述衬底的第二沟槽；以及
在所述第二沟槽内填充电介质材料，以形成所述浅沟槽隔离结构。
17.根据权利要求10所述的制备方法，其特征在于，所述存储串结构包括由外向内的存储层和沟道层的外壁结构，并且所述存储串结构延伸至所述衬底中，其中，去除所述衬底的与所述第二区域对应的部分，并形成与所述多个存储串结构电耦合的半导体层的步骤包括：
去除所述存储串结构的存储层的延伸至所述衬底中的部分，以暴露所述沟道层；以及
形成覆盖所述沟道层的所述半导体层。
18.根据权利要求15所述的制备方法，其特征在于，所述浅沟槽隔离结构和所述深沟槽隔离结构之间具有预定的距离。
19.根据权利要求15所述的制备方法，其特征在于，所述浅沟槽隔离结构的关键尺寸小于所述深沟槽隔离结构的关键尺寸。
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