CN101650506B - 栅极驱动电路 - Google Patents

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Abstract

本发明提供一种栅极驱动电路。该栅极驱动电路能够提高驱动裕度并且即使长期使用后也能保持可靠性。该栅极驱动电路包括移位寄存器，所述移位寄存器具有彼此关联连接的多级，其中，每一级包括：上拉单元，响应于第一节点的信号输出第一时钟信号作为栅极信号，所述第一节点被施加第一输入信号；下拉单元，响应于第二输入信号将所述栅极信号放电到栅极截止电压；放电单元，响应于第二输入信号将第一节点的所述信号放电到栅极截止电压；保持单元，响应于第一时钟信号的延迟信号将第一节点的所述信号保持在栅极截止电压。

Description

栅极驱动电路
本申请要求于2008年8月14日提交的第10-2008-0080042号韩国专利申请的优先权和利益，该申请通过为了所有目的的引用包含于此。
技术领域
本发明涉及一种栅极驱动电路，更具体地讲，涉及一种能够提高驱动裕度(margin)并且即使长期使用后也能保持可靠性的栅极驱动电路。
背景技术
近年来，由于传统阴极射线管(CRT)装置不能满足对薄的、大尺寸显示装置的需求，所以对平板显示器(诸如等离子显示面板(PDP)、等离子寻址液晶(PALC)显示器、液晶显示器(LCD)和有机发光二极管(OLED)显示器)的需求急剧增加。由于平板显示装置能够提供高画面质量，并且重量轻而且薄，所以在各种电子装置中已经广泛使用平板显示装置。
通常，LCD装置包括：下显示面板，其上布置有多个薄膜晶体管(TFT)；上显示面板，面对下显示面板；液晶层，介于下显示面板和上显示面板之间。LCD装置通过调整施加到液晶层的电场的强度来显示图像。该显示装置还包括用于驱动显示面板的数据驱动模块和栅极驱动模块。
栅极驱动模块可包括栅极驱动集成电路(IC)。可使用载带封装(TCP)或玻璃上芯片(COG)方法来安装栅极驱动IC。然而，随着进行一些努力来降低制造成本和显示装置的尺寸以及便于设计显示装置，已经建议了将栅极驱动模块直接安装在显示面板的玻璃基底上而不需要栅极驱动IC的方法，其中，栅极驱动模块使用非晶硅(a-Si)TFT产生栅极信号。
然而，如果栅极驱动模块直接安装在显示面板上，则栅极驱动模块会占用显示面板的太多空间。为了解决该问题，可减小栅极驱动模块的尺寸。但是，保持栅极驱动模块的驱动能力以及确保长期使用后的可靠性仍然是需要被克服的问题。
发明内容
本发明提供一种能够提高驱动裕度并且即使长期使用后也能保持可靠性的栅极驱动电路。
本发明的另外特点将在下面的描述中被阐明，并且从描述中部分是清楚的，或者通过本发明的实施可以被理解。
本发明公开了一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器具有彼此关联连接的多级，其中，每一级包括：上拉单元，响应于第一节点的信号输出第一时钟信号作为栅极信号，所述第一节点被施加第一输入信号；下拉单元，响应于第二输入信号将所述栅极信号放电到栅极截止电压；放电单元，响应于第二输入信号将第一节点的所述信号放电到栅极截止电压；保持单元，响应于第一时钟信号的延迟信号将第一节点的所述信号保持在栅极截止电压。
本发明还公开了一种包括显示面板和移位寄存器的显示装置，所述显示面板包括多个像素连接到所述多个像素的多个信号线，所述移位寄存器具有彼此关联连接的多级，其中，每一级分别连接到所述多个信号线中的每个信号线，并且每一级包括：上拉单元，响应于第一节点的信号输出第一时钟信号作为栅极信号，所述第一节点被施加第一输入信号；下拉单元，响应于第二输入信号将所述栅极信号放电到栅极截止电压；放电单元，响应于第二输入信号将第一节点的所述信号放电到栅极截止电压；保持单元，响应于第一时钟信号的延迟信号将第一节点的所述信号保持在栅极截止电压。
应该理解，前文的一般描述以及下面的详细描述是示例性和解释性的，意图是提供对所要求保护的本发明的进一步解释。
附图说明
所包含的附图用于提供为本发明的进一步理解，并且被合并而组成说明书的一部分，这些附图示出了本发明的实施例，并且和描述一起用于解释本发明的原理。
图1示出了根据本发明示例性实施例的显示装置的框图。
图2示出了图1中所示的像素的等效电路图。
图3示出了图1中所示的栅极驱动模块的框图。
图4示出了图3中所示的第j级的电路图。
图5示出了包括在图3中所示的第j级中的信号延迟电路的电路图。
图6是用于解释图3中所示的第j级的操作的信号图。
具体实施方式
下面将参照附图更全面地描述本发明，附图中显示了本发明的示例性实施例。然而，本发明可按照多种不同的形式被实施，而不应被解释为限于这里所阐述的实施例。确切地讲，提供这些实施例使得本公开透彻和完整，并将本发明的构思全面地传达给本领域技术人员。附图中相同的标号表示相同的部件。
应该理解的是，当元件或层被称作在另一元件或层“上”，或者被称作“连接到”另一元件或层时，该元件或层可以直接在另一元件或层上或直接连接到另一元件或层，或者也可以存在中间元件或中间层。相反，当元件被称作“直接”在另一元件“上”或“直接连接到”另一元件或层时，不存在中间元件或中间层。
下面将参照图1至图6详细描述根据本发明示例性实施例的显示装置。图1示出了根据本发明示例性实施例的显示装置1的框图，图2示出了图1中所示的像素PX的等效电路图，图3示出了图1中所示的栅极驱动模块400的框图，图4示出了图3中所示的第j级STj的电路图，图5示出了包括在第j级STj中的信号延迟电路的电路图，图6是用于解释第j级STj的操作的信号图。
参照图1，显示装置1可包括显示面板300、信号提供模块100、栅极驱动模块400和数据驱动模块200。信号提供模块100可包括时序控制器110和时钟发生器120。
显示面板300可被划分为显示区域DA和非显示区域PA，其中，在显示区域DA中显示图像。
显示区域DA可包括：第一基底(未显示)，其上形成有第一栅极线G1至第n栅极线Gn(n＞2)、第一数据线D1至第m栅极线Dm(m＞2)、多个开关元件(未显示)和多个像素电极(未显示)；第二基底(未显示)，其上形成有共电极(未显示)和多个滤色器(未显示)；液晶层(未显示)，介于第一基底和第二基底之间。第一栅极线G1至第n栅极线Gn可彼此平行在行方向上延伸。第一数据线D1至第m栅极线Dm可彼此平行在列方向上延伸。
非显示区域PA可围绕显示区域DA。在非显示区域PA中不显示图像。
信号提供模块100可包括时序控制器110和时钟发生器120。信号提供模块100可从外部图形控制器(未显示)接收输入图像信号(R、G和B)以及用于控制输入图像信号的显示的多个输入控制信号，并且可将第一图像信号DAT和数据控制信号CONT提供给数据驱动模块200。更具体地讲，时序控制器110可接收水平同步信号Hsync、第一主时钟信号Mclk和数据使能信号DE，并且可输出第一图像信号DAT和数据控制信号CONT。数据控制信号CONT可以是用于控制数据驱动模块200的操作的信号。数据控制信号CONT可包括用于启动数据驱动模块200的操作的水平启动信号和用于给出指令以输出两个数据电压的负载信号。
数据驱动模块200可接收第一图像信号DAT和数据控制信号CONT，并且可将与第一图像信号DAT相应的图像数据电压提供给数据线D1至Dm中的每个。
数据驱动模块200可被实现为集成电路(IC)，并且可通过载带封装(TCP)连接到显示面板300。可使用其它方法在诸如显示面板300的非显示区域PA中形成数据驱动模块200。
信号提供模块100可从外部图形控制器接收垂直同步信号Vsync和第一主时钟信号Mclk。并且可从电压产生模块(未显示)接收栅极导通电压Von和栅极截止电压Voff。信号提供模块100可将第一扫描启动信号STVP、第一时钟信号CKV、第二时钟信号CKVB和栅极截止电压Voff提供给栅极驱动模块400。更具体地讲，时序控制器110可将第二扫描启动信号STV、第一时钟产生控制信号OE和第二时钟产生控制信号CPV提供给时钟发生器120。时钟发生器120可使用第二扫描启动信号STV输出第一扫描启动信号STVP。另外，时钟发生器120可使用第一时钟产生控制信号OE和第二时钟产生控制信号CPV输出第一时钟信号CKV和第二时钟信号CKVB。第一时钟信号CKV可以是第二时钟信号CKVB的反信号。
栅极驱动模块400可响应于第一扫描启动信号STVP被驱动，可基于第一时钟信号CKV、第二时钟信号CKVB和栅极截止电压Voff产生多个栅极信号，并且可将所述栅极信号顺序提供给第一栅极线G1至第n栅极线Gn。
参照图2，可在第二基底20上形成共电极CE。滤色器CF可形成在共电极CE的一部分上，并且可面对形成在第一基底10上的像素电极PE。液晶层30可介于第一基底10和第二基底20之间。
连接到第i栅极线Gi(1≤i≤n)和第j数据线Dj(1≤j≤m)的像素PX可包括开关元件Q，开关元件Q连接到第i栅极线Gi和第j数据线Dj。开关元件Q还连接到液晶电容器C1c和存储电容器Cst。存储电容器Cst可被省略。开关元件Q可以是非晶硅薄膜晶体管(a-Si TFT)。
栅极驱动模块400可包括移位寄存器，所述移位寄存器具有彼此关联连接的多级。因此，参照图3，栅极驱动模块400可包括级联的第一级ST1至第(n+1)级STn+1。第一级ST1至第n级STn可分别连接到第一栅极线G1至第n栅极线Gn。第一级ST1至第n级STn可分别输出第一栅极信号Gout(1)至第n栅极信号Gout(n)。栅极截止电压Voff、第一时钟信号CKV、第二时钟信号CKVB和启动信号INT可输入到第一级ST1至第(n+1)级STn+1中的每个。启动信号INT可以是第(n+1)级STn+1的进位信号Cout(n+1)。
第一级ST1至第(n+1)级STn+1中的每个可包括第一时钟端CK1、第二时钟端CK2、设置端S、重置端R、电源端GV、帧重置端FR、栅极输出端OUT1和进位输出端OUT2。
例如，参照连接到第j栅极线Gj的第j级STj(j≠1)，第(j-1)级STj-1的进位信号Cout(j-1)可输入到第j级STj的设置端S；第(j+1)级STj+1的栅极信号Gout(j+1)可输入到第j级STj的重置端R；第一时钟信号CKV和第二时钟信号CKVB可分别输入到第j级STj的第一时钟端CK1和第二时钟端CK2；栅极截止电压Voff可输入到第j级STj的电源端GV；启动信号INT(即，第(n+1)级STn+1的进位信号Cout(n+1))可输入到第j级STj的帧重置端FR；可从第j级STj的栅极输出端OUT1输出栅极信号Gout(j)；可从第j级STj的进位输出端OUT2输出进位信号Cout(j)。
第一扫描启动信号STVP(而不是进位信号Cout)可输入到第1级ST1的设置端S。第一扫描启动信号STVP(而不是栅极信号Gout)还可输入到第(n+1)级STn+1的重置端R。
可从第一级ST1至第n级STn的栅极输出端OUT1输出高电平的时钟信号。更详细地讲，可从每个奇数级(即，ST1，ST3，...)的栅极输出端OUT1输出高电平的第一时钟信号CKV，可从每个偶数级(例如，ST2，ST4，...)的栅极输出端OUT1输出高电平的第二时钟信号CKVB。因此，第一级至第n级能够顺序地输出第一栅极信号Gout(1)至第n栅极信号Gout(n)。
下面将参照图4和图5进一步详细描述第j级STj。
参照图4，第j级STj可包括缓冲单元410、充电单元420、上拉单元430、进位信号产生单元470、下拉单元440、放电单元450和保持(holding)单元460。第j级STj还可包括第一晶体管T1至第十五晶体管T15。第一晶体管T1至第十五晶体管T15可以是TFT。
第(j-1)级STj-1的进位信号Cout(j-1)、第一时钟信号CKV和第二时钟信号CKVB可提供给第j级STj。第一时钟信号CKV可包括保持在低电平的第一部分、从低电平改变为高电平的第二部分以及从高电平改变为低电平的第三部分。
缓冲单元410可包括第四晶体管T4。第四晶体管T4的栅极电极和漏极电极均连接到设置端S，第四晶体管T4的源极电极连接到第一节点N1。缓冲单元410可从设置端S接收第(j-1)级STj-1的进位信号Cout(j-1)，并且可将进位信号Cout(j-1)提供给充电单元420、进位信号产生单元470和上拉单元430。
充电单元420可包括第一电容器C1。第一电容器C1的第一端连接到第四晶体管T4的源极电极、上拉单元430和放电单元450，第一电容器C1的第二端连接到栅极输出端OUT1。
上拉单元430可包括第一晶体管T1。第一晶体管T1的漏极电极连接到第一时钟端CK1，第一晶体管T1的栅极电极连接到第一节点N1，第一晶体管T1的源极电极连接到栅极输出端OUT1。
进位信号产生单元470可包括第十五晶体管T15和第二电容器C2。第十五晶体管T15的漏极电极连接到第一时钟端CK1，第十五晶体管T15的栅极电极连接到缓冲单元410。第二电容器C2连接在第十五晶体管T15的栅极电极和源极电极之间。当第一节点N1的电势改变为高电平时，进位信号产生单元470可将高电平的第一时钟信号CKV输出到进位输出端OUT2。
下拉单元440可包括第一下拉晶体管和第二下拉晶体管(即，第二晶体管T2和第十四晶体管T14)，并且可将栅极信号Gout(j)的电压下拉到栅极截止电压Voff。第二晶体管T2和第十四晶体管T14可以是多晶硅TFT。第二晶体管T2的漏极电极连接到第一晶体管T1的源极电极和第一电容器C1的第二端，第二晶体管T2的源极电极连接到电源端GV，第二晶体管T2的栅极电极连接到重置端R。第十四晶体管T14的源极电极连接到电源端GV，第十四晶体管T14的漏极电极连接到显示面板300的第j栅极线Gj。
放电单元450可包括：第九晶体管T9，响应于第(j+1)级STj+1的栅极信号Gout(j+1)对充电单元420进行放电；第六晶体管T6，响应于启动信号INT对充电单元420进行放电。第九晶体管T9的栅极电极连接到重置端R，第九晶体管T9的漏极电极连接到第一节点N1，第九晶体管T9的源极电极连接到电源端GV。第六晶体管T6的栅极电极连接到帧重置端FR，第六晶体管T6的漏极电极连接到第一节点N1，第六晶体管T6的源极电极连接到电源端GV。
保持单元460可包括第三晶体管T3、第五晶体管T5、第七晶体管T7、第八晶体管T8、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13。如果栅极信号Gout(j)从低电平改变为高电平，则保持单元460可将栅极信号Gout(j)保持在高电平。如果栅极信号Gout(j)从高电平改变为低电平，保持单元460可将栅极信号Gout(j)保持在低电平持续一帧，而不管第一时钟信号CKV和第二时钟信号CKVB的电压。
更详细地讲，保持单元460可包括两个晶体管T7和T12以及两个电容器C3和C4，两个晶体管T7和T12能够通过增大第一时钟信号CKV的时间常数来产生延迟信号。参照图5，第一时钟信号CKV可通过第一时钟端CK1被输入到信号延迟电路，该信号延迟电路包括第十二晶体管T12、第七晶体管T7、第三电容器C3和第四电容器C4。信号延迟电路可通过图4中所示的第二节点N2输出第一时钟信号CKV的延迟信号CKV_d。
然而，保持单元不限于必然包括第十二晶体管T12、第七晶体管T7、第三电容器C3和第四电容器C4。即，保持单元460不限于包括图4的保持单元460中的所有晶体管(T3、T5、T7、T8、T10、T11、T12和T13)，而仅需要通过包括上述晶体管的一部分响应于第一时钟信号CKV的延迟信号CKV_d，将第一节点信号保持为被放电为截止电压的栅极信号Gout(j)。
可通过增大第一时钟信号CKV的时间常数来产生延迟信号的延迟电路可以是保持单元460的部件，或者可被构造为单独的单元。
第十二晶体管T12的栅极电极和漏极电极连接到第一时钟端CK1，第十二晶体管T12的源极电极连接到第七晶体管T7的栅极电极。第一时钟信号CKV施加到第十二晶体管T12的栅极电极和漏极电极。
第七晶体管T7的漏极电极连接到第一时钟端CK1，第七晶体管T7的源极电极连接到第二节点N2。第一时钟信号CKV施加到第七晶体管T7的漏极电极。
第三电容器C3连接在第七晶体管T7的栅极电极和漏极电极之间。第三电容器C3可将时间延迟以操作第七晶体管T7。
第四电容器C4连接在第七晶体管T7的栅极电极和源极电极之间。第三电容器C3和第四电容器C4可在被充电的同时对信号进行延迟。
在通过第一时钟端CK1输入到信号延迟电路的第一时钟信号CKV顺序通过第十二晶体管T12、第七晶体管T7、第三电容器C3和第四电容器C4的同时，第一时钟信号CKV的电阻器-电容器(RC)时间常数可逐渐增大。其结果是，第一时钟信号CKV可被延迟。除了第三电容器C3和第四电容器C4之外，第十二晶体管T12和第七晶体管T7的寄生电容器也可增大第一时钟信号CKV的RC时间常数。即，为了增大第一时钟信号CKV的时间常数，信号延迟电路可以没有必要包括第十二晶体管T12、第七晶体管T7、第三电容器C3和第四电容器C4这些所有部件。信号延迟电路可仅使用第十二晶体管T12、第七晶体管T7、第三电容器C3和第四电容器C4中的一部分部件来增大第一时钟信号CKV的时间常数。
保持电路460还可包括第十晶体管T10，第十晶体管T10防止波动并使得第一节点N1稳定。
第十晶体管T10的漏极电极连接到第一节点N1，第十晶体管T10的源极电极连接到栅极输出端OUT1，第十晶体管T10的栅极电极连接到第二节点N2。延迟信号CKV_d施加到第十晶体管T10的栅极电极。因此，与当第一时钟信号CKV施加到第十晶体管T10的栅极电极的情况相比，可延迟操作第十晶体管T10的时间。因此，可确保足够时间来对第一节点N1进行充电。
第十晶体管T10可被实现为具有2-10cm2/Vs的迁移率的a-Si TFT。在这种情况下，可确保足够时间来对第一节点N1进行充电。
下面将参照图4、图5和图6详细描述第j级STj的操作。
现在将描述栅极信号Gout(j)的电压从栅极截止电压Voff到栅极导通电压Von的转变。
可通过为充电单元420提供第(j-1)级STj-1的进位信号Cout(j-1)来对充电单元420进行充电。例如，可通过在第一持续时间段PH_1期间为充电单元420提供进位信号Cout(j-1)或第一扫描启动信号STVP，来对充电单元420进行充电。然后，第一节点N1的电压可逐渐增大。在第一持续时间段PH_1期间，如果接收到了电平从低电平改变为高电平的第一时钟信号CKV，则由于第一晶体管T1和第一节点N1之间的寄生电容器(未示出)，使得第一节点N1的电压还可增大。
如果充电单元420的电压(即，第一节点N1的电压)达到第一电荷电平(例如，如图6所示的正电平)，则上拉单元430的第一晶体管T1可被导通，因此可通过栅极输出端OUT1输出第一时钟信号CKV作为栅极信号Gout(j)。即，栅极信号Gout(j)的电压可与栅极导通电压Von相同。另外，进位信号产生单元470的第十五晶体管T15也可被导通，因此可通过进位输出端OUT2输出第一时钟信号CKV作为进位信号Cout(j)。
下面将详细描述栅极信号Gout(j)的电压从栅极导通电压Von到栅极截止电压Voff的转变。
在第二持续时间段PH_2期间，如果第一时钟信号CKV从高电平改变为低电平，则由于第一晶体管T1和第一节点N1之间的寄生电容器，可使得第一节点N1的电压下降。在这种情况下，第(j+1)级STj+1的栅极信号Gout(j+1)可具有高电平。因此，放电单元450的第九晶体管T9可被导通，因此可将栅极截止电压Voff提供给第一节点N1。由于第二时钟信号CKVB从低电平改变为高电平，所以保持单元460的第十一晶体管T11可被导通，因此可将进位信号Cout(j-1)提供给第一节点N1。
即，当第(j+1)级STj+1的栅极信号Gout(j+1)具有高电平时，第(j)级STj的上拉单元430的第一晶体管T1不会被截止，并且可输出低电平的第一时钟信号CKV作为栅极信号Gout(j)。因为下拉单元440将栅极信号Gout(j)的电压降低为栅极截止电压Voff，并且上拉单元430提供低电平的第一时钟信号CKV作为栅极信号Gout(j)，所以栅极信号Gout(j)的电压可被快速下拉到栅极截止电压Voff。因此，栅极信号Gout(j)不会与第(j+1)级STj+1的栅极信号Gout(j+1)重叠。
下面将描述在将栅极信号Gout(j)的电压下拉到栅极截止电压Voff之后如何将栅极信号Gout(j)保持在栅极截止电压Voff持续一帧。
一旦栅极信号Gout(j)的电压被下拉到栅极截止电压Voff，则第八晶体管T8和第十三晶体管T13可被导通。第十三晶体管T13可使得第七晶体管T7截止，因此可防止高电平的第一时钟信号CKV被提供给第三晶体管T3。第八晶体管T8可使得第三晶体管T3截止。其结果是，栅极信号Gout(j)可被保持在高电平。
其后，如果栅极信号Gout(j)从高电平改变为低电平，则第八晶体管T8和第十三晶体管T13可被截止。如果第一时钟信号CKV具有高电平，则第七晶体管T7和第十二晶体管T12可使得第三晶体管T3截止，因此可将栅极信号Gout(j)保持在低电平。另外，第十晶体管T10可被导通，因此可将栅极信号Gout(j)保持在低电平。其结果是，高电平的第一时钟信号CKV不被输出到栅极输出端OUT1。第二时钟信号CKVB可具有高电平，第五晶体管T5和第十一晶体管T11可被导通。第五晶体管T5可将栅极信号Gout(j)保持在低电平，第十一晶体管T11可将第一电容器C1的第一端保持在低电平。因此，栅极信号Gout(j)可被保持在低电平持续一帧。
或者，第j级STj可不包括进位信号产生单元470。在这种情况下，第j级STj可接收第(j-1)级STj-1的栅极信号Gout(j-1)，而不接收第(j-1)级STj-1的进位信号Cout(j-1)，并且因此可响应于栅极信号Gout(j-1)而进行操作。
第一时钟信号CKV的延迟信号CKV_d可被施加到保持单元460。下面将详细描述通过保持单元460来降低第一节点N1的电压。
在第一时钟信号CKV通过图5所示的信号延迟单元的同时，第一时钟信号CKV的时间常数可增大。其结果是，可产生第一时钟信号CKV的延迟信号CKV_d。参照图6，第一时钟信号CKV的延迟信号CKV_d的电压增大的点可与第一时钟信号CKV的电压增大的点同步，第一时钟信号CKV的延迟信号CKV_d的电压减小的点可与第一时钟信号CKV的电压减小的点同步。但是，在延迟信号CKV_d的电压增大和减小的过程中可发生时间延迟。
在第一持续时间段PH_1期间，如果第一时钟信号CKV从高电平改变为低电平，则可通过将第一扫描启动信号STVP提供给第一节点N1来对第一节点N1进行充电，因此第一节点N1的电压可逐渐增大。在第一转变时间段PT_1期间，如果施加了电平从低电平改变为高电平的第一时钟信号CKV，则由于第一晶体管T1和第一节点N1之间的寄生电容器，使得第一节点N1的电压还可增大。在这种情况下，保持电路460可接收第一时钟信号CKV的延迟信号CKV_d，并且因此将第一节点N1的电压下降到栅极信号Gout(j)的电平。
由于保持电路460响应于第一时钟信号CKV的延迟信号CKV_d来驱动第十晶体管T10，所以保持电路460可在等待第一节点N1的电压足够增大之后驱动第十晶体管T10。简而言之，可通过将第一时钟信号CKV的延迟信号CKV_d施加给保持电路460，来足够增大第一节点N1的电压。因此，可确保栅极驱动电路的驱动裕度。
对于本领域技术人员清楚的是，在不脱离由本发明的精神或范围的情况下，可对本发明进行各种修改和变化。因此，本发明旨在覆盖落入权利要求及其等同物的范围内的对本发明的修改和变化。

Claims (9)

1.一种栅极驱动电路，包括移位寄存器，所述移位寄存器具有彼此关联连接的多级，每一级包括：
上拉单元，响应于第一节点的信号输出第一时钟信号作为栅极信号，所述第一节点接收第一输入信号；
下拉单元，响应于第二输入信号将所述栅极信号放电到栅极截止电压；
放电单元，响应于第二输入信号将第一节点的所述信号放电到栅极截止电压，
其特征在于，每一级还包括：保持单元，响应于第一时钟信号的延迟信号将第一节点的所述信号保持在栅极截止电压。
2.根据权利要求1所述的栅极驱动电路，其中，通过增大第一时钟信号的时间常数来获得第一时钟信号的延迟信号。
3.根据权利要求1所述的栅极驱动电路，其中，第一时钟信号通过电容器被施加到保持单元。
4.根据权利要求3所述的栅极驱动电路，其中，所述电容器是薄膜晶体管的寄生电容器。
5.根据权利要求1所述的栅极驱动电路，还包括：第一晶体管和第二晶体管，用于延迟第一时钟信号，
其中，第一时钟信号被施加到第一晶体管的漏极电极、第二晶体管的漏极电极以及第一晶体管的栅极电极；第一晶体管的源极电极连接到第二晶体管的栅极电极；第二晶体管的源极电极将第一时钟信号的延迟信号施加到保持单元。
6.根据权利要求5所述的栅极驱动电路，还包括：电容器，连接在第二晶体管的漏极电极和栅极电极之间。
7.根据权利要求5所述的栅极驱动电路，还包括：电容器，连接在第二晶体管的栅极电极和源极电极之间。
8.根据权利要求1所述的栅极驱动电路，其中，保持单元包括晶体管，所述晶体管具有接收第一时钟信号的延迟信号的栅极电极、连接到第一节点的漏极电极以及连接到栅极线的源极电极。
9.根据权利要求8所述的栅极驱动电路，其中，所述晶体管具有2cm2/Vs至10cm2/Vs范围内的迁移率。
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