CN101578705A - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

本发明的半导体装置包括：具有碳化硅半导体层的碳化硅半导体基板；设置在前述碳化硅半导体层中、并含有p型杂质的p型杂质区；与前述p型杂质区电连接的p型欧姆电极；与前述p型杂质区邻接地设置在前述碳化硅半导体层中、且含有n型杂质的n型杂质区；和与前述n型杂质区电连接的n型欧姆电极，前述p型欧姆电极含有镍、铝、硅和碳的合金，前述n型欧姆电极含有钛、硅和碳的合金。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置，特别涉及具有n型和p型欧姆电极的碳化硅半导体装置及其制造方法。
背景技术
作为功率电子装置用的器件，以前使用采用硅(Si)半导体的功率器件。功率电子装置用的器件要求在更高频率和大电流下工作，通过各种各样的研究开发，试图提高硅功率器件的性能。
可是，近年来，硅功率器件的性能正在接近理论的界限。此外，尽管存在要求功率器件在高温和放射线等的恶劣环境下工作的情况，但是硅半导体不适于在这种恶劣环境下工作。为此，正在研究采用半导体代替硅的器件。
在各种半导体中，碳化硅(SiC)半导体具有宽的禁带宽度(4H型的情况下3.26eV)，在高温下的电传导控制和耐放射线性优异。此外，由于碳化硅半导体，具有比硅高大约1个数量级的绝缘击穿电场，因此高耐压优异，并由于具有硅的大约2倍的电子饱和漂移速度，因此可以进行高频大功率控制。从作为这种半导体的物性来看，期待碳化硅作为在高频且大电流下工作的功率器件用的半导体材料。
在使用新的半导体材料开发半导体装置的情况下，必须开发相对于此半导体为低电阻、形成可靠性高的欧姆接触的技术。以前，作为n型碳化硅半导体的欧姆电极材料，使用镍(Ni)，作为p型碳化硅半导体的欧姆电极的材料，使用硅(Si)和铝(Al)的共晶或叠层，或者钛(Ti)。
但是，特别地，相对于p型碳化硅半导体的欧姆接触的特性不是很好。具体地说，欧姆电极形成工序中，如果在1000℃左右的高温下对p型欧姆电极用的材料进行热处理，则引起欧姆电极材料的聚集，导致均匀性下降，因聚集而产生应力。其结果，在碳化硅半导体中，晶体变形和转移增大，存在因此而产生结晶性下降的课题。
此外，在不限于p型的欧姆电极形成的情况下，在堆叠金属膜之前，在碳化硅半导体的表面上形成自然氧化膜。存在当欧姆电极和碳化硅半导体进行合金化时，这个自然氧化膜对欧姆特性产生不良影响的问题。
针对这些相对于p型碳化硅半导体的欧姆电极形成的问题，使用由镍、钛和铝的金属膜构成的叠层结构、或者钛和铝的合金的技术，例如在专利文献1和专利文献2中被公开。
专利文献1：JP特许第2509713号说明书
专利文献2：JP特许第2940699号说明书
发明内容
图12(a)示意性地表示使用具有欧姆电极的现有的碳化硅半导体的纵型FET结构的一部分，图12(b)是欧姆接触部分的放大图。如图12(a)和(b)所示，在n型碳化硅半导体层102中形成p阱区104，在p阱区104中设置n型杂质区105和p型杂质区107。N型杂质区105和p型杂质区107与欧姆电极116接触，欧姆电极116与焊盘用电极117连接。
设置沟道层108以便覆盖n型碳化硅半导体层102、p阱区104和n型杂质区105的各自一部分，在沟道层108上隔着栅绝缘膜109设置栅电极110。在栅电极110和焊盘用电极117之间设置绝缘膜114。在n型碳化硅半导体层102的未设置p阱区104的一侧设置欧姆电极101。
如图12(b)所示，在现有的纵型FET中，n型杂质区105和p型杂质区107邻接，设置相对于这些区域作为欧姆接触的欧姆电极116。n型杂质区105发挥以低电阻连接沟道层108和欧姆电极116的源区的功能。此外，p型杂质区107以低电阻连接p阱区104和欧姆电极116，并将p阱区104固定在基准电位。在这种接触结构的情况下，为了避免制造工序复杂，一般使用相同金属材料形成相同结构的欧姆电极116。可是，欧姆电极116必须相对于n型杂质区105发挥n型欧姆电极的功能，相对于p型杂质区107发挥p型欧姆电极的功能。
例如，在欧姆电极116中使用钛反应层的情况下，相对于n型杂质区，即使杂质浓度比较低(5×1019cm-3以下)，也可以很容易获得欧姆接触。但是，相对于p型杂质区，如果杂质浓度低，获得欧姆接触就非常困难。
图13表示通过在p型杂质区上蒸镀100nm的钛膜、在950℃下进行一分钟热处理，使p型杂质区中的硅和碳与钛膜进行反应，形成钛反应层时的p型杂质浓度依赖性。如图13所示，在p型杂质区的杂质浓度是接近于1×1021cm-3的高浓度的情况下，尽管基本上获得欧姆特性，但在杂质浓度低为1×1020cm-3以下的情况下，难以获得充分的欧姆特性。从图13明显看出，为了获得良好的欧姆特性，必须形成高浓度的p型杂质层，必须以高剂量向p型杂质区注入p型杂质离子。但是，为了达到这种高浓度的杂质浓度，必须要进行长时间的离子注入，从而导致半导体装置的生产率降低和制造成本升高。
此外，在相对于p型碳化硅半导体形成欧姆电极时使用铝和含有铝的叠层结构的情况下，在层间绝缘膜上残留铝的情况下，通过此后用于形成欧姆电极的高温热处理，使铝在层间绝缘膜中扩散，由于铝到达栅绝缘膜，所以产生绝缘击穿电压和可靠性下降等问题。
为了解决这种现有技术的问题，本发明的目的是实现一种具有优异特性的碳化硅半导体装置。
本发明的半导体装置包括：具有碳化硅半导体层的碳化硅半导体基板；设置在前述碳化硅半导体层中、并含有p型杂质的p型杂质区；与前述p型杂质区电连接的p型欧姆电极；与前述p型杂质区邻接地设置在前述碳化硅半导体层中、且含有n型杂质的n型杂质区；和与前述n型杂质区电连接的n型欧姆电极，其中，前述p型欧姆电极含有镍、铝、硅和碳的合金，前述n型欧姆电极含有钛、硅和碳的合金。
在某一优选的实施方式中，前述p型欧姆电极具有含镍、铝、硅和碳的合金的p型反应层。
在某一优选实施方式中，前述p型反应层还包括钛。
在某一优选实施方式中，前述n型欧姆电极具有包含钛、硅和碳的合金的n型反应层。
在某一优选实施方式中，前述n型欧姆电极和前述p型欧姆电极分别还含有氮化钛层。
在某一优选实施方式中，在前述n型欧姆电极中，前述氮化钛层的厚度比前述n型反应层的厚度更大。
在某一优选实施方式中，前述p型欧姆电极的前述反应层与前述p型杂质区相接。
在某一优选实施方式中，前述n型欧姆电极的前述反应层与前述n型杂质区相接。
在某一优选实施方式中，在前述碳化硅半导体层的表面，以包围前述p型欧姆电极的方式设置前述n型欧姆电极。
在某一优选实施方式中，前述p型欧姆电极中的前述碳的浓度，在前述p型杂质区一侧比前述p型欧姆电极的表面高。
在某一优选实施方式中，前述n型欧姆电极中的前述碳的浓度，在前述n型杂质区一侧比前述n型欧姆电极的表面高。
在某一优选实施方式中，半导体装置还包括：设置在前述碳化硅半导体层的表面的一部分上的、以便与前述n型杂质区相接的沟道层；设置在前述沟道层上的栅绝缘膜；和设置在前述栅绝缘膜上的栅电极。
在某一优选实施方式中，半导体装置还包括：在前述碳化硅半导体层中，掺杂p型杂质、以包围前述n型杂质区的方式设置的阱区；设置在前述阱区上的栅绝缘膜；和设置在前述栅绝缘膜上的栅电极。
在某一优选实施方式中，半导体装置还包括设置在前述半导体基板的与前述碳化硅半导体层相反侧的面上的另一欧姆电极。
本发明的一种半导体装置的制造方法，包括：制备为了使n型杂质区和p型杂质区互相邻接而设置的碳化硅半导体层的工序(a)；在前述p型杂质区上，形成包含镍层和铝层的叠层膜的工序(b)；通过对前述叠层膜进行热处理，在前述p型杂质区上形成含有镍、铝、硅和碳的合金的p型欧姆电极的工序(c)；至少在前述n型杂质区的一部分上形成钛层的工序(d)；和通过对前述钛层进行热处理，在前述n型杂质区上形成包含钛、硅和碳的合金的n型欧姆电极的工序(e)。
在某一优选实施方式中，前述工序(c)和(e)中的热处理是在850℃以上1050℃以下的温度下进行的。
在某一优选实施方式中，前述工序(c)和(e)中的热处理是在含有氮气或氩气的气氛中进行的。
在某一优选实施方式中，前述工序(b)包括：在前述碳化硅半导体层上形成露出前述p型杂质区的掩模的工序(b1)；和在前述p型杂质区和前述掩模上形成前述叠层膜的工序(b2)；并且在前述工序(b2)和前述工序(d)之间，还包括去除前述掩模上的前述叠层膜的工序(f)。
在某一优选实施方式中，前述工序(d)包括：在前述碳化硅半导体层上形成具有接触孔的绝缘膜的工序(d1)，其中，该接触孔露出前述n型杂质区的一部分和前述p型欧姆电极；在前述接触孔内的n型杂质区的一部分和前述p型欧姆电极上以及前述绝缘膜上形成前述钛层的工序(d2)；和在前述工序(d2)以后，去除前述绝缘膜上的前述钛层的至少一部分的工序(g)。
在某一优选实施方式中，在前述工序(f)中，通过湿法蚀刻去除前述叠层膜。
在某一优选实施方式中，在前述工序(f)中，通过干法蚀刻去除前述叠层膜。
在某一优选实施方式中，前述工序(f)通过去除前述掩模，来去除前述掩模上的前述叠层膜。
在某一优选实施方式中，在前述工序(g)中，通过湿法蚀刻去除前述钛层。
在某一优选实施方式中，在前述工序(g)中，通过干法蚀刻去除前述钛层。
在某一优选实施方式中，前述掩模是在前述工序(a)中，通过注入杂质离子，在前述碳化硅半导体层中形成前述p型杂质区的掩模。
在某一优选实施方式中，前述工序(e)包括：通过对前述钛层进行热处理，使前述n型杂质区中的硅和碳与前述钛层的一部分进行反应，形成钛、硅和碳的合金的工序(e1)；和通过去除前述钛层中未进行反应的部分，在前述n型杂质区上形成含有前述合金的n型欧姆电极的工序(e2)。
在某一优选实施方式中，在前述工序(e2)中，通过湿法蚀刻去除前述钛层中与硅和碳未进行反应的部分。
发明效果
根据本发明，在n型杂质区和p型杂质区邻接地设置在碳化硅半导体中的半导体装置中，将包含钛、硅和碳的n型欧姆电极以及包含镍、铝、硅和碳的p型欧姆电极分别设置在n型杂质区和p型杂质区中。由于这些n型欧姆电极和p型欧姆电极能实现分别相对于n型碳化硅半导体和p型碳化硅半导体的低电阻的欧姆接触，因此即使不提高n型杂质区和p型杂质区的杂质浓度，也可以实现低电阻的欧姆接触。因此，在MISFET和MOSFET等的开关元件中，没有使对导通电阻有较大影响的n型接触电阻增大，可以形成低电阻的p型欧姆电极，可以提高开关特性。
附图说明
图1是表示使用各种欧姆电极材料在p型碳化硅半导体和n碳化硅半导体上形成欧姆电极时的接触电阻的图。
图2是表示图12中所示的纵型FET中的p型接触电阻和开关时间之间的关系的图表。
图3(a)是表示根据本发明的半导体装置的第一实施方式的剖面结构图，(b)是放大表示欧姆电极附近的图，(c)是表示n型和p型杂质区的配置的俯视图。
图4(a)～(l)是用于说明制造图3所示的半导体装置的方法的工序剖面图。
图5(a)是表示根据本发明的半导体装置的第二实施方式的剖面结构图，(b)是放大表示欧姆电极附近的图。
图6(a)～(l)是用于说明制造图5所示的半导体装置的方法的工序剖面图。
图7是表示在碳化硅半导体基板上沉积钛、在高温下进行热处理的情况下生成的硅化钛层的厚度的温度依赖性的图。
图8是表示在杂质浓度为5×1019cm-3的p型碳化硅半导体基板上分别蒸镀镍/铝叠层膜、镍膜、钛膜之后，通过热处理而形成的碳化硅/金属膜界面的电流电压特性的图。
图9是表示在碳化硅半导体基板上形成的p型欧姆电极的AES分析结果的图。
图10是表示在碳化硅半导体基板上形成的另一p型欧姆电极的AES分析结果的图。
图11是表示在碳化硅半导体基板上形成的另一p型欧姆电极的AES分析结果的图。
图12(a)是表示现有的半导体装置的结构的剖面结构图，(b)是放大表示欧姆电极附近图。
图13是表示在现有的p型碳化硅半导体基板上沉积100nm的钛膜之后，通过热处理而形成的碳化硅/钛膜界面的电流电压特性的杂质浓度依赖性的图。
符号说明
1、101碳化硅半导体基板
2、102高电阻碳化硅半导体层
3、103 n型杂质注入掩模
4、104 p阱区
5、105 n型杂质区
6、    p型杂质注入掩模
7、107 p型杂质区
8、108沟道层
9、109栅绝缘膜
10、110栅电极
11、111第一层间绝缘膜
12镍和铝的叠层电极膜
13、113p型欧姆电极
14、114第二层间绝缘膜
15、钛层
16、116n型欧姆电极
17、117焊盘用电极
18、118漏电极
具体实施方式
本发明人采用各种欧姆电极材料，在p型碳化硅半导体基板和n型碳化硅半导体基板上形成欧姆电极，测量接触电阻。图1是表示使用钛、镍、镍/铝、镍/钛以及钛/镍在p型碳化硅半导体基板和n型碳化硅半导体基板上形成欧姆电极，测量接触电阻的结果的图表。p型碳化硅半导体基板和n型碳化硅半导体基板的杂质浓度为5×1019cm-3，热处理温度为950℃。
如图1所示，钛和镍等、相对于n型碳化硅半导体的欧姆接触电阻低的金属材料，相对于p型碳化硅半导体呈现出高的欧姆接触电阻。相反，尽管镍/铝相对于p型碳化硅半导体实现了低电阻的欧姆接触，但是相对于n型碳化硅半导体的欧姆接触电阻变高。
图2表示如图12所示的纵型FET中的p型接触电阻和开关时间之间的关系。如图2所示，一旦p型接触电阻变高，开关时间就变长。这是因为在与沟道层108相接的p阱区104和欧姆电极116的接触电阻高的情况下，p阱区104不完全被固定在基准电位而储备浮置电荷，其结果产生开关延迟。这种情况下，难以使纵型FET在高速下工作。
本申请发明人基于这种见识，从而想到一种具有新规格结构的碳化硅半导体装置。本发明通过在杂质浓度(5×1019cm-3以下)比较低的n型杂质区和p型杂质区上分别设置不同组成的欧姆电极，就可以在碳化硅半导体装置中实现低电阻的p型和n型欧姆接触。因此，本发明可以适用于使用碳化硅半导体的MISFET和MOSFET等的绝缘栅型的晶体管中。下面说明将本发明适用于纵型二重注入型MISFET的例子。
(第一实施方式)
图3(a)是表示根据本发明的半导体装置的第一实施方式的示意的剖面图。图3(a)所示的半导体装置包含碳化硅半导体层2。
碳化硅半导体层2由碳化硅半导体构成。碳化硅半导体层2既可以是构成半导体基板的块(bulk)，也可以是在半导体基板上形成的外延(epitaxial)层。在本实施方式中，碳化硅半导体层2通过外延生长被设置在碳化硅半导体基板1上。例如，碳化硅半导体基板1是具有距4H-Si(0001)面8度的偏离(off)角的偏离基板。碳化硅半导体基板1以例如1×1018cm-3以上的浓度掺杂(dope)氮、磷、砷等的n型杂质，且为低电阻。碳化硅半导体层2通过外延生长被设置在碳化硅半导体基板1的第一主面1a上。优选向碳化硅半导体层2掺杂约1×1015cm-3～1×1016cm-3的氮等n型杂质，且为高电阻。
在碳化硅半导体层2中从碳化硅半导体层2的表面2a到内部形成p阱区4。此外，在p阱区4内，从碳化硅半导体层2的表面2a到内部形成n型杂质区5。n型杂质区5用作源区。
与n型杂质区5相邻接地从碳化硅半导体层2的表面2a到内部，形成p型杂质区7。P阱区4的杂质浓度例如为1×1016cm-3～1×1018cm-3。此外，n型杂质区5和p型杂质区7为了获得良好欧姆特性，优选高浓度地掺杂杂质，并且优选为不会导致生产率下降和制造成本增高的程度的浓度。具体地说，n型杂质区5和p型杂质区7的杂质浓度优选为1×1019cm-3～8×1020cm-3以及1×1019cm-3～2×1020cm-3。
设置n型欧姆电极16和p型欧姆电极13以便分别与n型杂质区5和p型杂质区7相接。如下面详细说明的，n型欧姆电极16含有钛、硅和碳，p型欧姆电极13包含镍、铝、硅和碳。
设置沟道层8，以便覆盖在未设置p阱区4的碳化硅半导体层2的表面2a、碳化硅半导体层2的表面2a露出的p阱区4的一部分和n型杂质区5的一部分。沟道层8例如具备含通过外延生长形成的多个碳化硅半导体层的叠层结构。具体地说，沟道层8的叠层结构具有表示陡峭的浓度梯度的多个交替层叠了n型杂质高浓度掺杂层(δ掺杂层)和低浓度掺杂层的结构。
在沟道层8上设置栅绝缘膜9，在栅绝缘膜9上设置栅电极10。栅绝缘膜9由氧化硅等构成。栅电极10例如通过减压CVD法形成，由掺杂了磷等n型杂质的多晶硅(polysilicon)构成。第二层间绝缘膜14覆盖除了p型欧姆电极13和n型欧姆电极16以外的碳化硅半导体层2的表面。在第二层间绝缘膜14上设置焊盘用电极17。焊盘用电极17由铝、硅、钛、铜任意一种或几种的合金构成，并通过设置在第二层间绝缘膜14上的接触孔19与欧姆电极13和16电连接。
在碳化硅半导体基板1的没有设置碳化硅半导体层2的一侧的面1b上，设置相当于漏电极的另一欧姆电极18，并与碳化硅半导体层2的没有设置p阱区2的一面电连接。欧姆电极18用由Ti、Ni、Cr、Au、Ag、Pt等中任意一种构成的金属膜，或者从这些金属中选择的多个金属膜的叠层结构构成。这些金属膜可以通过真空蒸镀等形成。
图3(a)所示的半导体装置，通过改变向栅电极10施加的电压，就可以控制通过在沟道层8内形成的沟道区、特别是通过由沟道层8的栅电极10和p阱区4夹持的部分的电流。由此，如图3(a)中用点线表示的，可以调节从欧姆电极18，经由碳化硅半导体基板1、碳化硅半导体层2、沟道层8、n型杂质区5、n型欧姆电极16流向与基准电位连接的焊盘用电极17的电流。
此外，如上所述，与焊盘用电极17电连接的p型欧姆电极13也被固定在基准电位。由此，由于p型杂质区7和p阱区4也被固定在基准电位，所以可以将沟道层8的栅电极10和p阱区4所夹持的部分的p阱区4一侧的电位固定在基准电位。其结果，抑制了沟道层8的电位的改变，即使在高速下改变栅电压、开关半导体装置的情况下，也可以防止沟道区的电位变化而产生开关的延迟。特别是，由于以邻接与沟道层8电连接的n型杂质区5的方式设置p型杂质区7，因此在靠近形成在沟道层8上的沟道区的位置，可以将p阱区4固定在基准电位。因此，具有以邻接n型杂质区5的方式设置p型杂质区7的结构的纵型MISFET，即使在高速下进行开关，也可以可靠地控制电流，可以适用为产生碳化硅半导体的特性的、以高频并且大电流工作的开关用功率器件。
接下来，详细说明根据本发明的半导体装置的n型欧姆电极16和p型欧姆电极13。图3(b)是放大表示n型欧姆电极16和p型欧姆电极13附近的结构的剖面图。如图3(b)所示，n型欧姆电极16和p型欧姆电极13分别与n型杂质区5和p型杂质区7欧姆接触。
上述的n型欧姆电极16和p型欧姆电极13被分别形成在n型杂质区5和p型杂质区7上。图3(c)表示碳化硅半导体层2的表面2a中的n型杂质区5和p型杂质区7的配置。如图3(c)所示，p型杂质区7被n型杂质区5包围。此外，n型杂质区5被p阱区4包围。
n型欧姆电极16由包含钛、硅和碳的合金的n型反应层构成。不含构成p型欧姆电极13的镍和铝。通过在n型杂质区5的表面上形成钛层，并进行热处理，使n型杂质区5中的硅和碳与钛层中的钛相互扩散，并合金化。由此，从碳化硅半导体层2的表面2a到内部形成n型反应层以使其与n型杂质区5相接。
而且，由于钛容易与碳进行反应并形成化合物，所以在n型反应层的内部，碳和钛形成结，抑制n型杂质区5的碳从n型欧姆电极16的表面析出。由此，可以防止碳在n型欧姆电极16的表面上析出，防止n型欧姆电极16和焊盘用电极17的密接性下降。
n型欧姆电极16的厚度优选为10nm以上。在比10nm薄的情况下，难以实现低电阻的n型欧姆电极16。
p型欧姆电极13由包含镍、铝、硅和碳的合金的p型反应层构成。通过在p型杂质区7的表面层叠镍层和铝层，并进行热处理，使镍和铝合金化，使硅和碳从p型杂质区7扩散，来形成p型欧姆电极13。但是，镍和铝不会像钛那样发生与碳化硅的相互扩散。因此，从碳化硅半导体层2的表面2a到稍微内部形成p型反应层，且p型反应层与p型杂质区7相接。
由于要形成p型欧姆电极13，只需在p型杂质区7上形成镍层和铝层即可，所以可以优选使用在镍层和铝层的构图(patterning)中用于形成p型杂质区7的掩模。
p型欧姆电极13的厚度优选为10nm以上。在比10nm薄的情况下，难以实现低电阻的p型欧姆电极13。
如参照图1说明的，尽管钛对于n型碳化硅半导体是良好的欧姆电极材料，但是它不能形成与p型碳化硅半导体良好的欧姆接触。因此，形成p型欧姆电极13时，优选在p型反应层中不含钛。另一方面，一旦形成p型反应层，即使在p型反应层上设置钛层，钛层也不太会影响p型反应层和p型杂质区7的欧姆接触。
因此，如果先形成p型欧姆电极13，则没必要在形成n型欧姆电极16的情况下，为了只在n型杂质区5上形成钛层而进行钛层的构图，也可以在与n型欧姆电极16邻接的p型欧姆电极13的p型反应层13a上形成。就是说，即使p型杂质区7与n型杂质区5邻接，在形成n型欧姆电极13时，也不用进行与p型杂质区7或p型欧姆电极13的位置重合，使用与p型欧姆电极13不同的材料，就能只在n型杂质区5上形成n型欧姆电极16。特别是，如图3(c)所示，在p型杂质区7被n型杂质区5包围的情况下，为了只在n型杂质区5上形成钛层，而需要进行与p型杂质区7上的p型欧姆电极13的位置重合，并去除p型欧姆电极13上的钛层。根据本实施方式，由于节省了劳力，因此提高了生产率。
在这种情况下，通过用于形成n型欧姆电极16的热处理，使p型欧姆电极13上设置的钛层多少向p型欧姆电极13的内部扩散，且构成p型欧姆电极13的p型反应层包含有镍、铝、钛、硅和碳的合金。由于在p型反应层中包含钛，所以与n型欧姆电极16同样，抑制了p型杂质区7的碳在p型欧姆电极13的表面析出。由此，可以防止碳在p型欧姆电极13的表面析出，并防止p型欧姆电极13和焊盘用电极17的密接性下降。
如下面详细说明的，在形成焊盘用电极17之前，去除像这样在p型欧姆电极13上设置的钛层。因此，在图3(a)和(b)中，未示出在p型欧姆电极13上设置的钛层。
这样，根据本发明的半导体装置，通过使用形成p型杂质区7的注入掩模，就能形成只与杂质浓度比较低的p型杂质区7相接的p型欧姆电极13。
此外，形成p型欧姆电极13之后，通过以覆盖n型杂质区5和p型欧姆电极13的方式形成用于形成n型欧姆电极16的钛层，并进行热处理，就可以只在n型杂质区5上形成n型欧姆电极16。因此，即使是n型杂质区5和p型杂质区7邻接的接触结构，也可以形成n型和p型中不同金属组成的欧姆电极。其结果是，在MISFET中，可以形成低电阻的p型欧姆电极，并且可以降低接触电阻。由此，可以提高开关(断开(turn off))特性。并且，由于不需要p型杂质的高浓度注入，因此可以实现降低制造成本、缩短制造所需要的时间等。
下面介绍图3(a)所示的半导体装置的制造方法的一个例子。图4(a)～(l)表示半导体装置的制造过程中的剖面。
首先，如图4(a)所示，制备包括距4H-SiC(0001)面具有8度的偏离(off)角的主面的碳化硅半导体基板1。在碳化硅半导体基板1中掺杂8×1018cm-3左右的n型杂质。通过热CVD法等，在碳化硅半导体基板1的主面上，以比碳化硅半导体基板1更低的浓度外延生长含有n型杂质的高电阻的碳化硅半导体层2。碳化硅半导体层2例如分别使用硅烷(SiH4)和丙烷(C3H8)作为原料气体，使用氢气(H2)作为载体气体，使用氮气(N2)作为掺杂剂气体。例如，在制造包括1400V的耐压的MISFET的情况下，优选高电阻的碳化硅半导体层2的杂质浓度为1×1015cm-3～1×1016cm-3，其厚度为10μm以上。
接下来，在碳化硅半导体层2的一部分中，通过离子注入来掺杂p型杂质(铝、硼等)，形成p阱区4。在形成p阱区4时，首先，在碳化硅半导体层2的上表面上沉积成为注入掩模的厚3μm左右的氧化硅膜(未图示)，通过光刻和干法蚀刻，只在氧化硅膜中形成p阱区4的部分设置开口。之后，为了降低注入缺陷，将基板温度保持在500℃以上高温的同时，进行铝或硼的离子注入。离子注入之后，用氢氟酸水溶液去除用作掩模的氧化硅膜。p阱区4中的p型杂质的浓度通常为1×1017cm-3～1×1018cm-3左右。设p阱区4的深度为1μm左右以便不发生夹断(pinch off)。
接下来，通过离子注入向p阱区4的表面部的一部分中掺杂高浓度的n型杂质，而形成n型杂质区5。此时，在碳化硅半导体层2上，沉积成为注入掩模3的厚1μm左右的氧化硅膜，通过光刻和干法蚀刻，只在氧化硅膜中形成n型杂质区5的部分设置开口。为了降低注入缺陷，将基板温度保持在500℃以上的高温，同时进行氮或磷的离子注入。离子注入之后，利用氢氟酸去除用作掩模的氧化硅膜。该n型杂质区5发挥MISFET的源极的功能。而且，在n型杂质区5的杂质浓度与以下说明的p型杂质区7的杂质浓度相同的情况下，用于形成n型杂质区5的注入掩模必须覆盖p型杂质区7。此外，n型杂质区5的深度比p型杂质区7的深度浅，例如为200nm左右。
接着，如图4(b)所示，为了使用掩模6，获取p阱区4和之后形成的欧姆电极13接触，通过离子注入向p阱区4的表面部的一部分中掺杂高浓度的p型杂质，形成p型杂质区7。p型杂质区7的厚度为200nm左右，杂质的浓度为约5×1019cm-3以下。离子注入的方法与形成p阱区4的方法相同。
之后，为了使注入的杂质活化，在氩等的惰性气体的气氛中，对碳化硅半导体基板1整体进行1700℃、30分钟的活化退火。此时，在碳化硅半导体层2、p阱区4、p型杂质区7以及n型杂质区5的露出的表面上，通过高温热处理，产生高10nm～100nm左右的大型(macro)台阶或小岛(hillock)，表面粗糙度变大，导致表面的平滑性变差。
接下来，如图4(c)所示，去除掩模6之后，例如通过热CVD，在碳化硅半导体层2、p阱区4、n型杂质区5和p型杂质区7上外延生长沟道层8。形成沟道层8时，例如，分别使用硅烷(SiH4)和丙烷(C3H8)作为原料气体，使用氢气(H2)作为载体气体，使用氮气(N2)作为掺杂剂气体。之后，通过例如RIE等，去除沟道层8中位于n型杂质区5和p型杂质区7上方的部分，设置接触孔。
接着，对沟道层8、n型杂质区5和p型杂质区7的露出的表面进行热氧化，形成由氧化硅膜构成的栅绝缘膜9。例如，将基板保持在石英管中，以2.5(l/min)的流量向石英管中导入氧，并通过将石英管内的温度保持在1180℃、进行2.5小时热氧化，形成厚度约为70nm的由热氧化膜构成的栅绝缘膜9。
然后，通过减压CVD法，沉积厚度为500nm的多晶硅膜，例如，通过RIE等，去除多晶硅膜中位于接触孔内及其周围的部分，在栅绝缘膜9上形成栅电极10。
然后，如图4(d)所示，通过减压CVD法，生长200nm左右的由覆盖碳化硅半导体层2的表面和栅电极10的氮化硅(SiN)构成的第一层间绝缘膜11。这里，使用与用于形成图4(b)的p型杂质区7时使用的掩模相同的掩模，通过通常的光刻、RIE，在第一层间绝缘膜11上形成露出p型杂质区7的开口。
如图4(e)所示，通过真空蒸镀等在第一层间绝缘膜11上和p型杂质区7上沉积镍层和铝层的叠层膜12。优选镍层和铝层的厚度分别为50nm以上150nm以下、10nm以上50nm以下。在叠层膜12中，镍层和铝层中的任何一个可以作为下层。但是，由于铝熔点低，因此优选在以下用于形成欧姆接触的热处理中，在具有铝层熔解并流出的问题的情况下，通过将铝层设为下层，将熔点高的镍层设为上层，来防止铝的流出。
接着，如图4(f)所示，在氮、氩等的惰性气体中进行1分钟的热处理。通过这种热处理，在去除第一层间绝缘膜11的p型杂质区7上，镍层、铝层与p型杂质区7进行反应，形成由镍、铝、硅和碳的合金构成的p型欧姆电极13。此时，向p型杂质区7的镍和铝的扩散很少。为了促进镍和铝的反应，并且为了防止用作层间膜材料的SiN或SiO2等的材料的变质或变形，优选热处理温度为850℃以上1050℃以下。此时，第一层间绝缘膜11和叠层膜12实质上几乎不进行反应。
接着，如图4(g)所示，通过干法蚀刻或湿法蚀刻与第一层间绝缘膜11一起选择性地去除叠层膜12中形成在第一层间绝缘膜11上的部分。由此去除不需要的部分，形成p型欧姆电极13。通过与位于其下面的第一层间绝缘膜11一起完全去除叠层膜12中p型欧姆电极13以外的部分，从而在之后进行的n型欧姆电极形成时的热处理时扩散铝，抑制了栅绝缘膜的可靠性下降。
然后，如图4(h)所示，沉积厚度为1μm左右的氧化硅膜作为第二层间绝缘膜14，该第二层间绝缘膜14覆盖碳化硅半导体层基板1的整个表面，通过RIE等，形成露出p型欧姆电极13和在n型杂质区5中成为n型欧姆电极的区域的接触孔。
接着，如图4(i)所示，通过真空蒸镀等，在第二层间绝缘膜14上、在p型欧姆电极13上、以及在去除第二层间绝缘膜14而露出的n型杂质区5上(形成欧姆电极13和欧姆电极16的部分)沉积钛层15。
接下来，如图4(j)所示，在氮气、氩等的惰性气体中对碳化硅半导体基板1整体进行一分钟以上的热处理。通过该热处理，在去除了第二层间绝缘膜14的n型杂质区5的区域中，使钛层15和碳化硅中的硅以及碳选择性地进行反应，形成由钛、硅和碳的合金构成的n型欧姆电极16。为了使钛和碳化硅中的硅发生硅化反应，并且为了防止用作层间绝缘膜材料的SiO2等的材料的变质和变形，优选热处理温度为850℃以上1050℃以下。此时，第二层间绝缘膜14和钛层15实质上未进行反应。
通过该热处理，p型欧姆电极13上的钛多少向p型欧姆电极13扩散。因此，构成p型欧姆电极13的p型反应层的合金包含镍、铝、钛、硅和碳的合金。
在热处理工序中，在氮气氛下加热碳化硅半导体基板1的情况下，未形成钛层15的硅化物的部分变为氮化钛。因此，如图4(k)所示，利用氮化钛与钛、硅和碳的合金的反应性的差异，选择性地去除氮化钛。例如，通过使用包含过氧化氢水的磷酸系刻蚀液的湿法蚀刻，选择性地去除氮化钛。由此去除不需要的钛层15，形成n型欧姆电极16。这种情况下，也去除了在p型欧姆电极13上形成的氮化钛层。在氩气氛中进行热处理的情况下，由于钛层15的没有形成硅化物的部分仍旧是钛，因此可以利用钛与钛、硅和碳的合金的反应性的差异，去除钛层15。根据这种方法，由于不必对钛层15进行构图，因此可以减少半导体装置的制造工序的数量，降低制造成本和缩短制造所需的时间。
之后，如图4(l)所示，利用真空蒸镀等沉积厚度为3μm左右的铝膜，通过利用常规的光刻、蚀刻进行构图，来形成焊盘用电极17。之后，作为漏电极18，通过真空蒸镀等沉积Ti、Ni、Au、Ag、Pt等的任意一种或叠层膜，形成背面电极。
如上所述，完成二重注入型MISFET。该MISFET的沟道迁移率高达30cm2/Vsec以上，在关断耐压1000V下导通电阻为5mΩ·cm2以下。
制作成的MISFET的特性如下：
沟道迁移率：30cm2/Vsec以上(Vds＝1V)
关断耐压：1400V以上
导通电阻：5mΩ·cm2以下
n型接触电阻：1×10-5Ω·cm2以下
p型接触电阻：1×10-3Ω·cm2以下
测量条件：栅电压为20V，漏电压为1V。
通过使用这种顺序制造半导体装置，即使是n型杂质区和p型杂质区邻接的接触结构，也可以分别形成相对于n型杂质区和p型杂质区具有不同组成的欧姆电极。
为此，可以相对于n型杂质区和p型杂质区分别选择合适的欧姆电极材料，即使不增大n型杂质区和p型杂质区的杂质浓度，也可以实现低电阻的欧姆接触。因此，在MISFET中，不增大对导通电阻有较大影响的n型接触电阻，而通过形成低电阻的p型欧姆电极，就可以降低接触电阻，其结果是，可以提高开关(关断)特性。
(第二实施方式)
图5(a)是示意性地表示根据本发明的半导体装置的第二实施方式的剖面图，图5(b)是放大表示n型欧姆电极16和p型欧姆电极13附近的结构的剖面图。
本实施方式的半导体装置与第一实施方式的不同点在于：(1)在第二层间绝缘膜14的接触孔19的侧面上设置了氮化钛层15’，(2)n型欧姆电极16具有包含钛、硅和碳的合金的n型反应层16a和氮化钛层16b，以及(3)p型欧姆电极13具有包含镍、铝、钛、硅和碳的合金的p型反应层13a和氮化钛层13b。
氮化钛层15’、氮化钛层16b和氮化钛层13b任何一个都源于用于形成n型欧姆电极16的n型反应层16a的氮化钛层。
在形成p型欧姆电极13的p型反应层13a之后，通过形成具有接触孔19的第二层间绝缘膜14，在接触孔19的侧面以及接触孔19内形成钛层15，并进行热处理，就得到这种结构。
在n型欧姆电极16中，n型反应层16a是钛层15的钛与n型杂质区5的硅及碳进行反应的部分，氮化钛层16b是钛层15的钛与氮进行反应的部分。
此外，在p型欧姆电极13中，p型反应层13a与p型杂质区7形成欧姆接触，通过用于形成n型欧姆电极16的热处理，氮化在p型反应层13a上的钛层15，并形成氮化钛层16b。此时，为了从钛层15向p型反应层13a少量扩散钛，而在p型反应层13a中含有钛。但是，由于在进行用于形成n型欧姆电极16的热处理之前，形成具有良好特性的p型反应层13a，因此几乎不存在由于钛的扩散造成的影响。
n型反应层16a和p型反应层13a分别与n型杂质区5和p型杂质区7接触，实现了良好的欧姆接触。如在第一实施方式中说明的，优选n型反应层16a和p型反应层13a分别具有10nm以上的厚度。
根据本实施方式，与第一实施方式相同，即使是n型杂质区5和p型杂质区7邻接的接触结构，也可以形成n型和p型中不同金属组成的欧姆电极。此外，由于在接触侧面上形成氮化钛层(13b、16b)，所以可以抑制铝从焊盘用电极17向第二层间绝缘膜14的扩散。
而且，在本实施方式中，尽管通过在氮气氛中进行用于形成n型反应层16a的热处理，来形成了氮化钛层15’、氮化钛层16b和氮化钛层13b，但也可以在与钛层15不进行反应的惰性气体中进行热处理。这种情况下，在接触孔19的侧面，热处理后钛层15原封不动地残留。此外，n型欧姆电极16具有包含钛、硅和碳的合金的n型反应层16a和钛层16c，p型欧姆电极13具有包含镍、铝、钛、硅和碳的合金的p型反应层13a和钛层13c。
下面说明图5(a)所示的半导体装置的制造方法的一例。图6(a)～(l)表示在半导体装置的制造过程中的剖面。
首先，使用与第一实施方式中参照图4(a)～(i)说明的同样的工序，制造图6(a)～(i)所示的结构，得到图6(i)所示的结构。通过这些工序，如图6(i)所示，得到沉积p型欧姆电极13、包括在n型杂质区5内露出成为n型欧姆电极的区域的接触孔的第二层间绝缘膜14、在第二层间绝缘膜14上以及接触孔内的钛层15的结构。
接着，使钛层15和n型杂质区5进行反应，形成n型反应层和氮化钛层。图7是表示在碳化硅半导体上沉积钛、在氮气氛下热处理时生成的氮化钛层，与钛、硅和碳的反应层的厚度的温度的依赖性的曲线。如图7所示，在低温下只生成氮化钛，在800℃以上，钛与碳化硅中的硅及碳开始反应。
在后述的热处理温度为850℃以上1050℃以下的情况下，在850℃，形成的钛层的大部分成为氮化钛层，几乎没有形成反应层。即使这种情况下，为了使反应层的厚度为10nm以上，钛层15的厚度必须为150nm左右。另一方面，在1050℃，形成的钛层的约一半成为反应层。这种情况下，为了使n型杂质区5不完全成为反应层，而优选钛层的厚度为200nm左右。考虑这些点后根据热处理温度来决定钛层15的厚度。
接下来，如图6(j)所示，对第二层间绝缘膜14上的钛层15进行构图。此时，考虑到掩模对准偏移，通过根据RIE的干法蚀刻或湿法蚀刻去除钛层15的一部分，以便残留比p型欧姆电极13和n型欧姆电极16更大的钛层15。
接着，如图6(k)所示，在氮、氩等的惰性气体中，对碳化硅半导体基板1全体进行一分钟以上的热处理。通过该热处理，在n型杂质区5中，钛层15和n型杂质区5中的硅选择性地进行反应，形成包含钛、硅和碳的合金的n型欧姆电极16。为了使钛和碳化硅中的硅进行硅化反应，并防止作为层间绝缘膜材料使用的SiO2等的材料变质或变形，优选热处理温度为850℃以上1050℃以下。更优选为900℃以上950℃以下。热处理温度为900℃以上950℃以下的情况下，如图7所示，与作为形成的钛、硅和碳的反应层的n型反应层相比，氮化钛层的厚度更厚。
另外，此时，在热处理时的气氛气体中使用氮气的情况下，p型欧姆电极13和n型欧姆电极16上的钛层15成为氮化钛层15’。此时，虽然p型欧姆电极13上的钛层15成为氮化钛，向p型欧姆电极13的p型反应层少量扩散，但没有对p型反应层的欧姆特性施加不良影响的反应。因此，不必在热处理之前去除p型欧姆电极13上钛层15。因此，在对钛层15进行构图时，不必考虑与p型欧姆电极13的位置对准。
之后，与第一实施方式相同，如图6(l)所示，通过真空蒸镀等沉积厚度为3μm左右的铝膜，通过利用常规的光刻、刻蚀进行构图，来形成焊盘用电极17。然后，作为漏电极18，通过真空蒸镀等方法沉积Ti、Ni、Au、Ag、Pt等任意一种或叠层膜，形成背面电极。
如上所述，完成二重注入型MISFET。
另外，尽管本实施方式的半导体装置包括通过外延生长形成的沟道层，但是从上面的说明明显看出，本发明不依赖于沟道区的位置和结构。因此，可以实现各种沟道结构和上述欧姆电极组合的半导体装置。例如，即便在代替沟道层8，而使用通过向栅电极10施加的电压在p阱区4内的碳化硅半导体层2的表面部分形成的反转层作为沟道区的MISFET中也可以适用本发明。
此外，本实施方式的半导体装置，尽管包括通过热氧化形成的栅绝缘膜，但是热氧化膜不是必需的，也可以是通过CVD等沉积的氧化硅膜。或者，栅绝缘膜也可以具有热氧化膜和沉积膜的叠层结构。此外，栅绝缘膜不是必须为氧化硅膜，也可以是氮化硅膜、氮氧化硅膜、和氧化钽膜、氧化铪膜等的金属氧化膜。
此外，在本实施方式的半导体装置中，尽管栅电极是通过对n型杂质掺杂厚的多晶硅进行减压CVD法形成的，但是不是必须是多晶硅，也可以是通过蒸镀和溅射等沉积的铝和钼等的金属膜。
(实验例)
为了确认本发明的效果，测量了p型欧姆电极13的电特性，并分析了组成。结果表示如下。
1.p型欧姆电极13的电特性
与第一实施方式相同，图8表示在具有5×1019cm-3杂质浓度的p型碳化硅半导体基板上，分别蒸镀镍/铝的叠层膜、镍膜、钛膜，并在950℃下热处理2分钟而形成的p型接触的电流电压特性。如图8所示，镍铝层的欧姆特性，与形成镍单层的硅化物层和钛单层的硅化物层的情况相比，大幅度地改善电流电压特性，即使低浓度也可以实现欧姆特性。因此，可知通过使用镍铝作为p型欧姆电极，就可以实现电阻低的欧姆接触。
2.p型欧姆电极13的组成分析
在碳化硅半导体基板上沉积100nm的镍膜和50nm的铝膜，在氮气氛下、在950℃下对得到的样品进行1分钟热处理。设此样品为样品A。
进一步，在上述热处理之后，沉积100nm的钛，在氮气氛下、在950℃下对得到的样品进行1分钟热处理。设此样品为样品B。之后，使用磷酸系蚀刻液，去除氮化钛层。设此样品为样品C。
在样品A、B、C上进一步沉积150nm的铝膜，通过俄歇电子分光法(AES)对沉积了铝膜后的样品A、B、C进行深度方向的组成分析。分析结果示于图9、10、11中。在这些图中，Al2、Ni1、C1、Si2、Ti1+N1以及Ti1分别表示与铝、镍、碳、硅、氮结合的钛以及钛的分布。
样品A，与在形成p型欧姆电极之后，在p型欧姆电极上不形成用于形成n型欧姆电极的钛的情况下的p型欧姆电极相对应。此外，样品B和C分别与第二实施方式的欧姆电极16和第一实施方式的欧姆电极16相对应。
如图9至图11所示，在各p型欧姆电极中，形成了包含镍、铝、硅和碳的合金。此外，p型欧姆电极的碳化硅基板一侧比p型欧姆电极的表面侧，即与由铝构成的覆盖膜一侧，碳的浓度更高。
根据样品B，可看到在p型欧姆电极的表面侧上与氮结合的钛和钛的峰值，可知在p型欧姆电极的表面一侧上生成了氮化钛层，在碳化硅基板一侧生成包含镍、铝、硅和碳的合金的p型反应层。此外，这种p型反应层中也包含钛。
根据样品C，去除所生成的氮化钛层。因此，不存在相当于样品B的氮化钛层的元素的分布区域。但是，可知在包含镍、铝、硅和碳的合金的p型反应层中也包含钛。
此外，根据样品A可知，在铝覆盖膜和p型欧姆电极的界面处存在碳。认为这是碳化硅基板中的碳向p型欧姆电极扩散，并在表面附近析出的产物。
与此相对，根据样品B，在铝覆盖膜和p型欧姆电极的界面几乎不存在碳。认为这是在p型欧姆电极的内部，在氮化钛层13b和p型反应层13a的边界附近钛和碳结合，抑制了向铝覆盖膜和p型欧姆电极的界面的扩散。此在氮化钛层与p型反应层的边界处存在的碳，在样品C中，其被认为在去除氮化钛层的同时被去除。
此外，根据样品B、C，由于形成p型欧姆电极时，不存在钛，所以钛在p型欧姆电极中不作为主要构成要素存在。因此，维持几乎不含钛的低电阻的p型欧姆电极。
从这些结果可知，形成p型欧姆电极之后，即使在p型欧姆电极上形成n型欧姆电极用的钛层，并进行热处理，也不会对p型欧姆电极的组成造成大的影响。此外可知，利用钛层，可以抑制在p型欧姆电极的表面析出碳。
工业实用性
本发明的半导体装置及其制造方法可以适用于碳化硅半导体装置，特别是，可以适用于功率器件用的碳化硅半导体装置。

Claims (27)

1、一种半导体装置，包括：
具有碳化硅半导体层的碳化硅半导体基板；
设置在前述碳化硅半导体层中、含有p型杂质的p型杂质区；
与前述p型杂质区电连接的p型欧姆电极；
与前述p型杂质区邻接地设置在前述碳化硅半导体层中、含有n型杂质的n型杂质区；和
与前述n型杂质区电连接的n型欧姆电极；
前述p型欧姆电极含有镍、铝、硅和碳的合金，前述n型欧姆电极含有钛、硅和碳的合金。
2、根据权利要求1记载的半导体装置，其特征在于，前述p型欧姆电极具有含镍、铝、硅和碳的合金的p型反应层。
3、根据权利要求2记载的半导体装置，其特征在于，前述p型反应层还包括钛。
4、根据权利要求3记载的半导体装置，其特征在于，前述n型欧姆电极具有包含钛、硅和碳的合金的n型反应层。
5、根据权利要求4记载的半导体装置，其特征在于，前述n型欧姆电极和前述p型欧姆电极分别还含有氮化钛层。
6、根据权利要求5记载的半导体装置，其特征在于在前述n型欧姆电极中，前述氮化钛层的厚度比前述n型反应层的厚度更大。
7、根据权利要求6记载的半导体装置，其特征在于，前述p型欧姆电极的前述反应层与前述p型杂质区相接。
8、根据权利要求7记载的半导体装置，其特征在于，前述n型欧姆电极的前述反应层与前述n型杂质区相接。
9、根据权利要求1～7中任意一项记载的半导体装置，其特征在于，在前述碳化硅半导体层的表面，设置前述n型欧姆电极以便包围前述p型欧姆电极。
10、根据权利要求2记载的半导体装置，其特征在于，前述p型欧姆电极中的前述碳的浓度在前述p型杂质区一侧比前述p型欧姆电极的表面高。
11、根据权利要求4记载的半导体装置，其特征在于，前述n型欧姆电极中的前述碳的浓度在前述n型杂质区一侧比前述n型欧姆电极的表面高。
12、根据权利要求1～11中任意一项记载的半导体装置，还包括：
设置在前述碳化硅半导体层的表面的一部分上、以便与前述n型杂质区相接的沟道层；
设置在前述沟道层上的栅绝缘膜；和
设置在前述栅绝缘膜上的栅电极。
13、根据权利要求1～11中任意一项记载的半导体装置，还包括：在前述碳化硅半导体层中，掺杂p型杂质、以包围前述n型杂质区的方式设置的阱区；
设置在前述阱区上的栅绝缘膜；和
设置在前述栅绝缘膜上的栅电极。
14、根据权利要求1～11中任意一项记载的半导体装置，还包括设置在前述半导体基板的与前述碳化硅半导体层相反侧的面上的另一欧姆电极。
15、一种半导体装置的制造方法；包括：
制备为了使n型杂质区和p型杂质区互相邻接而设置的碳化硅半导体层的工序(a)；
在前述p型杂质区上，形成包含镍层和铝层的叠层膜的工序(b)；
通过对前述叠层膜进行热处理，在前述p型杂质区上形成含有镍、铝、硅和碳的合金的p型欧姆电极的工序(c)；
至少在前述n型杂质区的一部分上形成钛层的工序(d)；和
通过对前述钛层进行热处理，在前述n型杂质区上形成包含钛、硅和碳的合金的n型欧姆电极的工序(e)。
16、根据权利要求15记载的半导体装置的制造方法，其特征在于，前述工序(c)和(e)中的热处理是在850℃以上1050℃以下的温度下进行的。
17、根据权利要求16记载的半导体装置的制造方法，其特征在于，前述工序(c)和(e)中的热处理是在含有氮气或氩气的气氛中进行的。
18、根据权利要求17记载的半导体装置的制造方法，其特征在于，前述工序(b)包括：
在前述碳化硅半导体层上形成露出前述p型杂质区的掩模的工序(b1)；和
在前述p型杂质区和前述掩模上形成前述叠层膜的工序(b2)；
在前述工序(b2)和前述工序(d)之间，包括去除前述掩模上的前述叠层膜的工序(f)。
19、根据权利要求18记载的半导体装置的制造方法，其特征在于，前述工序(d)包括：
在前述碳化硅半导体层上形成具有接触孔的绝缘膜的工序(d1)，其中该接触孔露出前述n型杂质区的一部分和前述p型欧姆电极；
在前述接触孔内的n型杂质区的一部分和前述p型欧姆电极上以及前述绝缘膜上形成前述钛层的工序(d2)；和
在前述工序(d2)以后，去除前述绝缘膜上的前述钛层的至少一部分的工序(g)。
20、根据权利要求18记载的半导体装置的制造方法，其特征在于，在前述工序(f)中，通过湿法蚀刻去除前述叠层膜。
21、根据权利要求18记载的半导体装置的制造方法，其特征在于，在前述工序(f)中，通过干法蚀刻去除前述叠层膜。
22、根据权利要求18记载的半导体装置的制造方法，其特征在于，前述工序(f)通过去除前述掩模，去除前述掩模上的前述叠层膜。
23、根据权利要求19记载的半导体装置的制造方法，其特征在于，在前述工序(g)中，通过湿法蚀刻去除前述钛层。
24、根据权利要求19记载的半导体装置的制造方法，其特征在于，在前述工序(g)中，通过干法蚀刻去除前述钛层。
25、根据权利要求18记载的半导体装置的制造方法，其特征在于，前述掩模是在前述工序(a)中，通过注入杂质离子，在前述碳化硅半导体层中形成前述p型杂质区的掩模。
26、根据权利要求17记载的半导体装置的制造方法，其特征在于，前述工序(e)包括：
通过对前述钛层进行热处理，使前述n型杂质区中的硅和碳与前述钛层的一部分反应，形成钛、硅和碳的合金的工序(e1)；和
通过去除前述钛层中未反应的部分，在前述n型杂质区上形成含有前述合金的n型欧姆电极的工序(e2)。
27、根据权利要求26记载的半导体装置的制造方法，其特征在于，在前述工序(e2)中，通过湿法蚀刻去除前述钛层中与硅和碳未反应的部分。
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