CN101568671A - GaN外延衬底、半导体器件以及制造GaN外延衬底和半导体器件的方法 - Google Patents

GaN外延衬底、半导体器件以及制造GaN外延衬底和半导体器件的方法 Download PDF

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Abstract

提供一种具有提高了的成品率的GaN外延衬底、使用GaN外延衬底的半导体器件以及用于制造该GaN外延衬底和半导体器件的方法。GaN外延衬底制造方法具有：第一GaN层形成步骤，在基础衬底上外延生长第一GaN层；凹陷部形成步骤，在第一GaN层形成步骤之后，在基础衬底的上表面上形成凹陷部；以及第二GaN层形成步骤，在凹陷部形成步骤之后，在第一GaN层上外延生长第二GaN层。因而，抑制了裂纹的产生并提高了成品率。

Description

GaN外延衬底、半导体器件以及制造GaN外延衬底和半导体器件的方法
技术领域
[0001]本发明涉及GaN外延晶片和半导体器件，并且涉及GaN外延晶片和半导体器件的制造方法。
背景技术
[0002]为了在诸如LED的半导体器件的制作中提高发光效率和其他微电子元件特性，通常采用单晶GaN晶片。例如，下面所参考的专利文献1公开了一种生产GaN单晶晶片的方法，该方法通过在诸如蓝宝石的高质材料的衬底上生长ZnO层，随后改变该ZnO层的结晶极性并在其上生长GaN单晶，然后溶解掉ZnO层来生产GaN单晶晶片。
专利文件1：日本未审专利申请公布No.2004-284831
发明内容
本发明要解决的问题
[0003]然而，当采用单晶GaN晶片来试图制作半导体器件时，出现了下列问题。即，在单晶晶片上外延生长层的工艺以及在外延层形成之后切分半导体器件的工艺中，在外延层和单晶晶片中可能会出现裂纹。因而，在采用单晶晶片来制造半导体器件时，经常会发生失效，以致于产品良率势必不高。
[0004]鉴于以上所述，本发明的一个目的是获得设计成提高成品率的GaN外延晶片和利用这样的GaN外延晶片的半导体器件以及这样的GaN外延晶片和半导体器件的制造方法。
解决问题的方法
[0005]为了达到上述目的，本发明的GaN外延晶片其特征在于包括：第一GaN层形成步骤，在衬底上外延生长第一GaN层；凹部形成步骤，在所述第一GaN层形成步骤之后，在衬底的正面中形成凹部；以及第二GaN层形成步骤，在所述凹部形成步骤之后，在第一GaN层上外延生长第二GaN层。
[0006]根据前述制造方法，在衬底上外延生长第一GaN层之后，在衬底的正面中形成凹部，这改变了凹部附近的第一GaN层的生长方向。因为其他区域中的第一GaN层生长方向没有改变，所以出现了生长方向与最初外延生长的第一GaN层所拥有的生长方向不同的区域，产生在第一GaN层内存在具有多个生长方向的区域的状态。当在此之后在具有多个生长方向的第一GaN层上外延生长第二GaN层时，生长方向不同的GaN层生长成不同的晶体，由此制作具有多晶GaN层的GaN外延晶片。
[0007]本发明人经过深入研究发现，利用通过本制造方法所获得的GaN外延晶片来制作半导体器件可以减少以上所述在外延层和晶片中的裂纹的发生，从而能够实现在半导体器件制作中的成品率的提高。
[0008]本发明的GaN外延晶片制造方法可以调整为，在第一GaN层形成步骤之前，具有在衬底的正面上对掩模层进行构图的掩模层形成步骤。
[0009]本发明的GaN外延晶片制造方法还可以调整为，衬底由单层构成。在此情况下，在凹部形成步骤中，在单层衬底上形成凹部。
[0010]可替选地，该方法可以调整为，衬底由多层构成，其中，在凹部形成步骤中，在衬底的最上层上形成凹部。根据这些方面，可以选择作为衬底的材料增多了。因此，可以在较宽范围的生产条件下制作关于本发明的GaN外延晶片。
[0011]本发明的半导体器件制造方法，包括：第一GaN层形成步骤，在衬底上外延生长第一GaN层；凹部形成步骤，在第一GaN层形成步骤之后，在衬底的正面中形成凹部；第二GaN层形成步骤，在凹部形成步骤之后，在第一GaN层上外延生长第二GaN层，以制作GaN外延晶片；以及器件制造步骤，利用GaN外延晶片来制造半导体器件。
[0012]在该情形中，在衬底上生长第一GaN层之后，在衬底的正面中形成凹部，这改变了凹部附近的第一GaN层的生长方向。因为其他区域中的第一GaN层生长方向没有改变，所以出现了生长方向与最初外延生长的第一GaN层的生长方向不同的区域，产生在第一GaN层内存在拥有多个生长方向的区域的状态。用于制作半导体器件、通过此后在具有多个生长方向的第一GaN层上外延生长第二GaN层所获得的GaN外延片可以减少在制作半导体器件中意外发生裂纹，使得能够实现成品率的提高。
[0013]本发明的半导体器件制造方法还可以包括：掩模层形成步骤，在所述第一GaN层形成步骤之前，在衬底的正面上对掩模层进行构图。
[0014]在本发明的半导体器件制造方法中，衬底可以是由单层构成。
[0015]可替选地，本发明的半导体器件制造方法可以调整为，衬底是由多层构成，其中，在凹部形成步骤中，在衬底的最上层上形成凹部。
[0016]此外，本发明的半导体器件制造方法可以调整为，作为器件制造步骤，通过从GaN外延晶片去除衬底而得到的GaN晶片用于制作半导体器件。在半导体器件中不使用衬底减轻了对选择用于衬底的材料的限制，可以采用较宽范围的材料作为衬底。而且，在半导体器件中仅使用了由多晶GaN层压组成的层的事实，使得能够得到优良的器件特性的半导体器件，这可以用于进一步提高成品率。
[0017]本发明的GaN外延晶片其特征在于配置有：衬底，在主表面中具有凹部；以及多晶GaN层，层积在主表面上。在衬底主表面上层压的GaN层是多晶的事实，使得可以将半导体器件制造中的破裂发生最小化，这可以用以进一步提高成品率。
[0018]本发明的GaN外延晶片还可以配置有：掩模层，其设置在衬底与多晶GaN层之间。
[0019]本发明的GaN外延晶片还可以调整为：衬底是由单层构成。
[0020]可替选地，本发明的GaN外延晶片可以调整为：衬底由多层构成，并且其中，衬底的最上层中具有凹部。
[0021]本发明的半导体器件其特征在于具有：衬底，在其主表面中具有凹部；GaN外延晶片，具有层积到主表面上的多晶GaN层；以及半导体层，层积到GaN外延晶片上的多晶GaN层上。因此，在衬底的主表面上层积的GaN层是多晶的事实，使得可以将半导体器件制造中的破裂发生最小化，因而用以进一步提高成品率。
本发明的效果
[0022]本发明使得可以获得用以提高成品率的GaN外延晶片，并且还提供利用GaN外延晶片的半导体器件以及GaN外延晶片和半导体器件的制造方法。
附图说明
[0023]图1A是用于示出关于本发明的实施方式1的GaN外延晶片51的制造方法的示意图。
图1B是用于示出关于本发明的实施方式1的GaN外延晶片51的制造方法的示意图。
图1C是用于示出关于本发明的实施方式1的GaN外延晶片51的制造方法的示意图。
图1D是用于示出关于本发明的实施方式1的GaN外延晶片51的制造方法的示意图。
图2A是示意性示出在对常规示例的单晶GaN晶片50和关于本发明的实施方式1的GaN外延晶片51进行XRD分析时得到的尖峰的示意图。
图2B是示意性示出在对常规示例的单晶GaN晶片50和关于本发明的实施方式1的GaN外延晶片51进行XRD分析时得到的尖峰的示意图。
图3A是用于示出关于本发明的实施方式2的GaN外延晶片52的制造方法的示意图。
图3B是用于示出关于本发明的实施方式2的GaN外延晶片52的制造方法的示意图。
图3C是用于示出关于本发明的实施方式2的GaN外延晶片52的制造方法的示意图。
图3D是用于示出关于本发明的实施方式2的GaN外延晶片52的制造方法的示意图。
图4是示出在关于实施方式2的GaN外延晶片52和关于实施方式4的GaN外延晶片54的本发明的制造方法中使用的、用于对SiO2膜进行构图的图案的示意图。
图5A是用于示出关于本发明的实施方式3的GaN外延晶片53的制造方法的示意图。
图5B是用于示出关于本发明的实施方式3的GaN外延晶片53的制造方法的示意图。
图5C是用于示出关于本发明的实施方式3的GaN外延晶片53的制造方法的示意图。
图5D是用于示出关于本发明的实施方式3的GaN外延晶片53的制造方法的示意图。
图6A是用于示出关于本发明的实施方式4的GaN外延晶片54的制造方法的示意图。
图6B是用于示出关于本发明的实施方式4的GaN外延晶片54的制造方法的示意图。
图6C是用于示出关于本发明的实施方式4的GaN外延晶片54的制造方法的示意图。
图6D是用于示出关于本发明的实施方式4的GaN外延晶片54的制造方法的示意图。
图7是关于本发明的实施方式5的半导体器件110的示意图。
图8A是关于本发明的实施方式6的半导体器件120的示意图。
图8B是关于本发明的实施方式6的半导体器件120的示意图。
图9是关于本发明的实施方式7的半导体器件130的示意图。
图10是关于本发明的实施方式8的半导体器件140的示意图。
图11是关于本发明的实施方式9的半导体器件150的示意图。
图12是示出用于对来自在XRD确定中的GaN晶片的衍射图案进行分析的点的示意图。
图13是在上述分析点中的一个分析点处记录在XRD确定中的XRD图案的示例。
[0024]符号说明
1：GaN晶片
10、20、30A、40A：衬底
51、52、53、54：GaN外延晶片
110：半导体器件(LED)
120：半导体器件(LD)
130：半导体器件(HEMT)
140：半导体器件(肖特基二极管)
150：半导体器件(垂直MIS晶体管)
具体实施方式
[0025]以下，将参照附图对本发明的实施例进行详细说明。应当理解的是，在描述这些图时，相同的附图标记表示相同或等同的元件，并且省略重复说明。
实施方式1
[0026]图1是用于示出关于本发明的实施方式1的GaN外延晶片50的制造方法的示意图。关于本实施方式的GaN外延晶片的制造方法包括：
(1)如图1A和1B中所示，第一GaN层形成步骤，其中，在衬底10上外延生长第一GaN层11；
(2)如图1C中所示，凹部形成步骤，其中，在第一GaN层形成步骤之后，在衬底10的正面中形成凹部10a；以及
(3)如图1C和1D中所示，第二GaN层生长步骤，其中，在凹部形成步骤之后，在通过凹部形成步骤而变形的第一GaN层11a上外延生长第二GaN层12。
下面，将对前面所述的制造工艺步骤中的每一步骤进行详细说明。
[0027]首先，准备图1A中所示的单晶衬底10。对于衬底10，可优选InP、GaAs、GaP、GaN、AIN等材料。这些半导体材料有利于在凹部形成步骤中形成凹部，使得它们完全适合作为关于本实施方式的衬底。
[0028]接着，作为第一GaN层形成步骤，将第一GaN层11外延生长到衬底10上，如图1B所示。对于生长第一GaN层11的方法，例如有诸如氢化物或卤化物气相外延(HVPE)的技术。厚度约为1μm。
[0029]随后，作为凹部形成步骤，在衬底10的正面中形成凹部10a，如图1C中所示。形成凹部的方法可以是，例如，将其上要提供有第一GaN层11的衬底10从生长反应器中取出并且用腐蚀性的NH3等溶液对其进行蚀刻的方法、在生长反应器中利用HCl气体或NH3气体对衬底进行蚀刻的方法或者加热衬底的方法。具体的示例是在800℃的温度下使HCl气体流动来进行蚀刻的方法。这些操作在衬底10的正面中形成凹部10a，如图1C中所示，并且与此同时，第一GaN层自身也通过蚀刻和加热而变成第一GaN层11a，在所述第一GaN层11a中，外延层-尤其是覆盖凹部10a的正面的区域-局部变形。
[0030]如图1D中所示，当将GaN进一步外延生长到第一GaN层11a的正面上时，形成第二GaN层12。作为第二GaN层形成步骤，在图1D中，将第二GaN层12外延生长到第一GaN层11a的正面上。由此，第二GaN层12被形成为多晶层。在图1D中，第一GaN层11a和第二GaN层12中的箭头示意性示出了晶体生长方向。在这样得到的GaN外延晶片中，在衬底10与第一GaN层11a之间会残留凹部10a。
[0031]现在，将与传统单晶GaN晶片相比较来说明以上述方式得到的GaN外延晶片51的晶体结构。图2是示意性示出在对单晶GaN晶片50和关于本发明的实施方式1的GaN外延晶片51的传统示例进行XRD分析时得到的尖峰的示意图。图2A是单晶GaN晶片50的实例，以及图2B是根据实施方式1得到的GaN外延晶片51的实例。在每个图中包括示意性示出晶体晶片的表面的图、通过该图的中心线部分的截面图(带有指示晶体生长方向的箭头)以及x射线光束照射到晶体上时得到的x射线衍射图案的示例。
[0032]假定单晶GaN晶片50是单晶的，则它的生长方向实质上也是单一取向，如图2A中所示(图中的箭头)。当x射线光束L照在晶体的正面上时，光束L被拥有单一取向的生长方向(晶向)的晶面反射，并且因此得到单一的尖峰。然而，在关于实施方式1的GaN外延晶片51的情况中，如图2B中所示，存在晶粒边界(或者另外，像小角度晶粒边界的界面)，并且沿着晶粒边界，晶体生长方向变化。当x射线光束L射在晶粒边界附近的晶体上时，因为光束L被多个(两个)晶面反射，所以所得到的XRD图案中的顶峰***成多个(两个)尖峰。因而，当将x射线光束照射在多晶晶片上时，由于晶体生长方向各不相同，所以看到***的尖峰。
[0033]本发明人发现，如图2B所示，与图2A中所示其中使用GaN单晶来制作器件的情形相比较，利用由特征在于在XRD图案中存在***的尖峰的GaN多晶构成的GaN外延晶片来制作半导体器件使得可以减少在半导体器件制作过程中意外发生破裂，使得能够实现成品率的提高。认为在此背后的引起原因如下所示。
[0034]首先，应变可以被认为是破裂发生的原因。具体而言，当使用单晶GaN晶片作为基底来制作半导体器件时，在该衬底上形成其组成不同于GaN的组成或杂质能级不同GaN的杂质能级的外延层。由于多晶GaN晶片和外延层的晶格常数和热膨胀系数不一致，所以在外延层形成中或者形成之后，在晶片与外延层之间的界面处出现应变。该应变导致发生破裂。
[0035]此外，另一破裂发生的原因被认为是，当在形成外延层之后对外延层进行冷却的过程中，并且此外在外延层的形成背面的后处理期间以及划片工艺中，施加热或机械外力时，易于发生破裂。
[0036]然而，在GaN具有晶粒边界的实例中，与本实施方式一样，晶粒边界被认为是用作缓冲元件(起缓冲作用)。具体而言，认为得到以下现象，例如，当在GaN晶片中产生应变时，在含有大量晶体缺陷的晶粒边界处位错增加，从而减轻应变，或者晶体沿着晶体缺陷滑移，从而减轻应变。因此，认为以本实施方式的方式利用由多晶GaN构成的GaN外延晶片来制作半导体器件，使得可以得到破裂意外发生少且成品率高的器件。
实施方式2
[0037]图3是用于示出关于本发明的实施方式2的GaN外延晶片52的制造方法的示意图。关于本实施方式的GaN外延晶片52的制造方法包括：
(1)如图3A中所示，在衬底20的正面上对掩模层21进行构图的掩模层形成步骤；
(2)如图3B中所示，在其上形成掩模层21的衬底20的正面上外延生长第一GaN层22的第一GaN层形成步骤；
(3)如图3C中所示，在第一GaN层形成步骤之后，在衬底20的正面中形成凹部20a的凹部形成步骤；以及
(4)如图3C和3D中所示，在凹部形成步骤之后，在通过凹部形成步骤而变形的掩模层21a和第一GaN层22a上形成第二GaN层23的第二GaN层生长步骤。
下面，将在与实施方式1作比较的同时对前面所述的制造工艺步骤中的每一步骤进行详细说明。
[0038]与实施方式1相比较而言，关于实施方式2的GaN外延晶片52的制造方法的不同之处在于掩模层形成步骤方面，将掩模层21构图到衬底20的正面上。例如，SiO2膜完全适合作为掩模层21。而且，对掩模层进行构图的方法可以是一般的形成技术。作为具体示例，可以将SiO2膜涂布在整个表面上，之后，如图4中所示，通过执行光刻工艺，用边长5μm的正方形以5μm的间距60a形成矩阵，从而得到掩模层21。
[0039]因而，在衬底20的正面上形成掩模层21的实施方式的情况下，当在衬底20的正面中形成了凹部20a时，如图3C中所示，以与实施方式1相同，凹部20a上的第一GaN层22发生局部变形，这些区域的生长方向改变，导致第一GaN层22a含有晶粒边界。与此同时，随着凹部的形成，掩模层21倾斜，如图3C中所示，变成移位的掩模层21a。在这样形成的掩模层21a上，在生成第二GaN层23的后续步骤中，在不同于初始生长方向的方向上外延生长GaN。因此，可以制备包含作为多晶层的第二GaN层23的GaN外延晶片。
[0040]如上所述，在实施方式2中，与实施方式1相似，可以制备包含多晶GaN层的GaN外延晶片52。那么，利用GaN外延晶片52来制造半导体器件使得要获得的这些器件具有破裂发生最少和高的成品率。
实施方式3
[0041]图5是用于示出关于本发明的实施方式3的GaN外延晶片53的制造方法的示意图。关于本实施方式的GaN外延晶片的制造方法包括：
(1)如图5A和5B中所示，在由具有第一衬底层30和在第一衬底层30的正面上的第二衬底层31的两层构成的衬底30A上的第二衬底层31的正面上外延生长第一GaN层32的第一GaN层形成步骤；
(2)如图5C中所示，在第一GaN层形成步骤之后，在第二衬底层31(衬底的最上层)的正面中形成凹部31a的凹部形成步骤；以及
(3)如图5C和5D中所示，在凹部形成步骤之后，在通过凹部形成步骤而变形了的第一GaN层32a上外延生长第二GaN层33的第二GaN层生长步骤。
下面，将在与实施方式1和实施方式2作比较的同时对前面所述的制造工艺步骤中的每一步骤进行详细说明。
[0042]与实施方式1和实施方式2相比较而言，关于实施方式3的GaN外延晶片53的制造方法的不同之处在于，衬底30A由多层组成。在衬底30A由多层组成的实施方式的情况下，在本实施方式的凹部形成步骤中，作为在衬底的最上层的第二衬底层31中形成凹部。作为第二衬底层31所使用的半导体材料，优选诸如InP、GaAs、GaP、GaN和AlN的有利于在凹部形成步骤中形成凹部的化合物。同样，在本实施方式中，用作第一衬底层30的材料不限于刚才提及的InP、GaAs、GaP、GaN和AlN等；例如，可以使用在蚀刻等工艺下不容易腐蚀的、诸如蓝宝石衬底的材料。在第一衬底层30上形成第二衬底层31的具体技术的示例是下述方法，即，将(0001)c面蓝宝石衬底顶部准备作为第一衬底层30，在其上利用金属有机化学气相沉积(MOCVD)技术生长GaN晶体层以形成第二衬底层31。
[0043]根据刚才所述的实施方式3，可以制备包含多晶GaN层的GaN外延晶片53。因而，利用GaN外延晶片53来制造半导体器件，使得要得到的这些器件能够具有破裂发生最少以及高的成品率。此外，根据本实施方式，衬底30A由多层组成的事实增加了用作衬底30A的材料的选择，从而使得GaN外延晶片53能够在较宽范围的制造条件下来制备。
实施方式4
[0044]图6是用于示出关于本发明的实施方式4的GaN外延晶片54的制造方法的示意图。关于本实施方式的GaN外延晶片54的制造方法包括：
(1)如图6A中所示，在由具有第一衬底层40和在第一衬底层40上的第二衬底层41的两层构成的衬底40A的正面上对掩模层42进行构图的掩模层形成步骤；
(2)如图6B中所示，在其上形成有掩模层42的第二衬底层41的正面上外延生长第一GaN层43的第一GaN层形成步骤；
(3)如图6C中所示，在第一GaN层形成步骤之后，在第二衬底层41(衬底的最上层)的正面中形成凹部41a的凹部形成步骤；以及
(4)如图6C和6D中所示，在凹部形成步骤之后，在通过凹部形成步骤而变形了的第一GaN层43a上外延生长第二GaN层44的第二GaN层生长步骤。
下面，将在与实施方式1到实施方式3作比较的同时对前面所述的制造工艺步骤中的每一步骤进行详细说明。
[0045]关于实施方式4的GaN外延晶片54的制造方法与实施方式3的相似之处在于，衬底40A由多层组成。
此外，与实施方式2相似，本实施方式的特征在于，在第一GaN层生长步骤之前，具有对掩模层42进行构图的掩模层形成步骤。
[0046]根据刚才所述的实施方式4，可以制备包含多晶GaN层的GaN外延晶片54。因而，利用GaN外延晶片54来制造半导体器件，使得要得到的这些器件能够具有破裂发生最少和高的成品率。此外，根据本实施方式，衬底40A由多层组成的事实增加了用作衬底40A的材料的选择，使得GaN外延晶片54能够在较宽范围的制造条件下制备。
[0047]可以在不修改的情况下使用根据实施方式1到实施方式4而得到的GaN外延晶片51至54来制造半导体器件。可替选地，根据需要，可以将由第一GaN层和第二GaN层构成的层压部分与衬底10、20、30A或40A分离，并且在半导体器件制造时用作多晶GaN晶片。当将通过使衬底10、20、30A或40A与GaN外延晶片51至54分离而得到的晶片用作GaN晶片时，因为半导体器件只提供有由GaN组成的层，所以能够制备具有高性能的器件。
[0048]在关于本发明的下列半导体器件实施方式中，将说明通过使衬底10、20、30A或40A与根据实施方式1到实施方式4得到的GaN外延晶片51至54分离而得到的利用多晶GaN晶片1来制作半导体器件。
实施方式5
[0049]图7是关于本发明的实施方式5的半导体器件110的示意图。如图7中所示，关于本实施方式的半导体器件110包括：半导体层压结构，其中，在GaN晶片1的正面上，依次形成n型GaN层201、n型AlGaN层202、发光层203、p型AlGaN层204和p型GaN层205；在p型GaN层206的正面上的p电极251；以及在GaN晶片1的背面上的n电极252。该半导体器件110用作发光二极管(LED)。
[0050]发光层203可以是多量子阱(MQW)结构-例如，其中GaN层与In0.2Ga0.8N层的双层结构被多层排列。
[0051]例如，通过下列方法来制作本实施方式的半导体器件110。首先，对于器件制造步骤，在GaN晶片1的正面上通过MOCVD依次形成n型GaN层201、n型AlGaN层202、发光层203、p型AlGaN层204和p型GaN层205。随后，在p型GaN层205的正面上形成100nm厚的p电极251。此外，在GaN晶片1的背面上形成n电极252，由此得到LED——即，半导体器件110。
[0052]根据刚才所述的实施方式5，利用包含多晶GaN层的GaN外延晶片来制作半导体器件，使得可以制备破裂发生最少和成品率高的半导体器件(LED)。
实施方式6
[0053]图8是关于本发明的实施方式6的半导体器件120的示意图。如图8中所示，关于本实施方式的半导体器件120包括：半导体层压结构，其中，在GaN晶片1的正面上，依次形成n型GaN缓冲层206、n型AlGaN覆层207、n型GaN光波导层208、有源层209、未掺杂的InGaN劣化防止层210、p型AlGaN间隙层(gap layer)211、p型GaN光波导层212、p型AlGaN覆层213和p型GaN接触层214；以及此外，在p型GaN接触层214的正面上的p电极251和在GaN晶片的背面上的n电极252。该半导体器件120用作激光二极管(LD)。
[0054]例如，通过下列方法来制作本实施方式的半导体器件120。首先，对于器件制造步骤，如图8A中所示，在GaN晶片1的正面上通过MOCVD依次形成n型GaN缓冲层206、n型AlGaN覆层207、n型GaN光波导层208、有源层209、未掺杂的AlGaN劣化防止层210、p型AlGaN间隙层211、p型GaN光波导层212、p型AlGaN覆层213和p型GaN接触层214。接着，通过CVD法在p型GaN接触层214的整个正面上形成SiO2膜，并且然后通过光刻法对其构图。接着，如图8B中所示，通过在厚度方向上对p型AlGaN覆层213蚀刻到预定深度，形成背脊215。之后，清除掉SiO2膜，然后在整个晶片表面形成SiO2绝缘膜216。接着，通过形成抗蚀剂图案以及通过蚀刻，仅在p型GaN接触层的上表面上形成p电极251。之后，在背面形成n电极252得到LD-即，半导体器件120。
[0055]这里，形成SiO2膜可以采用诸如真空沉积或溅射法的方法，而蚀刻SiO2膜可以通过使用含氟的蚀刻剂气体的RIE技术。
[0056]根据刚才所述的实施方式6，利用包含多晶GaN层的GaN外延晶片来制作半导体器件120，使得可以制备破裂发生最少和成品率高的半导体器件(LD)120。
实施方式7
[0057]图9是关于本发明的实施方式7的半导体器件130的示意图。如图9中所示，关于本实施方式的半导体器件130包括：在GaN晶片1的正面上依次形成的i型GaN层221a和i型AlGaN层221b，作为至少单层III族氮化物半导体层221；以及此外，在i型AlGaN层221b的正面上的源极电极253、栅极电极254和漏极电极255。该半导体器件130用作高电子迁移率晶体管(HEMT)。
[0058]例如，通过以下方法来制造本实施方式的半导体器件130。对于器件制造步骤，如图9中所示，在GaN晶片1的正面上生长i型GaN层221a和i型AlGaN层221b，之后，通过光刻和剥离工艺在i型AlGaN层221b上形成源极电极253和漏极电极255，随后进一步形成栅极电极254，得到HEMT-即，半导体器件130。
[0059]根据刚才所述的实施方式7，利用包含多晶GaN层的GaN外延晶片来制作半导体器件130，使得可以制备其中破裂发生最少并且成品率高的半导体器件(HEMT)130。
实施方式8
[0060]图10是关于本发明的实施方式8的半导体器件140的示意图。如图10中所示，关于本实施方式的半导体器件140包括：在GaN晶片1的正面上的作为至少单层III族氮化物半导体层的n-型GaN层221，以及设置有GaN晶片1的背面上的欧姆电极256。另外，在n-型GaN层221的正面上设置肖特基电极257。该半导体器件140用作肖特基二极管。
[0061]例如，通过下列方法来制作本实施方式的半导体器件140。对于器件制造步骤，如图10中所示，在GaN晶片1上通过MOCVD生长n-型GaN层221。接着，在GaN晶片1的整个背面上形成欧姆电极256。此外，通过光刻和剥离工艺在n-型GaN层上形成肖特基电极257。通过以上步骤，得到肖特基二极管-即，半导体器件140。
[0062]根据刚才所述的实施方式8，利用包含多晶GaN层的GaN外延晶片来制作半导体器件140，使得可以制备其中破裂发生最少以及成品率高的半导体器件(肖特基二极管)140。
实施方式9
[0063]图11是关于本发明的实施方式9的半导体器件150的示意图。如图11中所示，在关于本实施方式的半导体器件150中，n-型GaN层221c在GaN晶片1的正面上被形成为至少单层III族氮化物半导体层221，以及p型GaN层221d和n+型GaN层221e形成占据n-型GaN层的上表面的一部分的区域中。另外设置的是：在GaN晶片1的背面上的漏极电极255、在n-型GaN层221c的正面上的栅极电极254以及在n+型GaN层221e的正面上的源极电极253。该半导体器件150用作垂直型金属-绝缘体-半导体(MIS)晶体管。
[0064]例如，通过下列方法来制作本实施方式的半导体器件150。对于器件制造步骤，如图11中所示，在GaN晶片1的正面上通过MOCVD生长n-型GaN层221c。随后，通过选择离子注入，在占据n-型GaN层的上表面的一部分的区域中依次形成p型GaN层221d和n+型GaN层221e。接着，使用SiO2膜以保护n-型GaN层221c，然后对其进行退火以激活所注入的离子。通过等离子体增强化学气相沉积(P-CVD)，形成SiO2膜，作为垂直型MIS的绝缘膜；然后，通过光刻工艺和使用缓冲氢氟酸的选择蚀刻工艺，蚀刻前述垂直型MIS绝缘膜的一部分，并且通过剥离工艺，在n+型GaN层221e的正面上形成源极电极253。接着，通过光刻和剥离工艺，在垂直型MIS绝缘膜上形成栅极电极254。另外，在GaN晶片1的整个背面上形成漏极电极255，得到垂直型MIS晶体管-即，半导体器件150。
[0065]根据刚才所述的实施方式9，利用包含多晶GaN层的GaN外延晶片来制作半导体器件150，使得可以制备其中破裂发生最少及成品率高的半导体器件(垂直型MIS晶体管)150。
实施例
[0066]下面，在以基于关于本发明的半导体器件的制造方法所制造的GaN外延晶片和半导体器件作为实施例示例、以及以采用常规单晶GaN晶片所制作的半导体器件作为比较示例的情况下，对本发明做出进一步详细说明，然而，本发明不限于以下实施例示例。
实施例示例和比较示例中所使用的晶片的制备
实施例1至50和实施例A至E中所使用的GaN晶片的制备
[0067]制作上述实施方式4的方法中所使用的GaN外延晶片。首先，利用MOCVD，在2.5英寸(实施例1至50)以及3英寸(实施例A至E)(0001)c面蓝宝石晶片上生长3μm的GaN晶体层(对应于第一GaN层)(对应于第一GaN层形成步骤)。之后，将其上已经生长GaN晶体层的蓝宝石晶片从反应器中取出，以及在GaN晶体层上层积SiO2膜，并且利用具有5μm大小的窗口和5μm线宽的格子状图案(图4中所示的掩模图案60的照相负片)，通过光刻工艺对其构图。在这之后，使用HVPE在1000℃下执行GaN晶体生长以在SiO2膜上生长约1μm厚度。当支撑生长的晶片被取出并被检验时，部分地生长了GaN晶体，其中，可以在局部观察到未生长GaN晶体的区域。将晶片再次***到HVPE反应器中，在该反应器中，通过在800℃下流过HCl气体来蚀刻晶片(对应于凹部形成步骤)，并且然后，将晶片从反应器中取出并且进行SEM观察，晶片上的初始GaN晶体和生长的GaN晶体中的一部分被蚀刻掉，并且还观察到倾斜的GaN晶体。再次将晶片***到HVPE反应器中，在该反应器中，在1000℃下，在晶片上生长厚度约为300μm的GaN晶体(对应于第二GaN层形成步骤)，之后，将晶片从HVPE反应器中取出。上述步骤产生了GaN外延晶片。
[0068]随后，在GaN外延晶片之中，从它们的蓝宝石衬底切下由GaN多晶构成的层的一部分，以产生多晶GaN晶片。
XRD分析
[0069]记录通过上述方法得到的多晶GaN晶片的XRD图案，并且确定了晶体的尖峰***的位置数目和尖峰的数目。
[0070]将利用图12来具体阐述确定XRD图案的方法。使用双晶x射线衍射仪作为分析器，并且对于分析参数，狭缝尺寸设为500μm长×200μm宽，x射线光束入射取向设为沿<11-20>方向，并且衍射平面设为(0004)面。图12是示出对来自GaN晶片的衍射图案进行分析的点的示意图。因而，从GaN晶片的中心，沿<11-20>方向和<1-100>方向，以10mm的间隔建立分析点。确定这些点的衍射图案，并且找出在每个分析点处存在的***和尖峰的数目。
[0071]图13是在分析点中的一个分析点处所记录的衍射图案的示例。因而，根据在每个分析点处记录的衍射图案而得到的13个地方的***的存在和尖峰的数目，通过下列程序可以求出***尖峰平均数。首先，将出现尖峰***处的分析点(尖峰数为2或更多的点)的数目设为n处(n为1至13的整数)，并且将出现尖峰***处的分析点处的尖峰数分别设为a1至an，然后，通过下列通用公式(1)求出数目：
***尖峰平均数＝(a1+...an)/n    (1)
作为***尖峰平均数。
[0072]对于多个多晶GaN晶片求出上述数值，以区分要在实施例1至50中所使用的晶片。利用实施例1至50的多晶GaN晶片(每个实施例用10个晶片，总计500个晶片)，基于下列半导体器件制造方法中的每一种方法来制作半导体器件。
[0073]作为实施例A至E的半导体器件中所使用的晶片，准备50个3英寸大小、其尖峰***发生处为1处(n＝1)以及其尖峰***发生处的尖峰***数为2(***尖峰平均数为2)的多晶GaN晶片。利用这些晶片，基于下列半导体器件制造方法中的每一种方法来制作半导体器件。
用于比较示例1至5和比较示例A至E的单晶GaN晶片
[0074]2.5英寸大小、400μm厚的单晶GaN晶片被用于比较示例1至5，并且3英寸大小、400μm厚的单晶GaN晶片被用于比较示例A至E。对这些单晶GaN晶片进行x射线分析，从而以实施例中所使用的多晶GaN晶片相同的方式来确定它们的衍射图案，此处，在任何分析点中都没有发生尖峰***。
半导体器件测试方法
1.裂纹测试
[0075]在微分干涉显微镜下，对分给各个实施例/比较示例的晶片进行观察，以检验裂纹的存在。观察区为每个晶片的除外周5mm以外的整个表面，并且透镜的观察倍率被设定为20X。在发现了裂纹的情况下，如果存在30个或更多100μm或更长长度的裂纹，则该晶片被认为是“有裂纹”并且被断定为不合格，并且不使其进入后续阶段。
[0076]在制造每个半导体器件的步骤中，进行两次裂纹测试。第一次是在晶片上生长了半导体层之后(在表格I至X中示出了结果，记为“破裂@外延”)，而第二次是在执行了包括在晶片的背面上形成电极的工艺之后(在表格I至X中记为“破裂@背面研磨”)。在表格I至X中示出了结果，给出了被断定为没有裂纹的晶片(合格晶片)的数目。
2.器件测试
[0077]与在半导体器件的制造步骤中制作的每个半导体器件的器件特性相关的评估如下。首先，为了表征与每个半导体器件的比较示例相对应的包含单晶GaN晶片的半导体器件的器件特性，在各情况下确定，以及计算出它们的平均值和σ：对于LED为发光强度、对于LD为发射激光的寿命、对于HEMT、肖特基二极管和垂直型MIS晶体管为导通电阻，并且。基于此，实施例的每个半导体器件的器件特性都被表征出来，并且具有超过比较示例的器件特性的值[平均值-σ]的结果的那些被认为是合格的。对于比较示例中所含的器件也是同样的，具有在用于比较示例的器件特性的值[平均值-σ]范围内的结果的那些器件被认为是合格的。
[0078]在从上述测试中得到的数值之中，使用两次裂纹测试中的合格晶片的数目(表格I至X中的“破裂@背面研磨”处给出的数目)和器件性能测试结果(合格芯片的比例)，使用下列通用公式(2)来计算总成品率。
总成品率＝破裂测试中合格的晶片数目×器件性能合格芯片的比例÷10(2)
[0079]利用上述方法，对下列半导体器件实施例和比较示例进行测试。下面示出半导体器件的制造方法的细节和测试结果。
实施例1至10；比较示例1
[0080]实施例1至10和比较示例1是作为关于本发明的实施方式5的半导体器件110的LED。制造方法和测试方法如下。
[0081]通过MOCVD，在2.5英寸大小、400μm厚的多晶GaN晶片(在比较示例1中，使用单晶GaN晶片)上，依次外延生长5μm厚的n型GaN层、3nm厚的In0.2Ga0.8N层、60nm厚的Al0.2Ga0.8N层和150nm厚的p型GaN层。
[0082]通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试裂纹的存在(第一次测试)。
[0083]此外，在p型GaN层的上表面上形成100nm厚的p电极。接着，为了便于将晶片切分成芯片，将p型GaN层的表面粘附到抛光支座，然后进行采用包含30μm平均颗粒直径的SiC研磨剂的浆体的抛光工艺，以使多晶GaN晶片(或单晶GaN晶片)的厚度从400μm减至100μm。
[0084]之后，当将晶片切分成单个芯片时，在多晶GaN晶片(以及单晶GaN晶片)的背面上的、将成为中央部分的位置中形成80μm直径×100nm厚度的n电极，并且通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试裂纹的存在(第二次测试)。随后，将半导体切分成400μm×400μm的各个芯片。通过以上方法，制作了关于实施例1至10和比较示例1的LED，之后，测试器件性能。结果示出在表格I中。
[0085]
表格1
Figure A20088000135600261
[0086]如表格I中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例1至10)，与利用单晶GaN晶片制作的半导体器件(比较示例1)相比较，“破裂@外延”和“破裂@背面研磨”晶片数目(合格晶片数目)都增加了，其中认为裂纹的出现被控制到最小。多晶GaN晶片中的尖峰***处的数目n越大，控制破裂的效果越高，并且由于破裂而造成的不合格品也少了。此外，同样地，对于其中考虑了器件性能评估的半导体器件成品率，实施例1至10中的每一个的成品率都高于比较示例1的成品率。
实施例A；比较示例A
[0087]除使用3英寸大小的晶体作为多晶GaN晶片和单晶GaN晶片这一点以外，通过与实施例1至10和比较示例1的方法相同的方法来制作实施例A和比较示例A的LED，并且评估器件性能。结果示出在表格II中。
[0088]
表格II
Figure A20088000135600271
[0089]
如表格II中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例A)，与利用单晶GaN晶片制作(比较示例A)的半导体器件相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。因此，证实了由多晶GaN晶片产生的裂纹抑制效果并不取决于晶片大小。
实施例11至20；比较示例2
[0090]实施例11至20和比较示例2是关于本发明的实施方式6的半导体器件120。制造方法和测试方法如下。
[0091]首先，通过MOCVD，在2英寸大小、400μm厚的多晶GaN晶片(在比较示例2中，使用单晶GaN晶片)上，依次外延生长作为至少单层III族氮化物半导体层的：0.05μm厚的Si掺杂n型GaN缓冲层；1.0μm厚的Si掺杂n型Al0.08Ga0.92N覆层；其中具有0.1μm厚的Si掺杂n型GaN光波导层、3nm厚的未掺杂In0.15Ga0.85N层和6nm厚的In0.03Ga0.97N层被重复5次的多量子阱结构的有源层；0.01μm厚的未掺杂Al0.2Ga0.8N劣化防止层；10nm厚的镁(Mg)掺杂p型Al0.2Ga0.8N间隙层；0.1μm厚的Mg掺杂p型GaN光波导层；0.3μm厚的Mg掺杂p型Al0.08Ga0.92N覆层；以及Mg掺杂p型GaN接触层。之后，将多晶GaN晶片(或单晶GaN晶片)从MOCVD反应器中取出。
[0092]通过在微分干涉显微镜下的观察，测试这些外延晶片有无裂纹(第一次测试)并进行筛选。
[0093]随后，通过CVD在整个p型GaN接触层上形成0.1μm厚的SiO2膜，然后，在该SiO2膜上，通过光刻法形成与背脊部的形状相对应的图案。
[0094]接着，将该SiO2膜作为掩模，通过利用RIE法，在厚度方向上对p型AlGaN覆层蚀刻预定厚度，形成在<1-100>方向上延伸的背脊。该背脊的宽度为2μm。采用氯基气体作为RIE蚀刻剂气体。
[0095]接着，通过蚀刻而将用作蚀刻掩模的SiO2膜去除，然后，利用CVD在整个晶片上沉积0.3μm厚的SiO2绝缘膜。随后，通过光刻法，覆盖除用于形成p电极的区域以外的区域中的绝缘膜的表面而形成抗蚀剂图案。接着，将该抗蚀剂图案作为掩模，通过蚀刻绝缘膜来形成开口。
[0096]随后，使抗蚀剂图案保留完整，在整个晶片上，通过真空沉积来形成p电极，之后，与在抗蚀剂图案上形成的p电极材料一起去除抗蚀剂，以仅在p型GaN接触层上形成p电极。为了便于将晶片切分成芯片，将p型GaN层的表面粘附到抛光支座，然后进行采用包含30μm平均颗粒直径的SiC研磨剂的浆体的抛光工艺，以使GaN晶片的厚度从400μm减至100μm。
[0097]接着，在多晶GaN晶片(以及单晶GaN晶片)的背面上形成n电极。之后，通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试有无裂纹(第二次测试)。
[0098]之后，沿着电子元件区的轮廓线，在其上已经如上所述地形成了激光器结构的多晶GaN晶片上进行划片，以将它们处理成激光器条并且形成两个腔端面。接着，在腔端面上进行端面涂布，之后，再次对激光条进行划片和解理，从而使它们制成芯片。通过上述方法，制作关于实施例11至20和比较示例2的LD，之后测试器件性能。结果示出在表格III中。
[0099]
表格III
Figure A20088000135600291
[0100]如表格III中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例11至20)，与利用单晶GaN晶片制作的半导体器件(比较示例2)相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。多晶GaN晶片中的尖峰***处的数目n越大，控制破裂的效果越好，并且由于破裂而造成的不合格品也少了。此外，同样地，对于其中考虑了器件性能评估的半导体器件成品率，实施例11至20中的每一个的成品率都高于比较示例2的成品率。
实施例B；比较示例B
[0101]除使用3英寸大小的晶体作为多晶GaN晶片/单晶GaN晶片以外，通过与实施例11至20和比较示例2的方法相同的方法来制作实施例B和比较示例B的LD，并且评估器件性能。结果示出在表格IV中。
[0102]
表格IV
Figure A20088000135600301
[0103]如表格IV中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例B)，与利用单晶GaN晶片制作(比较示例B)的半导体器件相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。因此，证实了由多晶GaN晶片产生的裂纹抑制效果并不取决于晶片大小。
实施例21至30；比较示例3
[0104]实施例21至30和比较示例3是作为关于本发明的实施方式7的半导体器件130的HEMT。制造方法和测试方法如下。
[0105]通过MOCVD，在2英寸大小、400μm厚的多晶GaN晶片(在比较示例3中，使用单晶GaN晶片)上，生长3μm厚的i型GaN层和30nm厚的i型Al0.15Ga0.85N层，作为至少单层III族氮化物半导体层。
[0106]通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试有无裂纹(第一次测试)。
[0107]接着，通过光刻工艺和剥离工艺，在i型Al0.15Ga0.85N层上形成各个Ti层(50nm厚)/Al层(100nm厚)/Ti层(20nm厚)/Au层(200nm厚)复合层，通过在800℃下将这些层加热30秒以对它们进行合金作为源极电极和漏极电极。此外，形成300nm厚的Au层作为栅极电极。栅极长度为2μm，且栅极宽度为150μm。
[0108]为了便于将晶片切分成芯片，将p型GaN层的表面粘附到抛光支座，然后进行采用包含30μm平均颗粒直径的SiC研磨剂的浆体的抛光工艺，以使多晶GaN晶片(以及单晶GaN晶片)的厚度从400μm减至100μm。通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试有无裂纹(第二次测试)。
[0109]随后，将由上述的多晶GaN晶片(以及单晶GaN晶片)和III族氮化物层构成的半导体切分成400μm×400μm的单个芯片。通过以上方法，制作了关于实施例21至30和比较示例3的HEMT，之后测试器件性能。结果示出在表格V中。
[0110]
表格V
Figure A20088000135600321
[0111]如表格V中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例21至30)，与利用单晶GaN晶片制作的半导体器件(比较示例3)相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。多晶GaN晶片中的尖峰***处的数目n越大，控制破裂的效果越好，并且由于破裂而造成的不合格品也少了。而且，同样地，对于其中考虑了器件性能评估的半导体器件成品率，实施例21至30中的每一个的成品率都高于比较示例3的成品率。
实施例C；比较示例C
[0112]除使用3英寸大小的晶体作为多晶GaN晶片/单晶GaN晶片以外，通过与实施例21至30和比较示例3的方法相同的方法来制作实施例C和比较示例C的HEMT，并且评估器件性能。结果示出在表格VI中。
[0113]
表格VI
[0114]
如表格VI中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例C)，与利用单晶GaN晶片制作的半导体器件(比较示例C)相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。因此，证实了由多晶GaN晶片产生的裂纹抑制效果并不取决于晶片大小。
实施例31至40；比较示例4
[0115]实施例31至40和比较示例4是作为关于本发明的实施方式8的半导体器件140的肖特基二极管。制造方法和测试方法如下。
[0116]通过MOCVD，在2英寸大小、400μm厚的多晶GaN晶片(在比较示例4中，使用单晶GaN晶片)上，生长5μm厚的n型GaN层(其电子密度为1×1016cm-3)作为至少单层III族氮化物半导体层。通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试有无裂纹(第一次测试)。
[0117]接着，形成Ti层(50nm厚)/Al层(100nm厚)/Ti层(20nm厚)/Au层(200nm厚)复合层，通过在800℃下将这些层加热30秒以对它们进行合金作为在多晶GaN晶片(以及单晶GaN晶片)的整个背面上的欧姆电极。此外，通过光刻工艺和剥离工艺，在n-型GaN层上形成直径200μm×厚度300nm的Au层作为肖特基电极。
[0118]为了便于将晶片切分成芯片，将p型GaN层的表面粘附到抛光支座，然后进行采用包含30μm平均颗粒直径的SiC研磨剂的浆体的抛光工艺，以使多晶GaN晶片(以及单晶GaN晶片)的厚度从400μm减至100μm。通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试有无裂纹(第二次测试)。
[0119]随后，将由上述的多晶GaN晶片(以及单晶GaN晶片)和III族氮化物层构成的半导体切分成400μm×400μm的各个芯片。通过以上方法，制作了关于实施例31至40和比较示例4的肖特基二极管，之后测试器件性能。结果示出在表格VII中。
[0120]
表格VII
Figure A20088000135600341
[0121]如表格VII中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例31至40)，与利用单晶GaN晶片制作的半导体器件(比较示例4)相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。多晶GaN晶片中的尖峰***处的数目n越大，控制破裂的效果越好，并且由于破裂而造成的不合格品也少了。而且，同样地，对于其中考虑了器件性能评估的半导体器件成品率，实施例31至40中的每一个的成品率都高于比较示例4的成品率。
实施例D；比较示例D
[0122]除使用3英寸大小的晶体作为多晶GaN晶片/单晶GaN晶片以外，通过与实施例31至40和比较示例4的方法相同的方法来制作实施例D和比较示例D的肖特基二极管，并且评估器件性能。结果示出在表格VIII中。
[0123]
表格VIII
Figure A20088000135600351
[0124]如表格VIII中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例D)，与利用单晶GaN晶片制作(比较示例D)的半导体器件相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。因此，证实了由多晶GaN晶片产生的裂纹抑制效果并不取决于晶片大小。
实施例41至50；比较示例5
[0125]实施例41至50和比较示例5是作为关于本发明的实施方式9的半导体器件150的垂直型MIS晶体管。制造方法和测试方法如下。
[0126]通过MOCVD，在2英寸大小、400μm厚的多晶GaN晶片(在比较示例5中，使用单晶GaN晶片)上，生长5μm厚的n-型GaN层(其电子密度为1×1016cm-3)作为至少单层III族氮化物半导体层。通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试有无裂纹(第一次测试)。
[0127]接着，通过选择离子注入，形成p型GaN层和n+型GaN层。这里，通过Mg-离子注入形成p型GaN层，而通过Si离子注入形成n+型GaN层。接着，在III族氮化物上形成300nm厚的SiO2膜，作为保护膜，之后，在1250℃下退火30秒，以激活注入的离子。随后，用氢氟酸剥除上述的保护膜，然后通过等离子体增强化学汽相沉积(P-CVD)形成50nm厚的SiO2膜，作为MIS绝缘膜。
[0128]接着，通过光刻工艺和使用氢氟酸的选择蚀刻工艺，蚀刻上述MIS绝缘膜的一部分，并且通过剥离工艺，在蚀刻区域上，形成Ti层(50nm厚)/Al层(100nm厚)/Ti层(20nm厚)/Au层(200nm厚)的复合层，通过在800℃下加热30秒以对这些层进行合金作为源极电极。随后，通过光刻工艺和剥离工艺，在MIS绝缘膜上形成300nm厚的Al层作为栅极电极，从而生成MIS结构。
[0129]为了便于将晶片切分成芯片，将p型GaN层的表面粘附到抛光支座，然后进行采用包含30μm平均颗粒直径的SiC研磨剂的浆体的抛光工艺，以使多晶GaN晶片(以及单晶GaN晶片)的厚度从400μm减至100μm。通过在微分干涉显微镜下的观察来对外延晶片进行筛选，以测试有无裂纹(第二次测试)。
[0130]接着，将由上述的多晶GaN晶片(以及单晶GaN晶片)和III族氮化物层构成的半导体切分成400μm×400μm的各个芯片。在每一个切分的芯片的多晶GaN晶片(单晶GaN晶片)的整个背面上，形成Ti层(50nm厚)/Al层(100nm厚)/Ti层(20nm厚)/Au层(200nm厚)的复合层，通过加热30秒以对这些层进行合金作为源极电极。通过以上方法，制作了关于实施例41至50和比较示例5的垂直型MIS晶体管，之后测试器件性能。结果示出在表格IX中。
[0131]
表格IX
Figure A20088000135600371
[0132]如表格IX中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例41至50)，与利用单晶GaN晶片制作的半导体器件(比较示例5)相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。多晶GaN晶片中的尖峰***处的数目n越大，控制破裂的效果越好，并且由于破裂而造成的不合格品也少了。此外，同样地，对于其中考虑了器件性能评估的半导体器件成品率，实施例41至50中的每一个的成品率都高于比较示例5的成品率。
实施例E；比较示例E
[0133]除使用3英寸大小的晶体作为多晶GaN晶片/单晶GaN晶片以外，通过与实施例41至50和比较示例5的方法相同的方法来制作实施例E和比较示例E的垂直型MIS晶体管，并且评估器件性能。结果示出在表格X中。
[0134]
表格X
Figure A20088000135600381
[0135]如表格X中显而易见的，对于利用多晶GaN晶片制作的半导体器件(实施例E)，与利用单晶GaN晶片制作的半导体器件(比较示例E)相比较，“破裂@外延”和“破裂@背面研磨”晶片数(合格晶片数)增加，其中认为裂纹的出现被控制到最小。因此，证实了由多晶GaN晶片产生的裂纹抑制效果并不取决于晶片大小。

Claims (14)

1.一种GaN外延晶片制造方法，包括：
第一GaN层形成步骤，其中，在衬底之上外延生长第一GaN层；
凹部形成步骤，其中，在所述第一GaN层形成步骤之后，在所述衬底的正面中形成凹部；以及
第二GaN层形成步骤，其中，在所述凹部形成步骤之后，在所述第一GaN层之上外延生长第二GaN层。
2.如权利要求1所述的GaN外延晶片制造方法，包括掩模层形成步骤，其中，在所述第一GaN层形成步骤之前，在所述衬底的正面之上对掩模层进行构图。
3.如权利要求1或2所述的GaN外延晶片制造方法，其中，
所述衬底由单层构成。
4.如权利要求1或2所述的GaN外延晶片制造方法，其中，
所述衬底由多层构成；以及
在所述凹部形成步骤中，在所述衬底的最上层上形成凹部。
5.一种半导体器件制造方法，包括：
第一GaN层形成步骤，其中，在衬底之上外延生长第一GaN层；
凹部形成步骤，其中，在所述第一GaN层形成步骤之后，在所述衬底的正面中形成凹部；
第二GaN层形成步骤，其中，在所述凹部形成步骤之后，在所述第一GaN层之上外延生长第二GaN层，以制作GaN外延晶片；以及
器件制造步骤，其中，利用所述GaN外延晶片来制造半导体器件。
6.如权利要求5所述的半导体器件制造方法，包括掩模层形成步骤，其中，在所述第一GaN层形成步骤之前，在所述衬底的正面之上对掩模层进行构图。
7.如权利要求5或6所述的半导体器件制造方法，其中，
所述衬底由单层构成。
8.如权利要求5或6所述的半导体器件制造方法，其中，
所述衬底由多层构成；以及
在所述凹部形成步骤中，在所述衬底的最上层上形成凹部。
9.如权利要求5至8中的任意一项所述的半导体器件制造方法，其中，
在所述器件制造步骤中，利用通过从所述GaN外延晶片去除所述衬底而得到的GaN晶片来制作所述半导体器件。
10.一种GaN外延晶片，其具有：
在主表面中具有凹部的衬底；以及
层积在所述主表面之上的多晶GaN层。
11.如权利要求10所述的GaN外延晶片，包括设置在所述衬底与所述多晶GaN层之间的掩模层。
12.如权利要求10或11所述的GaN外延晶片，其中，
所述衬底由单层构成。
13.如权利要求10或11所述的GaN外延晶片，其中，
所述衬底由多层构成；并且
所述衬底的最上层具有所述凹部。
14.一种半导体器件，其特征在于该半导体器件具有：
衬底，该衬底在其主表面中具有凹部；
GaN外延晶片，该GaN外延晶片具有层积在所述主表面之上的多晶GaN层；以及
半导体层，该半导体层层积在位于所述GaN外延晶片上的所述多晶GaN层之上。
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