CN101548328B - 用于捕获串行输入数据的设备和方法 - Google Patents

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Abstract

一种串行输入处理设备提供在命令译码器以高频率执行命令解释时如何捕获串行数据且无单个位的损失。使用多个时钟，锁存预定序列的串行位的单个字节并且临时存储位流。在传送字节信息到指定地址寄存器以寄存地址之前执行临时存储。通过在时钟前沿锁存串行输入的所有位流，执行地址寄存和数据寄存。当处于高频操作中(例如，1GHz或者1ns周期时间)，由于命令位流解释和下一个位数据流之间的足够的时间容限，则不需要附加的寄存器用来在命令解释期间存储位数据。

Description

用于捕获串行输入数据的设备和方法
相关申请
本申请要求2006年12月6日提交的美国专利申请11/567551的优先权的权益。
技术领域
本发明总地涉及数据处理设备和方法。更具体地，本发明涉及用于处理和捕获串行输入数据的设备和方法。
背景技术
当前消费电子装置使用存储器装置。例如，诸如数码照相机、便携式数字助理、便携式音频/视频播放器和移动终端的移动电子装置一直以来要求大容量存储器，优选的是具有不断增加容量和速度能力的非易失性存储器。由于在没有电力的情况下保持数据，因此优先选择非易失性存储器和硬盘驱动器，从而延长了电池寿命。
虽然，现有存储器装置对于许多目前的消费电子装置以足够速度操作，但是这样的存储器装置用于要求高数据速率的未来电子装置和其他装置中可能并不足够。例如，记录高分辨率移动图像的移动多媒体装置可能要求存储模块比使用当前存储器技术的存储器模块具有更大的编程吞吐量。虽然这样的解决方案看起来简单，但是以这样的高频率，信号质量存在问题，这在存储器的操作频率上设定了实际的限制。存储器使用一组并行输入/输出（I/O）引脚和其它部件通信，引脚的数量依赖于所期望的配置。I/O引脚接收命令指令和输入数据并且提供输出数据。这公知为并行接口。例如，高速操作可以导致诸如串扰、信号扭曲和信号衰减的通信退化效应，从而降低信号质量。
为了在***板上实现较高密度和较快速操作的结合，存在两种设计技术：串行互连配置和诸如多点的并行互连配置。这些设计技术可以被用来克服决定硬盘与存储器***之间存储交换的成本和操作效率的密度问题。但是，多点相对于存储器***的串行互连具有缺陷。例如，如果多点存储器***的数量增加，结果每一引脚的负载效应、延迟时间也增加，使得通过由存储器装置的线电阻-电容负载和引脚电容量引发的多点连接削弱了多点***的总性能。诸如存储器装置的装置中的串行链路可以使用单引脚输入来串行接收所有的地址、命令和数据。串行链路可以提供串行互连配置，以通过该串行互连配置来有效地控制命令位、地址位和数据位。通过提供串行互连配置，存储器装置识别符（ID）号码被分配给链配置上的每一装置。存储器装置可以是动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM）或者闪烁存储器。
对于较低速操作***应用，可以接受捕获数据流的逻辑电路组合。但是，在高速操作的情况下，由于在命令解释期间的快时钟操作，不能确保从单个串行端口到指定寄存器的正确的数据捕获。
发明内容
根据本发明的一个方面，提供了一种用于根据预定序列处理包括所述命令、地址和数据的串行输入（SI）的方法，所述串行输入对于表示该命令、地址和数据的所有位流被分组。所述方法包括：接收所述SI；保持所接收的SI的位流；独立于保持所述位流，解释所接收的SI的命令；并且响应所解释的命令并基于所接收的SI来存取存储器。
例如，在实施保持的步骤期间，实施解释的步骤。所述解释的步骤包括：存储所接收的SI的命令；并且译码所存储的命令以确定所述命令的操作控制模式。
所述方法可以包括接收使能输入。响应所接收的使能输入，启用SI的命令的接收。
优选地，响应所确定的操作控制模式，分别产生第一和第二时钟。所述第一时钟被用于解释所述命令。所述第二时钟被用于保持所述位流。根据所确定的操作控制模式，在解释步骤完成后停止所述第一时钟的产生，并且在第一时钟产生停止之后停止第二时钟的产生。
例如，所述存取的步骤包括捕获所接收的SI的数据。基于所捕获的数据，所接收的SI中的位流的地址被临时存储并且传送所述临时存储的地址以存取所述存储器。
优选地，所述传送的步骤包括响应所述操作控制模式建立所述临时存储的地址的路径，使得通过其传送所述临时存储的地址。根据所述操作控制模式来提供传送路径信息以建立所述临时存储的地址的路径。
在另一个示例中，通过预定的路径传送所述临时存储的地址。在该示例中，不需要根据所述操作控制模式选择路径。
根据本发明的另一方面，提供根据预定序列用于处理包括命令、地址和数据的串行输入（SI）的设备，所述串行输入对于表示该命令、地址和数据的所有输入位流被分组并且用于存取用于数据处理的存储器。所述设备包括：用于临时存储所述SI的位流的临时保持电路；用于独立于由所述临时保持电路临时保持的所述位流来解释所述SI的命令的解释电路；以及用于响应所解释的命令并基于所述SI来存取所述存储器的数据处理电路。
例如，所述解释电路包括：用于存储所述命令的存储电路；以及用于译码所存储的命令以确定所述命令的操作控制模式的译码电路。
所述设备还可以包括：用于响应所述操作控制模式产生操作时钟的时钟发生电路，以及用于存储临时保持电路中临时存储的所述位流的地址以存取所述存储器的地址寄存器电路。
例如，所述临时保持电路包括串行连接的J个临时寄存器，使得一个寄存器转发其所存储的位流到下一个寄存器。所述地址寄存器电路包括用于存储从所述J个临时寄存器传送的地址的J个地址寄存器，J为大于1的整数。
所述路径电路可以包括用于根据所述操作控制模式的地址转换信息在所述J个临时寄存器和所述J个地址寄存器之间选择地址传送路径的转换电路。
所述路径电路可以包括用于通过其从所述J个临时寄存器传送所述临时存储的地址到所述J个地址寄存器的预定传送路径。
根据所述实施例，可以使用内部产生的多个时钟在不丢失任何位情况下捕获输入端口的串行输入，通过该多个时钟，命令、地址和数据被锁存在所指定的寄存器中。在本发明的实施例中，通过新类型的多时钟数据捕获和运行中数据锁存，串行输入处理设备使用内部产生的多个时钟在不丢失任何位情况下捕获串行输入，通过该多个时钟所指定的寄存器锁存命令、地址和数据。
根据本发明的一个实施例，提供一种用于控制临时寄存器和产生多个时钟以锁存位数据流而不是使用单个公共时钟的装置。在此实施例中，在串行命令位和下一个位流之间不需要间隔时间来译码命令。这样提高了闪烁存储器接口的速度。
根据本发明的又一方面，提供包括串行互连配置中的多个装置的设备，所述装置的每一个具有用于接收串行输入数据的串行输入连接和用于提供串行输出数据的串行输出连接，所述装置的每一个具有用于捕获串行数据的部件。所述装置包括用于根据预定序列接收命令、地址和数据的串行输入（SI）的串行输入电路，对于表示该命令、地址和数据的所有输入位流其以字节为基础被分组；用于临时存储所接收的SI的位流的临时保持电路；用于独立于由所述临时保持电路保持的所述命令来解释所述SI的命令的解释电路；以及用于响应所解释的命令并基于所接收的SI来存取所述存储器的数据处理电路。
根据本发明的又另一方面，提供用于捕获串行互连配置中的多个装置中的串行输入（SI）中包含的数据的设备，所述装置的每一个具有用于接收串行输入数据的串行输入连接和用于提供串行输出数据的串行输出连接，所述设备被采用在所述装置的至少一个中。所述设备包括用于根据预定序列来接收命令、地址和数据的SI的串行输入电路（SI），对于表示该命令、地址和数据的所有输入位流其以字节为基础被分组；用于存储所述命令数据的位流的命令接收电路；用于译码存储在所述命令寄存器中的命令数据的命令解释电路；用于临时存储位流的临时保持电路，所述命令数据在命令寄存器中被译码；以及用于根据命令译码器译码的命令建立从所述临时寄存器到地址寄存器的连接的地址转换电路。
根据本发明的又另一方面，提供用于捕获串行互连配置中的多个装置中的串行数据的方法，所述装置的每一个具有用于接收串行输入数据的串行输入连接和用于提供串行输出数据的串行输出连接。所述方法包括：用于根据预定序列来接收命令、地址和数据的串行数据输入，对于表示该命令、地址和数据的所有输入位数据流其被分组为基于字节的数据；连续存储所述命令数据的位流；译码存储在所述命令寄存器中的命令数据；连续临时存储位流，同时在命令寄存器中译码所述命令数据；并且根据命令译码器译码的命令建立从所述临时寄存器到地址寄存器的连接。
通过阅读结合附图的本发明的以下具体实施例描述，对于本领域内的普通技术人员而言，本发明的其他方面和特征将变得明显。
附图说明
仅通过示例，参考附图，现在描述本发明的实施例，其中：
图1为示出使用本发明的一个实施例所应用到的串行互连实现的存储器装置的框图；
图2A示出存储器装置的单数据速率（SDR）操作的时序图；
图2B示出存储器装置的双数据速率（DDR）操作的时序图；
图3A、3B和3C示出用于图1中所示本发明的实施例中的串行输入信号的配置；
图4A为示出包括在图1中所示装置中的装置处理电路的框图；
图4B为图4A中所示的装置处理电路的操作的流程图；
图5A、5B和5C示出根据本发明的实施例的图1中所示的其中一个装置；
图6为示出图5C中所示的命令解释器的框图；
图7为示出图6中所示的命令分类器的框图；
图8为示出图6中所示的内部时钟发生器的框图；
图9A为示出包括在图5A中所示内部时钟发生器中的命令寄存器时钟发生器的框图；
图9B为示出图8中所示的临时寄存器时钟发生器和数据寄存器时钟发生器的框图；
图10为图5A、5B和5C中所示实施例的信号的相对时序图；
图11为示出图6中所示的地址转换控制器的框图；
图12为示出图5A、5B和5C中所示实施例的串行输入控制操作的流程图；
图13A、13B和13C示出用于图1中所示装置的另一个实施例中的串行输入信号的配置；
图14A、14B和14C示出根据本发明的另一个实施例的图1中所示的其中一个装置；
图15为示出图14C中所示的命令解释器的框图；
图16为示出图14A、14B和14C中所示其他实施例的串行输入控制操作的流程图；
图17为示出图6中所示的内部时钟发生器的另一个示例的框图；
图18A为示出包括在图17中所示内部时钟发生器中的命令寄存器时钟发生器的框图；
图18B为示出图17中所示的临时寄存器时钟发生器和数据寄存器时钟发生器的框图；和
图19为图17中所示内部时钟发生器的信号的相对时序图。
具体实施方式
在对本发明实例实施例的下面的详细描述中，将参照作为其中一部分的说明书附图，并且其中通过本发明可以实施的具体实例实施例的图解示出。这些实施例描述的足够详细，以使本领域普通技术人员能够实现本发明，应当理解，也可使用其他实施例，并且可以在不脱离本发明范围的情况下做出逻辑上的、电学上的和其他改变。因此，下面的详细描述不应理解成限制本发明，并且本发明的范围由所附的权利要求确定。
总地，本发明提供用于捕获串行输入数据的设备和方法。现在将结合例如MISL（多个独立串行链路）的串行互连存储器装置来描述本发明的实施例。MISL接口包括闪烁存储器中的输入/输出电路，用于提升操作性能，而无需改变核心结构。这是闪烁存储器的接口和数据处理的革新。由于闪存单元结构的限制和单元的固有的低性能，闪存性能的提升已经是存储器工业中要解决的关键问题。包括闪烁存储器核心的大部分产品具有分别同时锁存所有的地址位、所有的命令位和所有的数据位的并行端口。串行链路使用用于串行接收所有地址、命令和数据的单个引脚输入。在2005年12月30日提交的美国专利申请11/324023、2006年3月28日提交的美国临时专利申请60/787710题目为“存储器装置的串行互连”、以及2006年5月23日提交的美国临时专利申请60/802645题目为“存储器装置的串行互连”中描述了MISL的细节。
MISL提供十分独特的输入序列以支持具有串行输入端口的不同的操作模式。因此，根据命令输入的类型，改变随后的位流的字节长度以及输入字节的总数。在大于200MHz的高频操作中，如果直到命令位解释完成才会有临时寄存器来保持位数据，由于在命令解释期间的快速时钟操作，则不能确保从单个串行端口捕获到指定寄存器的正确数据。如所知的闪烁存储器中，根据命令输入，可以改变命令字节之后的随后字节配置和长度。
为了不丢失输入端口处接收的任何单个位地捕获数据，单个时钟控制和快速逻辑被用于迅速接收数据的下一字节的之前方案由于***应用中的以十分高的频率时钟高速操作而不适合。
MISL采用串行输入和输出端口，使得如果由串行互连将命令和地址连同来自存储器核心的真实数据输出结果组合在一起，则输出缓冲器将该命令和地址传送到下一个装置。在数据输出的情况下，对于命令和地址串行字符串，相关的输出缓冲器由OPE（输出端口使能器）控制，而输入缓冲器由IPE（输入端口使能器）启用。对于输出缓冲器仅OPE控制不允许传送命令和地址串行字符串到下一个装置。该功能仅在串行连接中有效。甚至单个装置可以具有相同的功能，来维持对于单个装置的相同水平的控制。
MISL接口将使用数个串行到并行寄存器来捕获串行数据并且关于所有的输入位数据流将其分组为基于字节的数据。根据来自***控制器的串行数据格式的预定序列，仅有单个引脚SI（串行输入）接收命令、地址和数据。
图1示出采用串行连接实施的存储器装置，其中串行和单个输入和输出端口被用于存储器***中所连接的多个存储器装置或者串行互连的装置。在图1中，装置被串行连接。每个矩形框表示一个存储器装置。每个存储器装置的核心可包括动态随机存取存储器（DRAM）单元、静态随机存取存储器（SRAM）单元、闪烁存储器单元等。如图1中所示，串行输入端口（SIP）和串行输出端口（SOP）被串行连接在相邻存储器装置之间，但是每一装置的时钟输入（CLK）与公共链路相连。在此示例中，例如通过时钟的负载，能够确定存储器***的性能。图1能够可选择地称为混合类型的串行互连。
该时钟被用于锁存输入数据流到预定寄存器，以在存储器核心操作开始之前存储位信息。该实施例具有根据接口类型被锁存在时钟的上升沿或者时钟的两个边沿（上升和下降）的串行输入（SI）。例如，如果采用单数据速率（SDR）作为***的接口类型，则时钟的上升沿锁存输入数据。在双数据速率（DDR）接口类型的情况中，时钟的两个边沿锁存输入流来加速写和读操作。通过SDR或DDR操作可以处理所有的数据类型（装置号码数据、命令数据、地址数据、输入数据）。可以采用两种类型的数据速率接口（SDR或者DDR）。同样，也可以使用诸如QDR（四倍数据速率）等其他类型的接口。
参考图1，时钟被共同馈送到装置。在此示例中，片选择信号111被共同馈送到所有装置的片选择输入CS。例如，串行连接的装置为第一装置113-1到第四装置113-4。当片选择信号111为逻辑“低”，第一装置113-1到第四装置113-4在同一时间被启用，使得包含在串行输入（SI）信号115中的输入数据通过所有的装置激活从第一装置113-1被传送到最后装置113-4。当数据通过该装置被传送时存在时钟延迟。在串行连接中，串行时钟信号117被共同馈送到配置存储器***的串行互连的装置113-1到113-4的时钟输入CLK。第一装置113-1通过馈送到其输入端口使能输入IPE的输入端口使能信号119被启用以处理数据，并且其数据输出操作通过馈送到其输出端口使能输入OPE的输出端口使能信号121来启用。第一装置113-1从其输入端口使能输出IPEQ和输出端口使能输出OPEQ提供输入端口使能输出信号133-1和输出端口使能输出信号135-1到第二装置113-2。相同地，其他装置113-2到113-4的每一个通过馈送到其IPE和OPE输入的各自输入和输出使能信号来启用，并且输入端口使能和输出端口使能输出信号从其IPEQ和OPEQ输出被提供。
片选择信号111、串行输入信号115、时钟信号117、输入端口使能信号119和输出端口使能信号121由存储器控制器（未示）提供。第一装置113-1到第三装置113-3的串行输出信号131-1到131-3、输入端口使能输出信号133-1到133-3和输出端口使能输出信号135-1到135-3被分别提供给下一个装置113-2到113-4。第四装置113-4也提供串行输出信号131-4、输入端口使能输出信号133-4和输出端口使能输出信号135-4。串行输出信号131-4为装置的整个串行互连的串行输出信号。
第一装置113-1到第四装置113-4分别在其中具有第一装置处理电路210-1到第四装置处理电路210-4。每一个装置处理电路响应串行输入信号和控制信号执行控制其装置和数据处理的功能。每一个装置的被处理的数据被提供给下一个装置。
图2A示出存储器装置的单数据速率（SDR）操作的相对时序。图2B示出存储器装置的双数据速率（DDR）操作的相对时序。每幅图示出一个端口中的操作。在SDR和DDR操作的每一个中，片选择信号被共同连接以同时启用所有的装置，使得第一装置的输入数据被传送到最后一个装置。
对于所有的位流，串行输入中的命令、地址和数据的序列结构被预定和分组。命令定义的一个示例组为：（i）仅有命令；（ii）命令+一个字节数据；（iii）命令+列地址；（iv）命令+列地址+2112字节数据；（v）命令+列和行地址+2112字节数据；（vi）命令+列和行地址；（vii）命令+行地址；和（viii）命令+行地址+2112字节数据。因此，串行输入位流的结构是灵活的，并且命令之后的位分配不固定。
图3A、3B和3C描绘提供给图1中示出的第一装置113-1的串行输入信号115的配置。虽然被分组的位流包括装置号（DN）（一个字节），但是此处并未示出。图3A中所示的配置为上面（v）命令+列和行地址+2112字节数据（两个字节的列地址和三个字节的行地址）的示例。图3B中所示的配置为上面（iv）命令+列地址+2112字节数据（两个字节的列地址）的示例。图3C中所示的配置为上面（viii）命令+行地址+2112字节数据（三字节的行地址）的示例。
响应时钟信号117的每一个脉冲来提供串行输入中的每一个数据位。在此示例中，表示命令位C7-C0的第一个八位（即，一个字节）与时钟P 0-P7同步。在图3A所示的示例中，（两个字节的）列地址位CA15-CA0与时钟P24-P39同步，（三个字节的）行地址位RA23-RA0与时钟P40-P63同步，并且（2112字节的）数据位Data 16895、16894……与时钟P64等等同步。在图3B所示的示例中，（两个字节的）列地址位CA15-CA0与时钟P24-P39同步，（2112字节的）数据位Data 16895、16894……与时钟P40及其后同步。在图3C所示的示例中，（三个字节的）行地址位RA23-RA0与时钟P24-P47同步，并且（2112字节的）数据位Data 16895、16894……与时钟P48及其后同步。串行输入包括其他信息数据，例如体地址和装置地址（未示）。串行输入位流中的命令配置是灵活的。串行输入的配置根据特定应用可以被不同安排。
图4A示出图1中所示的第一装置处理电路210-1到第四装置处理电路210-4的每一个的示例实现。图4B示出图4A中所示的装置处理电路的操作。参见图4A和4B，代表装置处理电路的装置处理电路210-1包括串行输入（SI）位保持电路220、命令解释电路230、处理电路240和存储器电路250。对于所有位流串行输入SI包括根据预定序列并且被分组的命令、地址和数据。装置处理电路210-i接收位流。串行输入SI的位被保持在串行位保持电路220中（步骤261）。命令解释电路230解释串行输入SI的命令位（步骤262）。独立于命令解释执行位保持。响应所解释的命令和所保持的SI位，处理电路240通过存取存储器电路250执行数据处理（步骤263）。所处理的数据通过串行输出端口（SOP）被输出到下一个装置。在示例中，并行执行命令解释和位保持。执行命令解释，同时执行位保持是优选的示例。
图5A、5B和5C示出图1中所示的第一装置113-1的详细电路。第二装置113-2到第四装置113-4的每一个具有和第一装置113-1相同的结构。第一装置113-1接收如图3中所示的串行输入。
参见图5A-5C，串行输入信号115包含串行输入信号格式的、并且通过串行输入端口（SIP）馈送到SIP输入缓冲器311的命令、地址和数据。串行输入信号115被馈送到命令寄存器317、数据寄存器319和具有多个临时寄存器（J个寄存器，J为大于1的整数）的临时寄存器块320。在此特定示例中，临时寄存器块320包括五（=J）个寄存器：即第一临时寄存器321、第二临时寄存器323、第三临时寄存器325、第四临时寄存器327和第五临时寄存器329。命令寄存器317、数据寄存器319和第一临时寄存器321的每一个顺序接收串行输入信号115中包含的命令、地址和数据。
时钟信号117和输入端口使能信号119分别通过时钟输入缓冲器337和IPE输入缓冲器339被馈送到内部时钟发生器335。内部时钟发生器335从命令解释器343接收三位的操作模式组信号341，使得发生器335被启用来产生时钟。内部时钟发生器335本地产生命令寄存器时钟信号345、数据寄存器时钟信号347和临时寄存器时钟信号349。命令寄存器时钟信号345被馈送到命令寄存器317。数据寄存器时钟信号347被馈送到数据寄存器319。临时寄存器时钟信号349被馈送到临时寄存器块320的第一临时寄存器321到第五临时寄存器329。
响应至SIP的串行输入信号115上的数据，命令寄存器317提供所寄存的命令输出信号397到命令解释器343，其提供操作模式组信号341给内部时钟发生器335。同样，命令解释器343提供M位的所译码的指令信号398和n位的地址转换控制信号399。地址转换控制信号399被馈送到地址转换电路371。所译码的指令信号398被馈送到控制器/数据处理器370。控制器/数据处理器370接收时钟信号117、片选择信号111、输入端口使能信号119和输出端口使能信号121。控制器/数据处理器370控制装置并且分别提供输入端口使能输出信号133-1和输出端口使能输出信号135-1。同样，控制器/数据处理器370接收所寄存的数据输出信号359并且执行对存储器372的数据存取（写和/或读）的功能。响应片选择信号111、时钟信号117和输出端口使能信号121输出所处理的数据。所输出的数据被包括在串行输出信号131-1中。
在临时寄存器块320中，第一临时寄存器321到第五临时寄存器329串行连接。响应馈送到临时寄存器时钟信号349的时钟，存储在一个寄存器中的八位数据被移出并且移入下一个寄存器。来自第一临时寄存器321的第一临时地址信号351被馈送到第二临时寄存器323，来自第二临时寄存器323的第二临时地址信号353被馈送到第三临时寄存器325。来自第三临时寄存器325的第三临时地址信号355被馈送到第四临时寄存器327，来自第四临时寄存器327的第四临时地址信号357被馈送到第五临时寄存器329。
来自第一临时寄存器321到第五临时寄存器329的、每一个都是八位信号的第一临时地址输出信号361到第五临时地址输出信号369被馈送到包括具有不同逻辑门、传输门、三态反相器的多个内部逻辑转换（未示）的地址转换电路371。地址转换电路371传送第一到第五临时地址输出信号到具有多个地址寄存器（J个寄存器）的地址寄存器块。在实施例中，地址寄存器块包括具有K个寄存器的列地址寄存器块381和具有（J-K）个寄存器的行地址寄存器块395，K为大于1的整数。在此特定示例中，K为2。地址转换电路371提供第一列地址输入信号373和第二列地址输入信号375分别到列地址寄存器块381的第一列寄存器377和第二列寄存器379，并且提供第一行地址输入信号383、第二行地址输入信号385和第三行地址输入信号387分别到行地址寄存器块395的第一行寄存器389、第二行寄存器391和第三行寄存器393。
响应列地址锁存信号382，第一列地址输入信号373和第二列地址输入信号375的每一个的八位数据分别同时被锁存在第一列寄存器377和第二列寄存器379中。同样，响应行地址锁存信号384，第一行地址输入信号383、第二行地址输入信号385和第三行地址输入信号387的每一个的八位数据分别同时被锁存在第一行寄存器389、第二行寄存器391和第三行寄存器393中。响应列地址读出信号386，读出第一列寄存器377和第二列寄存器379中锁存的每一个八位数据。响应行地址读出信号388，读出第一行寄存器389、第二行寄存器391和第三行寄存器393中锁存的每一个八位数据。列地址锁存信号382、行地址锁存信号384、列地址读出信号386和行地址读出信号388由控制器/数据处理器370提供。从寄存器377、379、389、391和393读出的八位数据分别包含在被馈送到控制器/数据处理器370的第一列地址信号378、第二列地址信号380、第一行地址信号390、第二行地址信号392和第三行地址信号394中。
图6示出图5C中所示的命令解释器343的更详细的电路。命令解释器343为用于根据输入命令类型来控制本地和内部时钟产生和地址转换电路的组合逻辑电路。参见图6，具有八位命令位的所寄存的命令输出信号397被馈送到命令译码器451，命令译码器451随之提供具有作为内部指令而被提供的M位的所译码的指令信号398。基于所寄存的命令输出信号397的“命令位”输入，从命令译码器451产生内部指令。M位指示被执行到装置中的指令的数量。所译码的指令信号398被馈送到命令分类器455，命令分类器455随之提供操作模式组信号341到地址转换控制器461。通过命令分类器455，确定装置控制的预定的命令类别。根据所确定的控制类别，操作模式组信号341被产生并且被馈送到地址转换控制器461。操作模式组信号341包含三位操作模式信号OPM1、OPM2和OPM3。操作模式信号OPM1、OPM2和OPM3的产生将在随后参考图7描述。
地址转换控制器461提供具有n位包含转换控制信号SW1、SW1*、SW2、SW2*、SW3和SW3*的地址转换控制信号399。信号SW1、SW1*、SW2、SW2*、SW3和SW3*的产生随后将在下面参考图11描述。参考图5A-5C和图6，三位的操作模式组信号341作为操作模式组信号341提供给内部时钟发生器335。如上所述，响应临时寄存器时钟信号349，临时寄存器块320的寄存器存储列和行地址。通过输入命令建立地址的序列。使用操作模式信号，n位控制被产生并且发送到地址转换电路371。
图7示出图6中所示的命令分类器455的更详细的电路。命令分类器455从图6中所示的命令译码器451接收所译码的指令信号398。参考图7，命令分类器455包括第一命令逻辑电路471、第二命令逻辑电路473和第三命令逻辑电路475以及第一操作模式信号发生器511、第二操作模式信号发生器513和第三操作模式信号发生器515。第一命令逻辑电路471包括两个或非门541和543以及与非门545。第二命令逻辑电路473包括三个或非门561、563和565以及与非门567。第三命令逻辑电路475包括三个或非门581、583和585以及与非门587。
在此示例中，SI的命令为“页面读出”、“随机数据输入”、“写配置”、“体选择”、“随机数据读出”、“页面读出复制”、“用于复制的目标地址”、“块擦除”和“串行数据输入”。也包括其他的命令。这些命令（由八位命令位表示）由命令解释器343的命令译码器451译码并且因此被提供作为M位包含多个所译码的信号481-489的所译码的指令信号398。信号481包含所译码的页面读出命令。信号482包含所译码的随机数据输入命令。信号483包含所译码的写配置命令。信号484包含所译码的体选择命令。信号485包含所译码的随机数据读出命令。信号486包含所译码的页面读出复制命令。信号487包含所译码的用于复制命令的目标地址。信号488包含所译码的块擦除命令。信号489包含所译码的串行数据输入命令。
页面读出命令信号481和随机数据输入命令信号482被馈送到或非门541。写配置命令信号483和体选择命令信号484被馈送到或非门543。或非门541和543的逻辑输出信号被馈送到与非门545，与非门545的输出被提供作为第一命令逻辑电路471的第一命令逻辑信号547。信号547被馈送到第一操作模式信号发生器511。
随机数据读出命令信号485和页面读出复制命令信号486被馈送到或非门561。用于复制命令信号487的目标地址和随机数据输入命令信号482被馈送到或非门563。块擦除命令信号488和体选择命令信号484被馈送到或非门565。来自或非门561、563和565的逻辑输出信号被馈送到与非门567，与非门567的输出被提供作为第二命令逻辑电路473的第二命令逻辑信号569。信号569被馈送到第二操作模式信号发生器513。
页面读出命令信号481和页面读出复制命令信号486被馈送到或非门581。用于复制命令信号487的目标地址和串行数据输入命令信号489被馈送到或非门583。块擦除命令信号488和体选择命令信号484被馈送到或非门585。来自或非门581、583和585的逻辑输出信号被馈送到与非门587，与非门587的输出被提供作为第三命令逻辑电路475的第三命令逻辑信号589。信号589被馈送到第三操作模式信号发生器515。
第一操作模式信号发生器511、第二操作模式信号发生器513和第三操作模式信号发生器515也接收改变标志信号521和复位信号523。第一操作模式信号发生器511、第二操作模式信号发生器513和第三操作模式信号发生器515分别提供由操作模式组信号341包含的第一操作模式信号549、第二操作模式信号571和第三操作模式信号591（“OPM1”、“OPM2”和“OPM3”）。
图8示出图5A中所示的内部时钟发生器335的更详细的电路。参考图5A和图8，内部时钟发生器335包括命令寄存器时钟发生器415、临时寄存器时钟发生器417和数据寄存器时钟发生器419。如图9A所示，命令寄存器时钟发生器415包括具有用于接收时钟信号117的时钟输入IN和用于接收输入端口使能信号119的使能输入EN的N计数器421。计数器421具有用于提供其计数输出信号423到与门425的计数输出OUT，与门425随之提供命令寄存器时钟信号345。时钟信号117也被馈送到与门425。计数器421通过输入端口使能信号119激活并且计数时钟信号117的脉冲。当计数达到N（例如，8），计数停止，使得命令寄存器317中的SI的寄存结束。在计数N（即，对应于一个字节的八个时钟周期）期间，计数输出信号423为“高”。因此，通过响应计数输出信号423来门控，与门425输出将包含在命令寄存器时钟信号345中的N（即，8）个时钟。在此示例中，N表示命令的位的数量（参见图3A-3C）。
图9B示出图8中所示的临时寄存器时钟发生器417和数据寄存器时钟发生器419的更详细的电路。参考图9B，临时寄存器时钟发生器417包括计数器431、计数确定电路433、极限值电路435和与门437。极限值电路435包括临时寄存译码器436和寄存器437。计数器431通过馈送到其使能输入EN的输入端口使能信号119激活，并且之后连续计数馈送到其计数输入IN的时钟信号117的脉冲。包含在操作模式组信号341中的三位操作模式信号OPM1、OPM2和OPM3被馈送到极限值电路435的译码器436。译码器436译码OPM1、OPM2和OPM3并且其所译码的值寄存在寄存器438中。计数确定电路433确定计数器431的计数是否达到由保持在寄存器438中的OPM1、OPM2和OPM3限定的极限值VI 1。计数确定电路433提供计数确定输出信号439到接收时钟信号117的与门437。在计数器431开始计数时计数确定输出信号439变成“高”，在计数达到极限值VI 1时变成“低”。通过响应信号439而门控，与门437输出将包含在临时寄存器时钟信号349中的VI1时钟。在此示例中，由OPM1、OPM2和OPM3限定的VI1表示命令和行与列地址的位的总数（参见图3A到图3C）。
类似地，数据寄存器时钟发生器419包括计数器441、计数确定电路443、极限值电路445和与门447。极限值电路445包括数据寄存译码器446和寄存器448。数据寄存译码器446的译码功能不同于临时寄存译码器436的功能。计数器441由输入端口使能信号119激活，并且之后连续计数时钟信号117的脉冲。由译码器446译码OPM1、OPM2和OPM3并且其所译码的值寄存在寄存器448中。计数确定电路443确定计数器441的计数是否达到由保持在寄存器448中的OPM1、OPM2和OPM3限定的极限值VI 2。计数确定电路443提供计数确定输出信号449到与门447。在计数器441开始计数时计数确定输出信号449变成“高”，在计数达到极限值VI 2时变成“低”。通过响应信号449而门控，与门447输出将包含在数据寄存器时钟信号347中的VI2时钟。在此示例中，由OPM1、OPM2和OPM3限定的VI2表示命令和行与列地址以及数据的位的总数（参见图3A到图3C）。
图10示出图5A、5B和5C中所示的串行输入处理设备中的时钟信号117、命令寄存器时钟信号345、临时寄存器时钟信号349和数据寄存器时钟信号347的信号的相对时序图。
参考图5、9A、9B和10，在此示例中，通过在时间T0启用的输入端口使能信号119，激活命令寄存器时钟发生器415、临时寄存器时钟发生器417和数据寄存器时钟发生器419。这些发生器的计数器421、431和441开始时钟脉冲的计数。命令寄存器时钟信号345、临时寄存器时钟信号349以及数据寄存器时钟信号347的产生在时间T1开始。计数N时，计数器421停止计数（时间T2）。因此，命令寄存器时钟信号345的产生停止。响应命令寄存器时钟信号345，命令寄存器317存储其中的串行输入位。之后，计数VI1时，计数器431停止计数（时间T3）。因此，临时寄存器时钟信号349的产生停止。响应临时寄存器时钟信号349，串行输入位被存储在临时寄存器块320的寄存器321-329中。之后，计数VI 2时，计数器441停止计数（时间T4）。因此，数据寄存器时钟信号347的产生停止。响应数据寄存器时钟信号347，串行输入中的数据位被存储在数据寄存器319中。
同样地，通过命令类型来确定临时寄存器时钟信号349和数据寄存器时钟信号347的结束点（T3和T4）。例如如果输入命令仅具有列地址（两个字节），将使用3×8周期=24个时钟来锁存3字节数据。最短命令输入的示例是一个字节且之后没有任何地址或者数据输入，诸如读出ID或者写ID入口。在这样的示例中，不处理临时寄存器块320中的已经锁存的数据。
锁存位数据流之后，根据包含在来自命令解释器343的地址转换控制信号399中的所译码的或者所解释的命令，对于行地址或者列地址，临时寄存器块320的第一临时寄存器321到第五临时寄存器329连接到列地址寄存器块381的第一列寄存器377和第二列寄存器379以及行地址寄存器块395的第一行寄存器389、第二行寄存器391和第三行寄存器393的特定一个。
操作模式<p：0>被用在串行输入处理设备中作为临时寄存器和特定地址寄存器之间的路径转换的控制信号。由转换信号“SW”和“SW*”控制地址转换电路371的内部逻辑转换。连同命令解释，根据随后的位流信息和跟随命令字节的字节数量所有的命令被挑选出来以产生操作模式<p：0>。
表1 示出对于寄存器转换控制的命令分类
表1
  串行输入中的命令定义   OPM3   OPM2   OPM1
  （i）仅命令   0   0   0
  （ii）命令+一个字节数据   0   0   1
  （ii i）命令+列地址   0   1   0
  （iv）命令+列地址+2112字节数据   0   1   1
  （v）命令+列/行地址+2112字节数据   1   0   0
  （vi）命令+列/行地址   1   0   1
  （vii）命令+行地址   1   1   0
表1示出对于串行互连装置用在串行输入中的分类的命令类型的一个示例。操作模式<p：0>（串行互连装置中p=2）提供下一个地址字节大小和地址类型的信息和其后的地址，使得连续的数据位流可以在运行中被译码，同时输入位数据被流入数据寄存器和临时寄存器中。表1中，（iv）命令+列地址+2112字节数据是图3B中示出的SI配置的示例。（v）命令+列/行地址+2112字节数据是图3A中示出的SI配置的示例。对于其他命令***，命令的分类可以不同于上面，并且可以依据存储器***配置与其能够执行的功能。
由图7中所示的命令分类器455执行表1中所示的操作模式产生的逻辑。完成命令译码之后，根据命令字节之后的地址的类型，所有的命令被挑选出来。由图8中所示的内部时钟发生器335执行临时寄存器时钟信号349和数据寄存器时钟信号347的产生。内部时钟发生器335的计数器421需要从时钟信号117和IPE的第一交叠上升点检查一个字节单元，并且提供计数输出信号423。基于计数输出信号423的信号脉冲，基于另一类型的命令时钟发生器415、临时寄存器时钟发生器417和数据时钟发生器419执行内部时钟发生器335的它们的功能操作。
在此示例中，从串行输入到SIP引脚的第一和第二字节被分配给装置号（DN）（一个字节）和命令（一个字节）。第一两个字节（对应于16个时钟周期）被固定，并且因此对其不施加任何改变。从第三个字节，数据寄存器时钟信号347和临时寄存器时钟信号349被启用和触发来捕获串行输入位流，直到操作模式确定输入数据流的结束点。通过操作模式解释到相关的块，输入位流的长度与期望的结果相匹配。临时5、3、2、1或者0字节输出控制临时寄存器时钟信号349的结束点。对于数据寄存器时钟信号347产生到相关的块中，执行同样的控制。
基于操作模式解释，如果下一个地址包含三个字节，临时寄存器时钟信号349在三个字节时钟点停止。连同数据寄存器时钟信号347的产生，数据锁存和控制为重要因素。
如上所述，操作模式信号“<p：0>”被用在串行输入处理设备中作为用于临时和特定寄存器之间的路径转换的控制信号。包含在操作模式组信号341中的操作模式“OPM”被转换为包含在地址开关控制信号399中的路径转换控制“SW”。表2示出操作模式和所译码的路径转换控制输出。
表2
表2是用在其中串行互连多个存储器装置的存储器***中的分类的命令类型的一个示例。对于其他命令***，所分类的命令可以依据存储器***被转换为不同的路径转换控制组合。
图11示出图6中所示的地址转换控制器461。参考图11，地址转换控制器461接收操作模式组信号341的信号“OPM3”、“OPM2”和“OPM1”。第二操作模式信号571（“OPM2”）被反相器611反相并且其反相输出信号和第三操作模式信号591（“OPM3”）被馈送到与非门613。与非门613的输出信号615被反相器617反相并且提供第一非反相转换信号619“SW1”。第一非反相转换信号619还被反相器621反相，并且提供第一反相转换信号623“SW1*”。第一操作模式信号549（“OPM1”）由反相器631反相并且其反相输出信号、第二操作模式信号571和第三操作模式信号591被馈送到与非门633。与非门633的输出信号和输出信号615被馈送到与非门635并且其输出信号637被提供第二反相转换信号641“SW2*”的反相器639反相。第二反相转换信号641还被反相器643反相，并且提供第二非反相转换信号645“SW2”。第三操作模式信号591（“OPM3”）被馈送到反相器651并且其反相输出信号和第二操作模式信号571被馈送到与非门653。与非门653的输出信号655由提供第三非反相转换信号659“SW3”的反相器657反相。第三非反相转换信号659还被反相器661反相并且提供第三反相转换信号663“SW3*”。第一非反相转换信号619、第一反相转换信号623、第二反相转换信号641、第二非反相转换信号645、第三非反相转换信号659和第三反相转换信号663包括在地址转换控制信号399中。与非门635和反相器639形成与电路。相同地，与非门653和反相器657形成与电路。
地址转换电路371接收包括在转换信号399中的第一非反相转换信号619（“SW1”）、第一反相转换信号623（“SW1*”）、第二反相转换信号641（“SW2*”）、第二非反相转换信号645（“SW2”）、第三非反相转换信号659（“SW3”）和第三反相转换信号663（“SW3*”）。这些信号由图11中所示的地址转换控制器461提供。
图12示出图5A、5B和5C中所示的串行输入处理设备的数据控制操作的流程图。参考图5A-5C和图6-12，SI信号被提供到串行输入处理设备之后，开始数据控制操作。当输入端口使能信号119变成“高”，从SIP连续接收串行输入数据（步骤711）并且产生用于命令、数据和临时寄存的各自时钟（步骤712）。响应临时寄存时钟，保持串行输入位（步骤713）。在位保持期间，解释所接收的SI信号包含的命令并且停止命令寄存时钟的产生（步骤714）。但是临时寄存器时钟和数据寄存器时钟的产生持续并且SI寄存持续，以及当接收到包含在SI信号中的两个、三个或者五个字节的地址时，保持该地址（步骤715）。从所解释的命令提供两个（即，列地址）、三个（行地址）或者五个（列和行地址）的地址字节数量的信息（步骤714）。根据地址字节信息，保持五个字节的地址（步骤716），保持两个字节的地址（步骤717）或者保持三个字节的地址（步骤718）并且停止临时寄存时钟的产生（步骤719）。在步骤717中，在第一临时寄存器321到第二临时寄存器323中存储两个字节的地址。在步骤718中，在第一临时寄存器321到第三临时寄存器325中存储三个字节的地址。在步骤716中，在第一临时寄存器321到第五临时寄存器329中存储五个字节的地址。
来自命令解释器343的地址转换控制信号399包含步骤714所解释的操作命令。根据操作命令，通过地址转换电路371以三个不同方式建立连接（步骤720）。之后，临时保持地址通过地址转换电路371的所连接的开关被传送到列地址寄存器块381和/或行地址寄存器块395（步骤721）。
在两个字节的地址的情况中，它们是列地址（参见图3B）。两个字节的地址被保持在第二临时寄存器323和第一临时寄存器321中。第二临时地址输出信号363和第一临时地址输出信号361分别被传送到第二列寄存器379和第一列寄存器377，如图5B所示（见地址转换电路371中的箭头（I））。（ii）在三个字节的地址的情况中，它们是行地址（参见图3C）。三个字节的地址被保持在第三临时寄存器325、第二临时寄存器323和第一临时寄存器321中。第三临时地址输出信号365、第二临时地址输出信号363和第一临时地址输出信号361分别被传送到第三行寄存器393、第二行寄存器391和第一行寄存器389（参见图5B的转换地址371中的箭头（II））。（iii）在五个字节的地址的情况中，第一两个字节表示列地址并且其他三个字节表示行地址（参见图3A）。第一两个字节的地址被保持在第五临时寄存器329和第四临时寄存器327中，并且其他三个字节的地址被保持在第三临时寄存器325、第二临时寄存器323和第一临时寄存器321中。第五临时地址输出信号369、第四临时地址输出信号367被传送到第二列寄存器379和第一列寄存器377。第三临时地址输出信号365、第二临时地址输出信号363和第一临时地址输出信号361分别被传送到第三行寄存器393、第二行寄存器391和第一行寄存器389（参见图5B的转换地址371中的箭头（III））。
响应列地址锁存信号382，第一列寄存器377和第二列寄存器379锁存其中所提供的临时寄存器地址。相同地，响应行地址锁存信号384，第一行寄存器389到第三行寄存器393锁存其中所提供的临时寄存器地址。
完成临时寄存器地址的传送之后，停止数据时钟的产生（步骤722）。响应列地址读出信号386，第一列寄存器377和第二列寄存器379中所寄存的列地址被读出并且被提供给控制器/数据处理器370。相同地，响应行地址读出信号388，第一行寄存器389到第三行寄存器393中的所寄存的行地址被读出并且被提供给控制器/数据处理器370。控制器/数据处理器370通过对存储器372的存取执行数据处理（步骤23）。所处理的数据从串行输出端口（SOP）作为串行输出信号被输出到下一个装置的SIP。在命令解释器343的命令解释期间，寄存器捕获所有的位数据且无损失。
在实施例中，如上所述，执行同时的数据捕获和命令解释，结果是能够降低由于短周期操作的丢失数据的可能性。使用临时寄存器块320避免了对于等待和解释命令数据的时间间隔的任何需求。当在命令寄存器317中译码命令数据时，来自SIP引脚的位流被临时存储到临时寄存器块320，直到发出新的命令。依赖于命令解释器343的结果，地址转换电路371建立从临时寄存器块320到列地址寄存器块381和行地址寄存器块395的一个或者多个连接。以此方式，可以实现无需命令解释和持续数据捕获之间的时间间隔的高速操作。命令译码和使用临时寄存器块320的下一个串行数据位流捕获之间的独立路径控制确保了高速操作。
图13A、13B和13C描绘提供给图1中所示的第一装置113-1的串行输入信号115的其他配置。这些是列和行地址字节被分配到位流中“固定”位置的示例。虽然被分组的位流包括装置号（DN）（一个字节），此处并未示出。图13A中所示的配置与图3A中所示的相同：即，命令+列和行地址+2112字节数据。图13B中所示的配置与图3B中所示的类似：即，命令+列地址+2112字节数据。但是，由于没有行地址，列地址和数据之间的三个字节为伪行地址字节“伪地址”。图13C中所示的配置与图3C中所示的类似：即，命令+行地址+2112字节数据。但是，由于没有列地址，行地址之前的两个字节为伪列地址字节。同样，命令之后，两个字节和三个字节被固定分配给列和行地址。其他位被固定分配给其他的位信息。
图14A、14B和14C示出应用图13A-13C中所示串行输入的本发明的另一个实施例。与图5A、5B和5C所示的不同在于既不存在地址转换电路也不存在地址转换控制信号。由于在任意命令位流中行和列地址字节被映射到同样的位置，则不需要这些前述的部件。在之前实施例中，临时保持在临时寄存器中的八位数据被传送到对应的地址寄存器。
参考图14A-14C，包含命令、地址和数据的串行输入信号115通过其串行输入端口（SIP）被馈送到缓冲器811。串行输入信号115被馈送到命令寄存器817、数据寄存器819和包括第一到第五临时寄存器821、823、825、827和829的临时寄存器块820。命令寄存器817、数据寄存器819和第一临时寄存器821的每一个顺序接收包含在串行输入信号115中的命令、地址和数据。
内部时钟发生器835分别通过缓冲器837和缓冲器839接收时钟信号117和输入端口使能信号119。时钟发生控制信号841被从命令解释器843馈送到内部时钟发生器835，该内部时钟发生器835分别提供命令寄存器时钟信号845、数据寄存器时钟信号847和临时寄存器时钟信号849到命令寄存器817、数据寄存器819和临时寄存器块820中的第一临时寄存器821到第五临时寄存器829。
响应SIP上的数据，命令寄存器817提供所寄存的命令输出信号897到命令解释器843。命令解释器843分别提供所译码的指令信号898和地址转换控制信号899到控制器/数据处理器870和地址转换电路871。响应片选择信号111、输入端口使能信号119和输出端口使能信号121，控制器/数据处理器870控制装置并且分别提供输入端口使能输出信号133-1和输出端口使能输出信号135-1。同样，响应所寄存的数据输出信号859和所译码的指令信号898，控制器/数据处理器870执行对存储器872的数据存取（写和/或读）的功能。响应片选择信号111和输出端口使能信号121，所输出的数据作为串行输出信号131-1被输出。
从第一临时寄存器821串行地输出的第一临时地址信号851被馈送到第二临时寄存器823，来自第二临时寄存器823的第二临时地址信号853被馈送到第三临时寄存器825。来自第三临时寄存器825的第三临时地址信号855被馈送到第四临时寄存器827，来自第四临时寄存器827的第四临时地址信号857被馈送到第五临时寄存器829。
来自第一临时寄存器821的八位的第一临时地址输出信号861、来自第二临时寄存器823的八位的第二临时地址输出信号863、来自第三临时寄存器825的八位的第三临时地址输出信号865、来自第四临时寄存器827的八位的第四临时地址输出信号867和来自第五临时寄存器829的八位的第五临时地址输出信号869被馈送到行地址寄存器块895的第一行寄存器889、第二行寄存器891和第三行寄存器893以及列地址寄存器块881的第一列寄存器877和第二列寄存器879。
响应锁存信号884，第一临时地址输出信号861到第五临时地址输出信号869的每一个的八位数据被锁存在行地址寄存器块895和列地址寄存器块881的对应的寄存器中。响应地址读出信号888，行地址寄存器块895和列地址寄存器块881的每一个寄存器的八位数据被读出并被提供到控制器/数据处理器870。由控制器/数据处理器870提供锁存信号884和地址读出信号888。
图15示出图14C中所示的命令解释器843的更详细的电路。命令解释器843为用于根据输入命令类型来控制本地和内部时钟产生的组合逻辑电路。参考图15，具有K位命令位（例如，8位）的所寄存的命令输出信号897被馈送到命令译码器951，命令译码器951随之提供具有作为内部指令被提供的M位的所译码的指令信号898。基于所寄存的命令输出信号897的“命令位”输入，从命令译码器951产生内部指令。M位指示被装置执行的指令的数量。所译码的指令信号898被馈送到命令分类器955，从而根据预定的命令类别，包含操作模式OPM1、OPM2和OPM3的操作模式组信号被译码。
在图14A-14C和图15所示的示例中，来自命令分类器955的操作模式组信号为被提供给内部时钟发生器835用于时钟产生的时钟发生控制信号841。响应由内部时钟发生器835提供的临时寄存器时钟信号849，临时寄存器块820的寄存器821-829存储列和行地址。通过输入命令建立地址的序列。
图16示出图14A、14B和14C中所示的串行输入处理设备的数据控制操作的流程图。参考图14A-14C和图15-16，SI信号被提供到串行输入处理设备之后，开始数据控制操作。当输入端口使能信号119变成“高”，从SIP连续接收串行输入数据（步骤971）并且产生用于命令、数据和临时寄存的各自时钟（步骤972）。响应临时寄存时钟，保持串行输入位（步骤973）。在位保持期间，解释所接收的SI信号包含的命令并且停止命令寄存时钟的产生（步骤974）。但是，临时寄存器时钟和数据寄存器时钟的产生持续并且SI寄存持续，以及当接收到包含在SI信号中的两个、三个或者五个字节的地址时，该地址被保持在临时寄存器块820的五个寄存器829到821中（步骤975）。
在五个字节的地址（即图13A中所示的列和行地址）的情况中，五个字节的地址被存储在第五临时寄存器829到第一临时寄存器821中（步骤976）。在两个字节的地址（即图13B中所示的列地址）的情况中，两个字节的地址被存储在第五临时寄存器829和第四临时寄存器827中（步骤977）。在三个字节的地址（即图13C中所示的行地址）的情况中，三个字节的地址被存储在第五临时寄存器829到第三临时寄存器825中（步骤978）。随后，停止临时寄存时钟的产生（步骤979）。同样，所临时地保持的地址被传送到列地址寄存器块881和/或行地址寄存器块895（步骤980）。
完成临时寄存器地址的传送之后，停止数据时钟的产生（步骤981）。响应读出信号888，第一列寄存器877和第二列寄存器879中所寄存的列地址被读出并且被提供给控制器/数据处理器870。类似地，响应读出信号888，第一行寄存器889到第三行寄存器893中的所寄存的行地址被读出并且被提供给控制器/数据处理器870。控制器/数据处理器870通过对存储器872的存取执行数据处理（步骤978）。所处理的数据从SOP作为串行输出信号被输出到下一个装置的SIP。在命令解释器843的命令解释期间，寄存器捕获所有的位数据且无损失。所处理的数据从SOP作为串行输出信号被输出到下一个装置的SIP。在命令解释器843的命令解释期间，寄存器捕获所有的位数据且无损失。控制器/数据处理器870不处理“伪”地址以及列和行地址字节。
图17示出图5A中所示的内部时钟发生器的另一个示例。参考图17，内部时钟发生器935包括命令寄存器时钟发生器915、临时寄存器时钟发生器917和数据寄存器时钟发生器919。如图18A所示，命令寄存器时钟发生器915包括具有用于接收时钟信号117的时钟输入IN和用于接收输入端口使能信号119的使能输入EN的N计数器921。计数器921具有分别用于提供其计数输出信号922和923的计数输出OUT1和OUT2。输出信号922为用于启用临时寄存器时钟发生器917和数据寄存器时钟发生器919的所延迟的使能信号。输出信号923被馈送到与门925并且与门925随之提供命令寄存器时钟信号345。时钟信号117也被馈送到与门925。计数器921通过输入端口使能信号119激活并且计数时钟信号117的脉冲。当计数达到N（例如，8），计数停止。当计数N期间（即，对应于一个字节的八个时钟周期），计数输出信号923为“高”。因此，通过响应计数输出信号923来门控，与门925输出将包含在命令寄存器时钟信号345中的N（即，8）个时钟。
图18B示出图17中所示的临时寄存器时钟发生器917和数据寄存器时钟发生器919的更详细的电路。参考图18B，临时寄存器时钟发生器917包括计数器931、计数确定电路933、极限值电路935和与门937。极限值电路935包括临时寄存译码器936和寄存器937。
类似地，数据寄存器时钟发生器919包括计数器941、计数确定电路943、极限值电路945和与门947。极限值电路945包括数据寄存译码器946和寄存器948。数据寄存译码器946的译码功能不同于临时寄存译码器936的功能。
计数器931和941由馈送到其使能输入EN的所延迟的使能信号922激活，并且之后连续计数时钟信号117的脉冲。包含在操作模式组信号341中的三位操作模式信号OPM1、OPM2和OPM3被馈送到译码器936和946。OPM1、OPM2和OPM3的所译码的值VI3和VI4被提供给寄存器938和948用于寄存。计数确定电路933和943分别确定计数是否达到极限值VI3和VI4并且提供计数确定输出信号939和949。响应计数确定输出信号939和949，与门937和947分别输出包含VI 3时钟脉冲和VI 4时钟脉冲的时钟信号349和347。
图19示出图17中所示的内部时钟发生器935提供的时钟信号的相对时序图。参考图17-19，当输入端口使能信号119启用时，激活命令寄存器时钟发生器915（时间T0）。在时间T1计数器921开始计数时钟脉冲并且开始命令寄存器时钟信号345的产生。当计数达到N时，计数器921停止计数（时间T2.1）并且提供所延迟的使能信号22。响应所延迟的使能信号922，计数器931和941被启用来计数时钟信号117的时钟脉冲。在第一时钟脉冲，计数器931和941开始计数（时间T2.2）。计数VI 3时，计数器931停止计数（时间T3）。因此，临时寄存器时钟信号349的时钟脉冲产生停止。类似地，计数VI4时，计数器441停止计数（时间T4）。数据寄存器时钟信号347的时钟脉冲产生停止。在此示例中，直到N计数器921完成计数，计数器931和941才运行，因此降低了功耗。
根据包括临时寄存器和对于每一寄存器的各自时钟产生的实施例，串行闪烁存储器可以高速运行。具体地，不需要如普通串行闪烁存储器中的命令和之后地址字节之间的时间间隔。
根据本发明的实施例提供在命令解释器343高速执行命令解释时如何捕获串行数据而没有单个位的损失。根据操作中限定的串行位序列，多个时钟被用于锁存单独字节，并且临时寄存器被用于在传送字节信息到诸如地址寄存器的指定寄存器之前临时存储位流。在输入端口接收的所有位流，即SI，在时钟的上升沿被锁存。例如在1GHz操作的情况中，1ns周期时间不提供命令位流解释和下一个位数据流之间的足够的时间容限，从而在命令解释期间应该考虑附加的寄存器以存储传入的位数据。该实施例提供用来控制临时寄存器并且产生多个时钟而不是使用单个公共时钟来锁存位数据流的装置。该实施例可以被用在具有大于1GHz的时钟频率（1ns周期时间）的高速操作中。在串行命令位和下一个位流之间不需要间隔时间用于译码命令。
在上述实施例中，为了简化，基于有效的“高”信号对操作已经进行了描述。根据设计上的优选，也可以设计电路为基于“低”有效信号来执行操作。命令寄存器时钟信号345可以根据操作模式指定而具有两个字节或者多个字节。时间控制可以从命令类型启用的连续和多个时钟改变为具有用来激活所选择串行寄存器的附加的控制信号的单个时钟。根据时间规范、地址布置和地址长度，可以改变发出多个时钟的序列。如上所述，可以应用串行闪烁存储器或者具有串行输入位流控制的产品。
在上述实施例中，为了简化，装置部件和电路可以如图所示互相连接。在本发明的实际应用中，设备、装置、部件和电路等可以互相直接相连。同样，如果对于设备的操作有必要，装置、部件和电路等也可以通过其他装置、部件和电路等互相间接连接。因此，在实际配置中，电路部件和装置互相直接或者间接耦合。
本实施例已经结合MISL描述。但是本发明不限于此。本发明可以适用于用于捕获或者处理串行输入数据的任何设备和方法。
本发明的上述实施例仅用于示例，对于本领域技术人员，在不脱离所附的权利要求所单独限定的本发明范围之内，可以对具体实施例进行各种替换、修改和变更。

Claims (2)

1.一种用于捕获串行互连配置的多个装置中的串行输入中包含的数据的设备，所述装置的每一个具有用于接收串行输入数据的串行输入连接和用于提供串行输出数据的串行输出连接，所述设备包括：
用于根据预定序列接收包括操作命令、地址和数据的串行输入的串行输入电路，所述串行输入被分组为表示操作命令、地址和数据的输入位流中的字节；
用于连续地存储包括在所接收的串行输入中的所述命令的位流的命令存储电路；
用于解释存储在所述命令存储电路中的操作命令的命令解释器；
用于连续地临时存储包括在所接收的串行输入中的所述地址和所述数据的输入位流的临时保持电路，同时所述操作命令被解释；以及
用于响应所述命令解释器解释的操作命令来选择性地将所述临时保持电路连接到地址寄存器的地址转换电路，其中，所述地址寄存器用于存储所述临时保持电路中临时存储的所述位流的地址。
2.一种用于捕获串行互连配置的多个装置中的串行数据的方法，所述装置的每一个具有用于接收串行输入数据的串行输入连接和用于提供串行输出数据的串行输出连接，所述方法包括：
根据预定序列接收包括操作命令、地址和数据的串行输入，串行输入被分组为表示操作命令、地址和数据的输入位流中的字节；
在命令寄存器中连续存储所述操作命令的位流；
译码存储在所述命令寄存器中的操作命令；
连续临时存储所述地址和所述数据的所述输入位流，同时所述命令被译码；并且
响应被译码的操作命令，选择性地提供临时存储的所述地址的输入位流到地址寄存器。
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