JP6196794B2 - Ｄ／ａコンバータ - Google Patents

Description

本発明は、Ｄ／Ａ［digital/analog］コンバータに関する。

従来より、デジタル信号をアナログ信号に変換する手段として、多段抵抗ストリング型のＤ／Ａコンバータが提案されている（図１８の第１従来例を参照）。

なお、上記に関連する従来技術としては、特許文献１〜３などを挙げることができる。

特開２００８−１６０７８２号公報 特開２０００−１８３７４７号公報 米国特許第７４２３５７２号明細書

第１従来例（図１８）のＤ／Ａコンバータ１００において、その微分非直線性（以下、ＤＮＬ［differential non-linearity ］と呼ぶ）は、初段の抵抗ストリング１１０の出力切替時（段間スイッチ１３０の経路切替時）に悪化する。

素子ばらつき及び寄生素子がないと仮定すると、Ｄ／Ａコンバータ１００のＤＮＬは、初段の抵抗ストリング１１０を構成する抵抗素子の抵抗値Ｒと、２段目の抵抗ストリング１２０を構成する抵抗素子の抵抗値ｒと、段間スイッチ１３０を構成するスイッチ素子のオン抵抗値ｒ＿ｓｗとの比によって決定される。

具体的に述べると、多段抵抗ストリング型のＤ／Ａコンバータ１００では、初段の抵抗ストリング１１０に電流Ｉ１が流れるほか、２段目の抵抗ストリング１２０にも電流Ｉ２が流れる。従って、Ｄ／Ａコンバータ１００のＤＮＬを改善するためには、２段目の抵抗ストリング１２０に流れる電流Ｉ２を無視するためにｒ＞＞Ｒとし、かつ、段間スイッチ１３０を構成するスイッチ素子のオン抵抗値ｒ＿ｓｗを無視するためにｒ＞＞ｒ＿ｓｗとする必要がある。

しかし、段間スイッチ１３０を構成するスイッチ素子のオン抵抗値ｒ＿ｓｗは、プロセス、温度、入力電圧によって変化するので、常にｒ＞＞ｒ＿ｓｗとするには、段間スイッチ３０の面積を大きくする必要があり、特に、Ｄ／Ａコンバータ１００を多ビット化したときには、Ｄ／Ａコンバータ全体の面積が大きくなってしまうという問題があった。

上記の問題を解決する手法として、従来より、抵抗ストリング１１０及び１２０の段間に、バッファ１６０Ｈ及び１６０Ｌを挿入する構成が提案されている（図１９の第２従来例を参照）。このような構成を採用することにより、２段目の抵抗ストリング１２０には電流Ｉ２が流れなくなるので、抵抗値Ｒ、抵抗値ｒ、及び、オン抵抗値ｒ＿ｓｗの比を考慮する必要がなくなる。

しかし、第２従来例（図１９）のＤ／Ａコンバータ１００では、バッファアンプ１６０Ｈ及び１６０Ｌの分だけ、回路面積や消費電力の増大を招くという問題があった。また、バッファアンプ１６０Ｈ及び１６０Ｌは、それぞれオフセット誤差を含むので、Ｄ／Ａコンバータ１００のＤＮＬを改善するためには、バッファアンプ１６０Ｈ及び１６０Ｌのオフセットを小さくする必要があった。

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、回路面積や消費電力を増大せずにＤＮＬを改善することのできるＤ／Ａコンバータを提供することを目的とする。

上記目的を達成するために、本明細書中に開示されたＤ／Ａコンバータは、複数段の抵抗ストリングと、各段の抵抗ストリング間に設けられた段間スイッチと、最終段の抵抗ストリングとアナログ信号の出力端との間に設けられた出力スイッチと、デジタル信号に応じて前記段間スイッチと前記出力スイッチを制御するデコーダと、を有する多段抵抗ストリング型のＤ／Ａコンバータであって、初段以外の抵抗ストリングは、その前段に設けられた段間スイッチの上側出力端と下側出力端との間に直列接続された複数のＭＯＳトランジスタ群で構成されており、前記複数のＭＯＳトランジスタ群は、それぞれ、前記段間スイッチを構成するＭＯＳトランジスタと同一または略同一のオン抵抗値を持つＭＯＳトランジスタを１個以上直列接続して成るＭＯＳトランジスタ列を少なくとも１列含み、前記複数のＭＯＳトランジスタ群のうち、少なくとも一つは、複数の前記ＭＯＳトランジスタ列を並列接続して成り、前記デコーダは、初段以外の抵抗ストリングに電流を流すときには、各段の合成抵抗値が常に一定となるように前記複数のＭＯＳトランジスタ群を制御する構成（第１の構成）とされている。

なお、上記第１の構成から成るＤ／Ａコンバータにおいて、前記出力スイッチは、最終段の抵抗ストリングを構成する前記複数のＭＯＳトランジスタ群の各一端から各々出力される複数の出力電圧のうち、いずれか一つを前記アナログ信号として出力する構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成るＤ／Ａコンバータにおいて、前記段間スイッチと前記複数のＭＯＳトランジスタ群を各々構成するＭＯＳトランジスタは、それぞれ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または、ＣＭＯＳトランジスタである構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成るＤ／Ａコンバータにおいて、初段の抵抗ストリングは、複数の抵抗素子またはＭＯＳトランジスタで構成されている構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成るＤ／Ａコンバータにおいて、前記段間スイッチは、入力端毎の接続先が前記上側出力端と前記下側出力端の双方に切替可能な構成とされており、前記デコーダは、前記上側出力端の印加電圧が前記下側出力端の印加電圧よりも高くなるように前記段間スイッチを制御する構成（第５の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成るＤ／Ａコンバータにおいて、前記段間スイッチは、入力端毎の接続先が前記上側出力端と前記下側出力端の一方に固定された構成とされており、前記デコーダは、前記段間スイッチの切り替わり毎に前記抵抗ストリング及び前記出力スイッチを上下反転して制御する構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成るＤ／Ａコンバータにおいて、前記デコーダは、初段以外の抵抗ストリングから最低電圧または最高電圧を出力する際に、当該抵抗ストリングに電流が流れないように前記複数のＭＯＳトランジスタ群または前記段間スイッチを制御する構成（第７の構成）にするとよい。

また、本明細書中に開示されたモータ駆動装置は、スピンドルモータを駆動するスピンドルモータ駆動部と、ボイスコイルモータを駆動するボイスコイルモータ駆動部と、デジタル信号をアナログ信号に変換して前記ボイスコイルモータに伝達する上記第１〜第７いずれかの構成から成るＤ／Ａコンバータと、を有する構成（第８の構成）とされている。

また、本明細書中に開示された磁気ディスク記憶装置は、プラッタと、前記プラッタに対してデータを読み書きする磁気ヘッドと、その先端に前記磁気ヘッドを担持するスイングアームと、前記プラッタを回転させるスピンドルモータと、前記スイングアームを円弧運動させるボイスコイルモータと、前記スピンドルモータ及び前記ボイスコイルモータを駆動する上記第８の構成から成るモータ駆動装置と、を有する構成（第９の構成）とされている。

また、本明細書中に開示された電子機器は、上記第９の構成から成る磁気ディスク記憶装置を有する構成（第１０の構成）とされている。

本発明によれば、回路面積や消費電力を増大せずにＤＮＬを改善することのできるＤ／Ａコンバータを提供することが可能となる。

Ｄ／Ａコンバータの基本構成を示す回路図 Ｄ／Ａコンバータの第１実施形態を示す回路図 第１実施形態のＤ／Ａ変換動作を説明するためのタイミングチャート Ｄ／Ａコンバータの第２実施形態を示す回路図 第２実施形態のＤ／Ａ変換動作を説明するためのタイミングチャート Ｄ／Ａコンバータの第３実施形態を示す回路図 第３実施形態のＤ／Ａ変換動作を説明するためのタイミングチャート Ｄ／Ａコンバータの第４実施形態を示す回路図 第４実施形態のＤ／Ａ変換動作を説明するためのタイミングチャート 第１実施形態と第２実施形態との相違点を説明するための対比図 ＭＯＳトランジスタ群の第１構成例を示す模式図 ＲＯＵＴ０〜１間の直列抵抗値を常に５ｒとする場合の模式図 ＭＯＳトランジスタ群の第２構成例を示す模式図 ＲＯＵＴ０〜１間の直列抵抗値を常に４ｒとする場合の模式図 ハードディスクドライブの一構成例を示す斜視図 ＨＤＤコントローラの一構成例を示すブロック図 デスクトップパソコンの一構成例を示す外観図 Ｄ／Ａコンバータの第１従来例を示す回路図 Ｄ／Ａコンバータの第２従来例を示す回路図

＜基本構成＞
図１は、Ｄ／Ａコンバータの基本構成を示す回路図である。本構成例のＤ／Ａコンバータ１は、抵抗ストリング１０及び２０と、段間スイッチ３０と、出力スイッチ４０と、デコーダ５０と、を有する多段抵抗ストリング型のＤ／Ａコンバータである。なお、以下では、抵抗ストリングの段数を２として詳細な説明を行うが、抵抗ストリングの段数は３以上であっても構わない。

初段の抵抗ストリング１０は、上側電圧ＶＨと下側電圧ＶＬとの間に直列接続された複数の抵抗素子１１（抵抗値：Ｒ）を含み、上側電圧ＶＨと下側電圧ＶＬとの間を抵抗分割して複数の分圧電圧を生成する。なお、デジタル信号Ｓｉｎの上位ｍビットに応じて抵抗ストリング１０により２^m＋１通りの分圧電圧を生成する場合、上側電圧ＶＨと下側電圧ＶＬの双方を分圧電圧に含む構成では、抵抗素子１１が２^m個必要となる。ただし、抵抗ストリング１０の構成はこれに限定されるものではなく、上側電圧ＶＨと下側電圧ＶＬの一方のみを出力に含む構成や、上側電圧ＶＨと下側電圧ＶＬの双方を出力に含まない構成とすることも任意である。

２段目の抵抗ストリング２０は、その前段に設けられた段間スイッチ３０の上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０との間に直列接続された複数のＭＯＳ［metal oxide semiconductor］トランジスタ群２１で構成されている。複数のＭＯＳトランジスタ群２１は、それぞれ、段間スイッチ３０を構成するＭＯＳトランジスタ（オン抵抗値：ｒ＿ｓｗ）と同一または略同一のオン抵抗値を持つＭＯＳトランジスタ（オン抵抗値：ｒ）を１個以上直列接続して成るＭＯＳトランジスタ列を少なくとも１列含む。また、複数のＭＯＳトランジスタ群２１のうち、少なくとも一つは、複数のＭＯＳトランジスタ列（例えばｒ、２ｒ、３ｒ、…）を並列接続して成る。このように、２段目の抵抗ストリング２０では、ＭＯＳトランジスタのオン抵抗を利用することにより、上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０との間で出力分圧が行われる。

段間スイッチ３０は、初段の抵抗ストリング１０と２段目の抵抗ストリング２０との間に設けられている。段間スイッチ３０は、初段の抵抗ストリング１０を構成する複数の抵抗素子１１からいずれか一つを選択し、その両端電圧を上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０に各々出力する。ただし、上側出力端ＲＯＵＴ１に接続されるスイッチ群と下側出力端ＲＯＵＴ０に接続されるスイッチ群のうち、一方のスイッチ群を全てオープン状態とする場合には、抵抗素子１１の両端電圧ではなく、一端電圧が出力される。

出力スイッチ４０は、２段目（最終段）の抵抗ストリング２０とアナログ信号Ｖｏｕｔの出力端との間に設けられている。出力スイッチ４０は、抵抗ストリング２０を構成する複数のＭＯＳトランジスタ群２１の各一端から各々出力される複数の出力電圧のうち、いずれか一つをアナログ信号Ｖｏｕｔとして出力する。

デコーダ５０は、デジタル信号Ｓｉｎに応じて段間スイッチ３０と出力スイッチ４０を制御する。その際、デコーダ５０は、抵抗ストリング２０に電流を流すときには、抵抗ストリング２０の合成抵抗値（言い換えれば、オン状態とされたＭＯＳトランジスタの直列数）が常に一定となるように複数のＭＯＳトランジスタ群２１を制御する。

上記したように、本構成例のＤ／Ａコンバータ１において、２段目の抵抗ストリング２０は、抵抗素子ではなくＭＯＳトランジスタ群２１で構成されている。そして、ＭＯＳトランジスタ群２１の最小構成単位となるＭＯＳトランジスタは、そのオン抵抗値（ｒ）が段間スイッチ３０を構成するＭＯＳトランジスタのオン抵抗値（ｒ＿ｓｗ）と同一または略同一となるように設計されている。具体的には、段間スイッチ３０と複数のＭＯＳトランジスタ群２１を各々構成するＭＯＳトランジスタとして、それぞれ、同一プロセスで形成された同種のＭＯＳトランジスタ（ＰＭＯＳ［P-channel type MOS］トランジスタ、ＮＭＯＳ［N-channel type MOS］トランジスタ、または、ＣＭＯＳ［complementary MOS］トランジスタ）が用いられている。

このような構成することにより、段間スイッチ３０を構成するＭＯＳトランジスタを抵抗ストリング２０の一部とみなすことができる。従って、Ｄ／Ａコンバータ１のＤＮＬを改善するためにｒ＞＞ｒ＿ｓｗとしたりバッファアンプを設けたりする必要がなくなる。従って、回路面積や消費電力を増大せずにＤ／Ａコンバータ１のＤＮＬをほぼ０まで改善することが可能となる。

また、複数のＭＯＳトランジスタ列（例えばｒ、２ｒ、３ｒ、…）を並列接続してＭＯＳトランジスタ群２１を構成することにより、出力スイッチ４０を構成するＭＯＳトランジスタの個数を削減することができる。例えば、デジタル信号Ｓｉｎの下位ｎビットに応じて抵抗ストリング２０の出力を２ⁿ通りに切り替える場合であっても、出力スイッチ４０を構成するＭＯＳトランジスタの個数は２ⁿ個よりも少なくて済む。従って、アナログ信号Ｖｏｕｔの印加端に付随する寄生容量（ＭＯＳトランジスタのゲート容量）を抑制することができるので、Ｄ／Ａコンバータ１の高速化（アナログ信号Ｖｏｕｔのセトリング時間短縮）を実現することが可能となる。

その際、複数のＭＯＳトランジスタ群２１は、抵抗ストリング２０に電流を流すときには、抵抗ストリング２０の合成抵抗値が常に一定となるように制御されるので、抵抗ストリング２０の分圧比が崩れることはない。

＜第１実施形態＞
図２は、Ｄ／Ａコンバータの第１実施形態を示す回路図である。第１実施形態のＤ／Ａコンバータ１において、初段の抵抗ストリング１０は、下側電圧ＶＬの印加端から順に、少なくとも抵抗素子１１−１〜１１−４を含んでいる。

段間スイッチ３０は、少なくとも上側スイッチ素子３１Ｈ〜３４Ｈと下側スイッチ素子３１Ｌ〜３４Ｌを含んでいる。上側スイッチ素子３１Ｈ〜３４Ｈは、それぞれ、抵抗素子１１−１〜１１−４の各高電位端と上側出力端ＲＯＵＴ１との間を各々導通／遮断する。一方、下側スイッチ素子３１Ｌ〜３４Ｌは、それぞれ、抵抗素子１１−１〜１１−４の各低電位端と下側出力端ＲＯＵＴ０との間を各々導通／遮断する。なお、上側スイッチ素子３１Ｈ〜３４Ｈ、及び、下側スイッチ素子３１Ｌ〜３４Ｌは、それぞれ、ＭＯＳトランジスタ（オン抵抗値：ｒ＿ｓｗ）で構成されている。

上側スイッチ素子３１Ｈと下側スイッチ素子３１Ｌは、それぞれ制御信号ＳＷ１＜０＞がハイレベルであるときにオンとなり、制御信号ＳＷ１＜０＞がローレベルであるときにオフとなる。従って、制御信号ＳＷ１＜０＞がハイレベルであるときには、抵抗素子１１−１の高電位端が上側出力端ＲＯＵＴ１と導通され、抵抗素子１１−１の低電位端が下側出力端ＲＯＵＴ０と導通された状態、すなわち、初段の抵抗ストリング１０から抵抗素子１１−１の両端電圧が出力される状態となる。

上側スイッチ素子３２Ｈと下側スイッチ素子３２Ｌは、それぞれ制御信号ＳＷ１＜１＞がハイレベルであるときにオンとなり、制御信号ＳＷ１＜１＞がローレベルであるときにオフとなる。従って、制御信号ＳＷ１＜１＞がハイレベルであるときには、抵抗素子１１−２の高電位端が上側出力端ＲＯＵＴ１と導通され、抵抗素子１１−２の低電位端が下側出力端ＲＯＵＴ０と導通された状態、すなわち、初段の抵抗ストリング１０から抵抗素子１１−２の両端電圧が出力される状態となる。

上側スイッチ素子３３Ｈと下側スイッチ素子３３Ｌは、それぞれ制御信号ＳＷ１＜２＞がハイレベルであるときにオンとなり、制御信号ＳＷ１＜２＞がローレベルであるときにオフとなる。従って、制御信号ＳＷ１＜２＞がハイレベルであるときには、抵抗素子１１−３の高電位端が上側出力端ＲＯＵＴ１と導通され、抵抗素子１１−３の低電位端が下側出力端ＲＯＵＴ０と導通された状態、すなわち、初段の抵抗ストリング１０から抵抗素子１１−３の両端電圧が出力される状態となる。

上側スイッチ素子３４Ｈと下側スイッチ素子３４Ｌは、それぞれ制御信号ＳＷ１＜３＞がハイレベルであるときにオンとなり、制御信号ＳＷ１＜３＞がローレベルであるときにオフとなる。従って、制御信号ＳＷ１＜３＞がハイレベルであるときには、抵抗素子１１−４の高電位端が上側出力端ＲＯＵＴ１と導通され、抵抗素子１１−４の低電位端が下側出力端ＲＯＵＴ０と導通された状態、すなわち、初段の抵抗ストリング１０から抵抗素子１１−４の両端電圧が出力される状態となる。

このように、第１実施形態のＤ／Ａコンバータ１において、段間スイッチ３０は、入力端毎の接続先が上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０の双方に切替可能な構成とされており、デコーダ５０は、上側出力端ＲＯＵＴ１の印加電圧が下側出力端ＲＯＵＴ０の印加電圧よりも高くなるように、制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞を用いて段間スイッチ３０を制御する。

２段目の抵抗ストリング２０は、段間スイッチ３０の上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０との間に直列接続された４つのＭＯＳトランジスタ群２１−１〜２１−４で構成されている。

各ＭＯＳトランジスタ群２１−１〜２１−４は、それぞれ、２個のＭＯＳトランジスタ（オン抵抗値：ｒ）を直列接続して成る第１ＭＯＳトランジスタ列ｒ１１〜ｒ４１と、４個のＭＯＳトランジスタ（オン抵抗値：ｒ）を直列接続して成る第２ＭＯＳトランジスタ列ｒ１２〜ｒ４２と、を並列接続して成る。

ＭＯＳトランジスタ群２１−１に着目すると、第１ＭＯＳトランジスタ列ｒ１１は、制御信号ＳＷ２＜１＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜１＞がローレベルであるときにオフとなる。一方、第２ＭＯＳトランジスタ列ｒ１２は、反転制御信号ＳＷ２Ｂ＜１＞（＝制御信号ＳＷ２＜１＞の論理反転信号）がハイレベルであるときにオンとなり、反転制御信号ＳＷ２Ｂ＜１＞がローレベルであるときにオフとなる。このようなスイッチング制御により、ＭＯＳトランジスタ群２１−１のオン抵抗値は、制御信号ＳＷ２＜１＞がハイレベルであるときに「２ｒ」となり、制御信号ＳＷ２＜１＞がローレベルであるときに「４ｒ」となる。

また、ＭＯＳトランジスタ群２１−２に着目すると、第１ＭＯＳトランジスタ列ｒ２１は、制御信号ＳＷ２＜３＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜３＞がローレベルであるときにオフとなる。一方、第２ＭＯＳトランジスタ列ｒ２２は、反転制御信号ＳＷ２Ｂ＜３＞（＝制御信号ＳＷ２＜３＞の論理反転信号）がハイレベルであるときにオンとなり、反転制御信号ＳＷ２Ｂ＜３＞がローレベルであるときにオフとなる。このようなスイッチング制御により、ＭＯＳトランジスタ群２１−２のオン抵抗値は、制御信号ＳＷ２＜３＞がハイレベルであるときに「２ｒ」となり、制御信号ＳＷ２＜３＞がローレベルであるときに「４ｒ」となる。

また、ＭＯＳトランジスタ群２１−３に着目すると、第１ＭＯＳトランジスタ列ｒ３１は、制御信号ＳＷ２＜５＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜５＞がローレベルであるときにオフとなる。一方、第２ＭＯＳトランジスタ列ｒ３２は、反転制御信号ＳＷ２Ｂ＜５＞（＝制御信号ＳＷ２＜５＞の論理反転信号）がハイレベルであるときにオンとなり、反転制御信号ＳＷ２Ｂ＜５＞がローレベルであるときにオフとなる。このようなスイッチング制御により、ＭＯＳトランジスタ群２１−３のオン抵抗値は、制御信号ＳＷ２＜５＞がハイレベルであるときに「２ｒ」となり、制御信号ＳＷ２＜５＞がローレベルであるときに「４ｒ」となる。

また、ＭＯＳトランジスタ群２１−４に着目すると、第１ＭＯＳトランジスタ列ｒ４１は、制御信号ＳＷ２＜７＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜７＞がローレベルであるときにオフとなる。一方、第２ＭＯＳトランジスタ列ｒ４２は、反転制御信号ＳＷ２Ｂ＜７＞（＝制御信号ＳＷ２＜７＞の論理反転信号）がハイレベルであるときにオンとなり、反転制御信号ＳＷ２Ｂ＜７＞がローレベルであるときにオフとなる。このようなスイッチング制御により、ＭＯＳトランジスタ群２１−４のオン抵抗値は、制御信号ＳＷ２＜７＞がハイレベルであるときに「２ｒ」となり、制御信号ＳＷ２＜７＞がローレベルであるときに「４ｒ」となる。

出力スイッチ４０は、５つのスイッチ素子４１〜４５を含む。スイッチ素子４１は、ＭＯＳトランジスタ群２１−１の低電位端（段間スイッチ３０の下側出力端ＲＯＵＴ０）とアナログ信号Ｖｏｕｔの出力端との間に接続されている。スイッチ素子４２は、ＭＯＳトランジスタ群２１−１の高電位端（ＭＯＳトランジスタ群２１−２の低電位端）とアナログ信号Ｖｏｕｔの出力端との間に接続されている。スイッチ素子４３は、ＭＯＳトランジスタ群２１−２の高電位端（ＭＯＳトランジスタ群２１−３の低電位端）とアナログ信号Ｖｏｕｔの出力端との間に接続されている。スイッチ素子４４は、ＭＯＳトランジスタ群２１−３の高電位端（ＭＯＳトランジスタ群２１−４の低電位端）とアナログ信号Ｖｏｕｔの出力端との間に接続されている。スイッチ素子４５は、ＭＯＳトランジスタ群２１−４の高電位端（段間スイッチ３０の上側出力端ＲＯＵＴ１）とアナログ信号Ｖｏｕｔの出力端との間に接続されている。

スイッチ素子４１は、制御信号ＳＷ２＜０＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜０＞がローレベルであるときにオフとなる。スイッチ素子４２は、制御信号ＳＷ２＜２＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜２＞がローレベルであるときにオフとなる。スイッチ素子４３は、制御信号ＳＷ２＜４＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜４＞がローレベルであるときにオフとなる。スイッチ素子４４は、制御信号ＳＷ２＜６＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜６＞がローレベルであるときにオフとなる。スイッチ素子４５は、制御信号ＳＷ２＜８＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜８＞がローレベルであるときにオフとなる。

図３は、第１実施形態のＤ／Ａ変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Ｖｏｕｔ、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞、及び、制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞が描写されている。以下では、図示の便宜上、デジタル信号Ｓｉｎにおける最下位５ビット分（これよりも上位ビットは全て「０」とする）のＤ／Ａ変換動作を例に挙げて詳細な説明を行う。また、本図に描写された分圧電圧Ｖｉ（ただしｉ＝１、２、３…）は、初段Ｒのみによる分圧電圧（ｒ、ｒ＿ｓｗを無視したときの分圧電圧）であり、Ｖｉ＝ｉ／Ｍ×（ＶＨ−ＶＬ）で表される。ただし、Ｍは初段Ｒの個数である。

デコーダ５０は、デジタル信号Ｓｉｎにおける最下位５ビットのうち、上位２ビットに応じて制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞を生成し、下位３ビットに応じて制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞を生成する。

Ｓｉｎ＝０ｄ（…０００００ｂ）〜７ｄ（…００１１１ｂ）である場合、デコーダ５０は、制御信号ＳＷ１＜０＞をハイレベルとし、制御信号ＳＷ１＜１＞〜ＳＷ１＜３＞をいずれもローレベルとする。従って、段間スイッチ３０では、抵抗素子１１−１の両端電圧（Ｖ（Ａ１）及びＶＬ）が選択された状態となる。なお、電圧Ｖ（Ａ１）は、点Ａ１の電圧であり、デジタル信号Ｓｉｎのコード値に応じて変化する。具体的には、Ｓｉｎ＝０ｄ〜７ｄのとき、Ｖ（Ａ１）＝（Ｒ／／Σｒ）／｛Ｒ／／Σｒ＋（Ｍ−１）Ｒ｝となり、Ｓｉｎ＝８ｄ〜のとき、Ｖ（Ａ１）＝Ｒ／｛Ｒ／／Σｒ＋（Ｍ−１）Ｒ｝となる。ただし、Σｒ＝２×ｒ＿ｓｗ＋１４×ｒであり、Ｒ／／Σｒ＝Ｒ×Σｒ／（Ｒ＋Σｒ）であり、Ｍは初段抵抗Ｒの個数である。

なお、Ｓｉｎ＝０ｄ（…０００００ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜０＞及びＳＷ２＜１＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜２＞〜ＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ１１と、第２ＭＯＳトランジスタ列ｒ２２、ｒ３２、及び、ｒ４２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−１の低電位端（段間スイッチ３０の下側出力端ＲＯＵＴ０）に印加される電圧をアナログ信号Ｖｏｕｔ（０ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（０ｄ）は、下側電圧ＶＬよりも抵抗１つ分（１×ｒ＿ｓｗ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（０ｄ）は、合計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を１／１６に分圧した電圧値となる。

また、Ｓｉｎ＝１ｄ（…００００１ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜１＞及びＳＷ２＜２＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞、及び制御信号ＳＷ２＜３＞〜ＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ１１と第２ＭＯＳトランジスタ列ｒ２２、ｒ３２及びｒ４２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−２の低電位端（ＭＯＳトランジスタ群２１−１の高電位端）に印加される電圧をアナログ信号Ｖｏｕｔ（１ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（１ｄ）は、アナログ信号Ｖｏｕｔ（０ｄ）よりも抵抗２つ分（２×ｒ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（１ｄ）は、計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を３／１６に分圧した電圧値となる。

また、Ｓｉｎ＝２ｄ（…０００１０ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜２＞及びＳＷ２＜３＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞及びＳＷ２＜１＞、並びに制御信号ＳＷ２＜４＞〜ＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ２１と第２ＭＯＳトランジスタ列ｒ１２、ｒ３２、及び、ｒ４２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−２の低電位端（ＭＯＳトランジスタ群２１−１の高電位端）に印加される電圧をアナログ信号Ｖｏｕｔ（２ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（２ｄ）は、アナログ信号Ｖｏｕｔ（１ｄ）よりもさらに抵抗２つ分（２×ｒ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（２ｄ）は、計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を５／１６に分圧した電圧値となる。

また、Ｓｉｎ＝３ｄ（…０００１１ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜３＞及びＳＷ２＜４＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞〜ＳＷ２＜２＞、及び、制御信号ＳＷ２＜５＞〜ＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ２１と、第２ＭＯＳトランジスタ列ｒ１２、ｒ３２、及び、ｒ４２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−３の低電位端（ＭＯＳトランジスタ群２１−２の高電位端）に印加される電圧をアナログ信号Ｖｏｕｔ（３ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（３ｄ）は、アナログ信号Ｖｏｕｔ（２ｄ）よりもさらに抵抗２つ分（２×ｒ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（３ｄ）は、計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を７／１６に分圧した電圧値となる。

また、Ｓｉｎ＝４ｄ（…００１００ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜４＞及びＳＷ２＜５＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞〜ＳＷ２＜３＞、及び、制御信号ＳＷ２＜６＞〜ＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ３１と、第２ＭＯＳトランジスタ列ｒ１２、ｒ２２、及び、ｒ４２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−３の低電位端（ＭＯＳトランジスタ群２１−２の高電位端）に印加される電圧をアナログ信号Ｖｏｕｔ（４ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（４ｄ）は、アナログ信号Ｖｏｕｔ（３ｄ）よりもさらに抵抗２つ分（２×ｒ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（４ｄ）は、計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を９／１６に分圧した電圧値となる。

また、Ｓｉｎ＝５ｄ（…００１０１ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜５＞及びＳＷ２＜６＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞〜ＳＷ２＜４＞、並びに制御信号ＳＷ２＜７＞及びＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ３１と第２ＭＯＳトランジスタ列ｒ１２、ｒ２２、及び、ｒ４２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−４の低電位端（ＭＯＳトランジスタ群２１−３の高電位端）に印加される電圧をアナログ信号Ｖｏｕｔ（５ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（５ｄ）は、アナログ信号Ｖｏｕｔ（４ｄ）よりもさらに抵抗２つ分（２×ｒ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（５ｄ）は、計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を１１／１６に分圧した電圧値となる。

また、Ｓｉｎ＝６ｄ（…００１１０ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜６＞及びＳＷ２＜７＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞〜ＳＷ２＜５＞、及び、制御信号ＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ４１と第２ＭＯＳトランジスタ列ｒ１２、ｒ２２、及び、ｒ３２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−４の低電位端（ＭＯＳトランジスタ群２１−３の高電位端）に印加される電圧をアナログ信号Ｖｏｕｔ（６ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（６ｄ）は、アナログ信号Ｖｏｕｔ（５ｄ）よりもさらに抵抗２つ分（２×ｒ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（６ｄ）は、計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を１３／１６に分圧した電圧値となる。

また、Ｓｉｎ＝７ｄ（…００１１１ｂ）である場合、デコーダ５０は、制御信号ＳＷ２＜７＞及びＳＷ２＜８＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞〜ＳＷ２＜６＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ４１と、第２ＭＯＳトランジスタ列ｒ１２、ｒ２２、及び、ｒ３２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−４の高電位端（段間スイッチ３０の上側出力端ＲＯＵＴ１）に印加される電圧をアナログ信号Ｖｏｕｔ（７ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（７ｄ）は、アナログ信号Ｖｏｕｔ（６ｄ）よりもさらに抵抗２つ分（２×ｒ）だけ高い電圧値、すなわち、アナログ信号Ｖｏｕｔ（７ｄ）は、計１６個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、１４×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を１５／１６に分圧した電圧値となる。このアナログ信号Ｖｏｕｔ（７ｄ）は、分圧電圧Ｖ１よりも抵抗１つ分（１×ｒ＿ｓｗ）だけ低い電圧値となる。

また、Ｓｉｎ＝８ｄ（…０１０００ｂ）以降も、デコーダ５０は、デジタル信号Ｓｉｎの上位ビット値がインクリメントされる毎に、初段の抵抗ストリング１０において、より高電位側に設けられた抵抗素子の両端電圧を選択するように、制御信号ＳＷ１＜ｘ＞（ｘ＝０、１、２、３、…）の生成動作を行う一方、Ｓｉｎ＝０ｄ〜７ｄと同様にして、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行う。

＜第２実施形態＞
図４は、Ｄ／Ａコンバータの第２実施形態を示す回路図である。第２実施形態は、先出の第１実施形態と基本的に同様の構成である。ただし、第２実施形態のＤ／Ａコンバータ１において、デコーダ５０は、初段以外の抵抗ストリング２０から最低電圧（第２実施形態では、下側出力端ＲＯＵＴ０の印加電圧）を出力する際、当該抵抗ストリング２０に電流が流れないように複数のＭＯＳトランジスタ群２１−１〜２１−４を制御する。また、このようなデコーダ制御の変更に伴い、各ＭＯＳトランジスタ群２１−１〜２１−４の構成にも変更が加えられている。そこで、先の第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

ＭＯＳトランジスタ群２１−１は、１個のＭＯＳトランジスタ（オン抵抗値：ｒ）から成る第１ＭＯＳトランジスタ列ｒ１１のみを有する。また、ＭＯＳトランジスタ群２１−２〜２１−４は、それぞれ、１個のＭＯＳトランジスタ（オン抵抗値：ｒ）から成る第１ＭＯＳトランジスタ列ｒ２１〜ｒ４１と、２個のＭＯＳトランジスタ（オン抵抗値：ｒ）を直列接続して成る第２ＭＯＳトランジスタ列ｒ２２〜ｒ４２と、を並列接続して成る。

ＭＯＳトランジスタ群２１−１に着目すると、第１ＭＯＳトランジスタ列ｒ１１は、制御信号ＳＷ２＜１＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜１＞がローレベルであるときにオフとなる。従って、制御信号ＳＷ２＜１＞がハイレベルであるときには、ＭＯＳトランジスタ群２１−１のオン抵抗値が「ｒ」となる。一方、制御信号ＳＷ２＜１＞がローレベルであるときには、ＭＯＳトランジスタ群２１−１がオープン状態となり、延いては、２段目の抵抗ストリング２０に電流が流れない状態となる。

また、ＭＯＳトランジスタ群２１−２〜２１−４に着目すると、各々のオン抵抗値は、それぞれ、制御信号ＳＷ２＜３＞、ＳＷ２＜５＞、及び、ＳＷ２＜７＞がハイレベルであるときに「ｒ」となり、制御信号ＳＷ２＜３＞、ＳＷ２＜５＞、及び、ＳＷ２＜７＞がローレベルであるときに「２ｒ」となる。

図５は、第２実施形態のＤ／Ａ変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Ｖｏｕｔ、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞、及び、制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞が描写されている。以下では、図示の便宜上、デジタル信号Ｓｉｎにおける最下位５ビット分（これよりも上位ビットは全て「０」とする）のＤ／Ａ変換動作を例に挙げて詳細な説明を行う。

デコーダ５０は、デジタル信号Ｓｉｎにおける最下位５ビットのうち、上位２ビットに応じて制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞を生成し、下位３ビットに応じて制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞を生成する。この点については、先出の第１実施形態と何ら変わりがない。

Ｓｉｎ＝０ｄ〜７ｄである場合、デコーダ５０は、制御信号ＳＷ１＜０＞をハイレベルとし、制御信号ＳＷ１＜１＞〜ＳＷ１＜３＞をいずれもローレベルとする。従って、段間スイッチ３０では、抵抗素子１１−１の両端電圧（Ｖ（Ａ１）及びＶＬ）が選択された状態となる。この点についても、先出の第１実施形態と何ら変わりがない。

また、Ｓｉｎ＝０ｄである場合、デコーダ５０は、制御信号ＳＷ２＜０＞をハイレベルとする一方、少なくとも、制御信号ＳＷ２＜１＞、ＳＷ２＜２＞、ＳＷ２＜４＞、ＳＷ２＜６＞、及び、ＳＷ２＜８＞をローレベルとする。従って、２段目の抵抗ストリング２０は、これを介した電流経路が遮断された状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−１の低電位端（段間スイッチ３０の下側出力端ＲＯＵＴ０）に印加される電圧をアナログ信号Ｖｏｕｔ（０ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（０ｄ）としては、下側電圧ＶＬがそのまま出力される。

なお、制御信号ＳＷ２＜１＞をローレベルとしたことに伴い、抵抗ストリング２０がオープン状態となるので、抵抗ストリング２０の合成抵抗値が一定となるように制御する必要はなくなる。つまり、制御信号ＳＷ２＜３＞、ＳＷ２＜５＞、及び、ＳＷ２＜７＞の論理レベルは不問となるが、例えば、デジタル信号Ｓｉｎが１つずつインクリメントされるケースが多いことを考慮して、Ｓｉｎ＝１ｄ時の論理レベル（ＳＷ２＜３＞＝Ｈ、ＳＷ２＜５＞＝ＳＷ２＜７＞＝Ｌ）に予め設定しておくことが望ましい。

また、Ｓｉｎ＝１ｄである場合には、デコーダ５０は、制御信号ＳＷ２＜０＞、ＳＷ２＜１＞、及び、ＳＷ２＜３＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜２＞及び制御信号ＳＷ２＜４＞〜ＳＷ２＜８＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ１１及びｒ２１と第２ＭＯＳトランジスタ列ｒ３２及びｒ４２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−１の低電位端（段間スイッチ３０の下側出力端ＲＯＵＴ０）に印加される電圧をアナログ信号Ｖｏｕｔ（１ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（１ｄ）は、アナログ信号Ｖｏｕｔ（０ｄ）よりも抵抗１つ分（１×ｒ＿ｓｗ）だけ高い電圧値となる。すなわち、アナログ信号Ｖｏｕｔ（１ｄ）は、計８個のＭＯＳトランジスタ（２×ｒ＿ｓｗ、６×ｒ）を用いて、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を１／８に分圧した電圧値となる。

また、Ｓｉｎ＝２ｄ〜７ｄである場合、デコーダ５０は、制御信号ＳＷ２＜１＞をハイレベルに維持した上で、隣り合う制御信号ＳＷ２＜ｉ＞及びＳＷ２＜ｉ＋１＞（ｉ＝２〜７）を順次ハイレベルに切り替えていく。従って、アナログ信号Ｖｏｕｔ（２ｄ）〜Ｖｏｕｔ（７ｄ）は、それぞれ、電圧Ｖ（Ａ１）と下側電圧ＶＬとの間を２／８〜７／８に分圧した電圧値となる。

また、Ｓｉｎ＝８ｄ以降も、デコーダ５０は、デジタル信号Ｓｉｎの上位ビット値がインクリメントされる毎に、初段の抵抗ストリング１０において、より高電位側に設けられた抵抗素子の両端電圧を選択するように、制御信号ＳＷ１＜ｘ＞（ｘ＝０、１、２、３、…）の生成動作を行う一方、Ｓｉｎ＝０ｄ〜７ｄと同様にして、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行う。

このように、第２実施形態であれば、第１実施形態と比べて、２段目の抵抗ストリング２０を構成するＭＯＳトランジスタの個数（延いてはチップ内の占有面積）を半減することが可能となる。その理由については後ほど詳細に説明する。なお、第２実施形態では、最低電圧の出力時に抵抗ストリング２０をオープン状態とする例を挙げたが、これとは反対に、最高電圧の出力時に抵抗ストリング２０をオープン状態としても構わない。また、抵抗ストリング２０をオープン状態とするのではなく、段間スイッチ３０に含まれる上側スイッチ素子３１Ｈ〜３４Ｈと下側スイッチ素子３１Ｌ〜３４Ｌのうち、一方のスイッチ群を全てオープン状態とするように制御する構成としても、上記と同様の効果を享受することが可能である。

＜第３実施形態＞
図６は、Ｄ／Ａコンバータの第３実施形態を示す回路図である。第３実施形態は、先出の第１実施形態と基本的に同様の構成である。ただし、第３実施形態のＤ／Ａコンバータ１において、段間スイッチ３０は、入力端毎の接続先が上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０の一方に固定された構成とされている。また、このような回路構成の変更に伴い、デコーダ制御にも変更が加えられている。そこで、先の第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。

段間スイッチ３０は、少なくともスイッチ素子３１〜３４を含んでいる。スイッチ素子３１は、下側電圧ＶＬの印加端と下側出力端ＲＯＵＴ０との間を導通／遮断する。スイッチ素子３２は、抵抗素子１１−１及び１１−２の接続ノードと上側出力端ＲＯＵＴ１との間を導通／遮断する。スイッチ素子３３は、抵抗素子１１−２及び１１−３の接続ノードと下側出力端ＲＯＵＴ０との間を導通／遮断する。スイッチ素子３４は、抵抗素子１１−３及び１１−４の接続ノードと上側出力端ＲＯＵＴ１との間を導通／遮断する。なお、スイッチ素子３１〜３４は、それぞれ、ＭＯＳトランジスタ（オン抵抗値：ｒ＿ｓｗ）で構成されている。

スイッチ素子３１〜３４は、それぞれ、制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞がハイレベルであるときにオンとなり、制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞がローレベルであるときにオフとなる。例えば、抵抗素子１１−１の両端電圧を出力するときには、制御信号ＳＷ１＜０＞及びＳＷ１＜１＞がハイレベルとされる。このとき、上側出力端ＲＯＵＴ１に印加される電圧は、下側出力端ＲＯＵＴ０に印加される電圧よりも高くなる。また、抵抗素子１１−２の両端電圧を出力するときには、制御信号ＳＷ１＜１＞及びＳＷ１＜２＞がハイレベルとされる。このとき、上側出力端ＲＯＵＴ１に印加される電圧は、下側出力端ＲＯＵＴ０に印加される電圧よりも低くなる。

このように、第３実施形態のＤ／Ａコンバータ１において、段間スイッチ３０は、入力端毎の接続先が上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０の一方に固定された構成とされているので、第１実施形態と比べて、段間スイッチ３０を構成するスイッチ素子の個数を半減することが可能となる。

ただし、第３実施形態のＤ／Ａコンバータ１では、段間スイッチ３０の切り替わり（両端電圧が引き出される抵抗素子１１−１〜１１−４の切り替わり）毎に、上側出力端ＲＯＵＴ１と下側出力端ＲＯＵＴ０との間で、印加電圧の上下関係が逆転してしまう。そのため、デコーダ５０は、段間スイッチ３０の切り替わり毎に、２段目の抵抗ストリング２０及び出力スイッチ４０を上下反転して制御する構成とされている。

図７は、第３実施形態のＤ／Ａ変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Ｖｏｕｔ、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞、及び、制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞が描写されている。以下では、図示の便宜上、デジタル信号Ｓｉｎにおける最下位５ビット分（これよりも上位ビットは全て「０」とする）のＤ／Ａ変換動作を例に挙げて詳細な説明を行う。

Ｓｉｎ＝０ｄ〜７ｄである場合には、デコーダ５０は、制御信号ＳＷ１＜０＞及びＳＷ１＜１＞をいずれもハイレベルとし、制御信号ＳＷ１＜２＞及びＳＷ１＜３＞をいずれもローレベルとする。従って、段間スイッチ３０は、抵抗素子１１−１の両端電圧（Ｖ（Ａ１）及びＶＬ）を選択した状態となる。このとき、上側出力端ＲＯＵＴ１に印加される電圧は、下側出力端ＲＯＵＴ０に印加される電圧よりも高くなるので、デコーダ５０は、先の第１実施形態と全く同様にして、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行うことができる。

一方、Ｓｉｎ＝８ｄ（…０１０００ｂ）〜１５ｄ（…０１１１１ｂ）である場合、デコーダ５０は、制御信号ＳＷ１＜１＞及びＳＷ１＜２＞をいずれもハイレベルとし、制御信号ＳＷ１＜０＞及びＳＷ１＜３＞をいずれもローレベルとする。従って、段間スイッチ３０は、抵抗素子１１−２の両端電圧（Ｖ（Ａ２）、Ｖ（Ａ１））を選択した状態となる。ただし、このとき、上側出力端ＲＯＵＴ１に印加される電圧は、下側出力端ＲＯＵＴ０に印加される電圧よりも低くなるので、デコーダ５０は、第１実施形態と異なり、２段目の抵抗ストリング２０と出力スイッチ４０を上下反転して制御するように、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行う必要がある。

例えば、Ｓｉｎ＝８ｄである場合、デコーダ５０は、制御信号ＳＷ２＜７＞及びＳＷ２＜８＞をいずれもハイレベルとする一方、制御信号ＳＷ２＜０＞〜ＳＷ２＜６＞をいずれもローレベルとする。従って、２段目の抵抗ストリング２０は、第１ＭＯＳトランジスタ列ｒ４１と、第２ＭＯＳトランジスタ列ｒ１２、ｒ２２、及び、ｒ３２をオンした状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−４の低電位端（段間スイッチ３０の上側出力端ＲＯＵＴ１）に印加される電圧をアナログ信号Ｖｏｕｔ（８ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（８ｄ）は、分圧電圧Ｖ１よりも抵抗１つ分（１×ｒ＿ｓｗ）だけ高い電圧値となる。

また、Ｓｉｎ＝９ｄ〜１５ｄである場合についても、デコーダ５０は、図７で示したように、２段目の抵抗ストリング２０と出力スイッチ４０を上下反転して制御するように、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行う。

また、Ｓｉｎ＝１６ｄ（…１００００ｂ）以降も、デコーダ５０は、デジタル信号Ｓｉｎの上位ビットがインクリメントされる毎に、初段の抵抗ストリング１０において、より高電位側に設けられた抵抗素子の両端電圧を選択するように、制御信号ＳＷ１＜ｘ＞（ｘ＝０、１、２、３、…）の生成動作を行う一方、上側出力端ＲＯＵＴ１と下側出力端ＲＯＵ１との上下関係に即して、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行う。

＜第４実施形態＞
図８は、Ｄ／Ａコンバータの第４実施形態を示す回路図である。第４実施形態は、先出の第３実施形態と基本的に同様の構成である。ただし、第４実施形態のＤ／Ａコンバータ１において、デコーダ５０は、先出の第２実施形態と同じく、初段以外の抵抗ストリング２０から最低電圧（第４実施形態では上側出力端ＲＯＵＴ１または下側出力端ＲＯＵＴ０の印加電圧）を出力する際、当該抵抗ストリング２０に電流が流れないように複数のＭＯＳトランジスタ群２１−１〜２１−４を制御する。また、このようなデコーダ制御の変更に伴い、各ＭＯＳトランジスタ群２１−１〜２１−４の構成にも変更が加えられている。そこで、先の第３実施形態と同様の構成要素については、図６と同一の符号を付すことで重複した説明を割愛し、以下では第４実施形態の特徴部分について重点的な説明を行う。

ＭＯＳトランジスタ群２１−１〜２１−４は、それぞれ１個のＭＯＳトランジスタ（オン抵抗値：ｒ）から成る第１ＭＯＳトランジスタ列ｒ１１〜ｒ４１と、２個のＭＯＳトランジスタ（オン抵抗値：ｒ）を直列接続して成る第２ＭＯＳトランジスタ列ｒ１２〜ｒ４２と、を並列接続して成る。

ＭＯＳトランジスタ群２１−１に着目すると、第１ＭＯＳトランジスタ列ｒ１１は、制御信号ＳＷ２＜１＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜１＞がローレベルであるときにオフとなる。また、第２ＭＯＳトランジスタ列ｒ１２は、制御信号ＳＷ２＜９＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜９＞がローレベルであるときにオフとなる。従って、制御信号ＳＷ２＜１＞がハイレベルであり、制御信号ＳＷ２＜９＞がローレベルであるときには、ＭＯＳトランジスタ群２１−１のオン抵抗値が「ｒ」となる。一方、制御信号ＳＷ２＜１＞がローレベルであり、制御信号ＳＷ２＜９＞がハイレベルであるときには、ＭＯＳトランジスタ群２１−１のオン抵抗値が「２ｒ」となる。また、制御信号ＳＷ２＜１＞及びＳＷ２＜９＞がいずれもローレベルであるときには、ＭＯＳトランジスタ群２１−１がオープン状態となり、延いては、２段目の抵抗ストリング２０に電流が流れない状態となる。

ＭＯＳトランジスタ群２１−２及び２１−３に着目すると、各々のオン抵抗値は、それぞれ、制御信号ＳＷ２＜３＞及びＳＷ２＜５＞がハイレベルであるときに「ｒ」となり、制御信号ＳＷ２＜３＞及びＳＷ２＜５＞がローレベルであるときに「２ｒ」となる。

ＭＯＳトランジスタ群２１−４に着目すると、第１ＭＯＳトランジスタ列ｒ４１は、制御信号ＳＷ２＜７＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜７＞がローレベルであるときにオフとなる。また、第２ＭＯＳトランジスタ列ｒ４２は、制御信号ＳＷ２＜１０＞がハイレベルであるときにオンとなり、制御信号ＳＷ２＜１０＞がローレベルであるときにオフとなる。従って、制御信号ＳＷ２＜７＞がハイレベルであり、制御信号ＳＷ２＜１０＞がローレベルであるときには、ＭＯＳトランジスタ群２１−４のオン抵抗値が「ｒ」となる。一方、制御信号ＳＷ２＜７＞がローレベルであり、制御信号ＳＷ２＜１０＞がハイレベルであるときは、ＭＯＳトランジスタ群２１−４のオン抵抗値が「２ｒ」となる。また、制御信号ＳＷ２＜７＞及びＳＷ２＜１０＞がいずれもローレベルであるときには、ＭＯＳトランジスタ群２１−４がオープン状態となり、延いては、２段目の抵抗ストリング２０に電流が流れない状態となる。

図９は、第４実施形態のＤ／Ａ変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Ｖｏｕｔ、制御信号ＳＷ２＜０＞〜ＳＷ２＜１０＞、及び、制御信号ＳＷ１＜０＞〜ＳＷ１＜３＞が描写されている。以下では、図示の便宜上、デジタル信号Ｓｉｎにおける最下位５ビット分（これよりも上位ビットは全て「０」とする）のＤ／Ａ変換動作を例に挙げて詳細な説明を行う。

Ｓｉｎ＝０ｄ〜７ｄである場合には、デコーダ５０は、制御信号ＳＷ１＜０＞及びＳＷ１＜１＞をいずれもハイレベルとし、制御信号ＳＷ１＜２＞及びＳＷ１＜３＞をいずれもローレベルとする。従って、段間スイッチ３０は、抵抗素子１１−１の両端電圧（Ｖ（Ａ１）及びＶＬ）を選択した状態となる。このとき、上側出力端ＲＯＵＴ１に印加される電圧は、下側出力端ＲＯＵＴ０に印加される電圧よりも高くなるので、デコーダ５０は、先の第２実施形態（図５）と同様にして、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行うことができる。また、Ｓｉｎ＝０ｄ〜７ｄである場合、デコーダ５０は、制御信号ＳＷ２＜９＞を常にローレベルとし、制御信号ＳＷ２＜１０＞として制御信号ＳＷ２＜７＞の論理反転信号（反転制御信号ＳＷ２Ｂ＜７＞に相当）を出力する。

例えば、Ｓｉｎ＝０ｄである場合、デコーダ５０は、制御信号ＳＷ２＜０＞をハイレベルとする一方、制御信号ＳＷ２＜１＞、ＳＷ２＜２＞、ＳＷ２＜４＞、ＳＷ２＜６＞、ＳＷ２＜８＞、及び、ＳＷ２＜９＞をローレベルとする。従って、２段目の抵抗ストリング２０は、これを介した電流経路が遮断された状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−１の低電位端（段間スイッチ３０の下側出力端ＲＯＵＴ０）に印加される電圧をアナログ信号Ｖｏｕｔ（０ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（０ｄ）としては、下側電圧ＶＬがそのまま出力される。

一方、Ｓｉｎ＝８ｄ〜１５ｄである場合、デコーダ５０は、制御信号ＳＷ１＜１＞及びＳＷ１＜２＞をいずれもハイレベルとし、制御信号ＳＷ１＜０＞及びＳＷ１＜３＞をいずれもローレベルとする。従って、段間スイッチ３０は、抵抗素子１１−２の両端電圧（Ｖ（Ａ２）及びＶ（Ａ１））を選択した状態となる。ただし、このとき、上側出力端ＲＯＵＴ１に印加される電圧は、下側出力端ＲＯＵＴ０に印加される電圧よりも低くなるので、デコーダ５０は、先の第２実施形態（図５）と異なり、２段目の抵抗ストリング２０と出力スイッチ４０を上下反転して制御するように、制御信号ＳＷ２＜０＞〜ＳＷ２＜８＞の生成動作を行う必要がある。また、Ｓｉｎ＝８ｄ〜１５ｄである場合、デコーダ５０は、制御信号ＳＷ２＜１０＞を常にローレベルとし、制御信号ＳＷ２＜９＞として制御信号ＳＷ２＜１＞の論理反転信号（反転制御信号ＳＷ２Ｂ＜１＞に相当）を出力する。

例えば、Ｓｉｎ＝８ｄである場合、デコーダ５０は、制御信号ＳＷ２＜８＞をハイレベルとする一方、制御信号ＳＷ２＜０＞、ＳＷ２＜２＞、ＳＷ２＜４＞、ＳＷ２＜６＞、ＳＷ２＜７＞、及び、ＳＷ２＜１０＞をローレベルとする。従って、２段目の抵抗ストリング２０は、これを介した電流経路が遮断された状態となり、出力スイッチ４０は、ＭＯＳトランジスタ群２１−４の低電位端（段間スイッチ３０の上側出力端ＲＯＵＴ１）に印加される電圧をアナログ信号Ｖｏｕｔ（８ｄ）として選択した状態となる。従って、アナログ信号Ｖｏｕｔ（８ｄ）としては、電圧Ｖ（Ａ１）がそのまま出力される。

このように、第４実施形態であれば、第２実施形態の長所（抵抗ストリング２０の面積削減）と、第３実施形態の長所（段間スイッチ３０の面積削減）をいずれも享受することが可能となる。なお、第４実施形態では、先の第２実施形態と同様、最低電圧の出力時に抵抗ストリング２０をオープン状態とする例を挙げたが、これとは反対に、最高電圧の出力時に抵抗ストリング２０をオープン状態としても構わない。

＜第１実施形態と第２実施形態との対比＞
図１０は、第１実施形態と第２実施形態との相違点を説明するための対比図であり、下側電圧ＶＬの印加端から数えて（ｋ＋１）番目に設けられた抵抗素子の両端電圧を選択していた状態から、（ｋ＋２）番目に設けられた抵抗素子の両端電圧を選択する状態に切り替える際の挙動が模式的に描写されている。

本図で示したように、第１実施形態では、Ｖｏｕｔ（ｋ＊２ⁿ−１）とＶｏｕｔ（ｋ＊２ⁿ）との間に抵抗２つ分（２×ｒ＿ｓｗ）の電位差が生じているので、ｒ：ｒ＿ｓｗ＝１：２となる。一方、第２実施形態では、Ｖｏｕｔ（ｋ＊２ⁿ−１）とＶｏｕｔ（ｋ＊２ⁿ）との間に抵抗１つ分（１×ｒ＿ｓｗ）の電位差しか生じていないので、ｒ：ｒ＿ｓｗ＝１：１となる。

すなわち、第２実施形態では、第１実施形態と比べてｒ＿ｓｗに対するｒの比率を１／２に引き下げることができる。従って、第２実施形態では、第１実施形態と比べて、２段目の抵抗ストリング２０の面積を半減することが可能となる。なお、この考察は、第３実施形態と第４実施形態との間でも成り立つ。

＜ＭＯＳトランジスタ列の直列数＞
上記実施形態では、直列数の異なる複数のＭＯＳトランジスタ列（例えばｒ、２ｒ、３ｒ、…）を並列接続することでＭＯＳトランジスタ群を形成する例を挙げたが、図１１で示すように、直列数の等しい複数のＭＯＳトランジスタ列（例えば４ｒ）を並列接続することでもＭＯＳトランジスタ群を形成することは可能である。図１２は、ＲＯＵＴ０〜１間の直列抵抗値が常に５ｒとなるように制御した場合の模式図である。なお、図１２中の太枠のＭＯＳトランジスタ列は、オン状態であることを示している。４ｒ×４並列のＭＯＳトランジスタ群であれば、ＭＯＳトランジスタ列を１列だけオンさせることで抵抗値が４ｒとなり、２列をオンさせることで抵抗値が２ｒとなり、４列全てをオンさせることで抵抗値が１ｒとなる。

また、上記実施形態では、複数のＭＯＳトランジスタ群のうち、１つのＭＯＳトランジスタ群の直列抵抗値を２ｒ（または１ｒ）とし、その余のＭＯＳトランジスタ群の直列抵抗値をいずれも４ｒ（または２ｒ）とするように制御を行う例を挙げたが、図１３及び図１４で示すように、全てのＭＯＳトランジスタ群の直列抵抗値がいずれも同一値（例えば２ｒ）となる場合があっても構わない。

＜ハードディスクドライブ＞
図１５は、ハードディスクドライブの一構成例を示す斜視図（トップカバーを外した状態）である。本構成例のハードディスクドライブＹは、磁気ディスク記憶装置の一種であり、プラッタＹ１と、磁気ヘッドＹ２と、スイングアームＹ３と、ランプ機構Ｙ４と、ヘッドアンプＹ５と、スピンドルモータＹ６と、ボイスコイルモータＹ７と、ラッチ機構Ｙ８と、インタフェイスコネクタＹ９と、ジャンパスイッチＹ１０と、ＨＤＤコントローラＹ１１と、を有する。

プラッタＹ１は、アルミニウム基板やガラス基板の表面上に磁性層を積層して形成された磁気ディスクである。１台のハードディスクドライブＹには、１枚〜４枚程度のプラッタＹ１が内蔵される。

磁気ヘッドＹ２は、プラッタＹ１に対してデータを読み書きする。

スイングアームＹ３は、その先端に磁気ヘッドＹ２を担持する。

ランプ機構Ｙ４は、プラッタＹ１の非回転時における磁気ヘッドＹ２の退避先であり、プラッタＹ１の最外周よりもさらに外側に設けられている。

ヘッドアンプＹ５は、磁気ヘッドＹ２で得られた再生信号を増幅する。

スピンドルモータＹ６は、プラッタＹ１を一定の回転数（４２００ｒｐｍ、５４００ｒｐｍ、７２００ｒｐｍ、１００００ｒｐｍ、１５０００ｒｐｍなど）で回転させる。

ボイスコイルモータＹ７は、スイングアームＹ３を円弧運動させることにより磁気ヘッドＹ２をプラッタＹ１の半径方向に移動させる。

ラッチ機構Ｙ８は、ハードディスクドライブＹが停止している間、スイングアームＹ３を固定する。

インターフェイスコネクタＹ９は、パソコンなどのマザーボードに実装されるホストインターフェイス回路とケーブルで接続される。

ジャンパスイッチＹ１０は、１台のパソコンに複数のハードディスクドライブを接続する際、ジャンパピンを用いてハードディスクドライブＹの機器設定（マスタ／スレーブなど）を行うためのスイッチである。

なお、図１５では描写されていないが、ハードディスクドライブＹには、各種の電子回路を実装したプリント基板が設けられており、当該プリント基板上には、スピンドルモータＹ６やボイスコイルモータＹ７を駆動するためのＨＤＤ［hard disk drive］コントローラＹ１１が実装されている。

＜ＨＤＤコントローラ＞
図１６は、ＨＤＤコントローラＹ１１の一構成例を示すブロック図である。本構成例のＨＤＤコントローラＹ１１は、先出のＤ／Ａコンバータ１のほか、ロジック部２、スピンドルモータ駆動部３、及び、ボイスコイルモータ駆動部４などを含む。

Ｄ／Ａコンバータ１は、ロジック部２からのデジタル信号をアナログ信号に変換してボイスコイルモータ駆動部４に伝達する。

ロジック部２は、ハードディスクドライブＹの動作を統括的に制御する主体であり、例えば、ＳｏＣ［system-on-a-chip］として実装される。具体的に述べると、ロジック部２は、スピンドルモータ駆動部３やボイスコイルモータ駆動部４への制御信号（デジタル信号）を生成したり、磁気ヘッドＹ２を介してデータの読み書きを行ったりする。

スピンドルモータ駆動部３は、ロジック部２から入力される制御信号に応じてスピンドルモータＹ６を駆動する。

ボイスコイルモータ駆動部４は、ロジック部３からＤ／Ａコンバータ１を介して入力される制御信号に応じてボイスコイルモータＹ７を駆動する。

なお、Ｄ／Ａコンバータ１、スピンドルモータ駆動部３、及び、ボイスコイルモータ駆動部４は、１パッケージのモータ駆動装置（いわゆるシステムモータドライバＩＣ）として実装するとよい。

大容量化（データの高密度化）の著しいハードディスクドライブＹにおいて、高速回転するプラッタＹ１と磁気ヘッドＹ２との間でデータの読み書きを正しく行うためには、ボイスコイルモータＹ７を用いて磁気ヘッドＹ２の位置を高精度に制御する必要がある。

そこで、本構成例のＨＤＤコントローラＹ１１は、ロジック部２からのデジタル信号をアナログ信号に変換してボイスコイルモータ駆動部４に伝達するための手段として、先に説明した高精度のＤ／Ａコンバータ１を有する。従って、磁気ヘッドＹ２の位置を高精度に制御することができるので、データの読み書きを正しく行うことが可能となる。

＜デスクトップパソコン＞
図１７は、ハードディスクドライブを搭載したデスクトップパソコンの一構成例を示す外観図である。本構成例のデスクトップパソコンＸは、本体ケースＸ１０と、液晶モニタＸ２０と、キーボードＸ３０と、マウスＸ４０と、を有する。

本体ケースＸ１０は、中央演算処理装置Ｘ１１、メモリＸ１２、光学ドライブＸ１３、及び、ハードディスクドライブＸ１４などを収納する。

中央演算処理装置Ｘ１１は、ハードディスクドライブＸ１４に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、デスクトップパソコンＸの動作を統括的に制御する。

メモリＸ１２は、中央演算処理装置Ｘ１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。

光学ドライブＸ１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［compact disc］、ＤＶＤ［digital versatile disc］、及び、ＢＤ［Blu-ray（登録商標） disc］などを挙げることができる。

ハードディスクドライブＸ１４（図１５のハードディスクドライブＹに相当）は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大容量補助記憶装置の一つである。

液晶モニタＸ２０は、中央演算処理装置Ｘ１１からの指示に基づいて映像を出力する。

キーボードＸ３０及びマウスＸ４０は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。

＜その他の変形例＞
なお、上記実施形態では、Ｄ／Ａコンバータを搭載したアプリケーションの一例としてハードディスクドライブを挙げたが、Ｄ／Ａコンバータは、ハードディスクドライブ以外のアプリケーションに搭載することも可能である。

また、上記実施形態では、ハードディスクドライブを搭載した電子機器の一例として、デスクトップパソコンを挙げたが、ハードディスクドライブは、デスクトップパソコン以外の電子機器（ノートパソコン、タブレットパソコン、ハードディスクレコーダ、オーディオプレーヤ、ゲーム機など）にも搭載することが可能である。

また、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で、種々の変更を加えることが可能である。例えば、上記実施形態では、初段の抵抗ストリング１０を抵抗素子１１で構成した例を挙げて説明を行ったが、抵抗ストリング１０の構成はこれに限定されるものではなく、直列ないしは並列に接続された複数のＭＯＳトランジスタを用いて初段の抵抗ストリング１０を構成しても構わない。

このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、ハードディスクドライブに搭載されるＤ／Ａコンバータの高精度化を図るために利用することが可能である。

１ Ｄ／Ａコンバータ
２ ロジック部
３ スピンドルモータ駆動部
４ ボイスコイルモータ駆動部
１０ 抵抗ストリング（初段）
１１、１１−１〜１１−４ 抵抗素子
２０ 抵抗ストリング（２段目）
２１、２１−１〜２１−４ ＭＯＳトランジスタ群
ｒ１１、ｒ２１、ｒ３１、ｒ４１ 第１ＭＯＳトランジスタ列
ｒ１２、ｒ２２、ｒ３２、ｒ４２ 第２ＭＯＳトランジスタ列
３０ 段間スイッチ
３１〜３４ スイッチ素子
３１Ｈ〜３４Ｈ 上側スイッチ素子
３１Ｌ〜３４Ｌ 下側スイッチ素子
４０ 出力スイッチ
４１〜４５ スイッチ素子
５０ デコーダ
Ｘ デスクトップパソコン
Ｘ１０ 本体ケース
Ｘ１１ 中央演算処理装置
Ｘ１２ メモリ
Ｘ１３ 光学ドライブ
Ｘ１４ ハードディスクドライブ
Ｘ２０ 液晶モニタ
Ｘ３０ キーボード
Ｘ４０ マウス
Ｙ ハードディスクドライブ
Ｙ１ プラッタ（磁気ディスク）
Ｙ２ 磁気ヘッド
Ｙ３ スイングアーム
Ｙ４ ランプ機構
Ｙ５ ヘッドアンプ
Ｙ６ スピンドルモータ
Ｙ７ ボイスコイルモータ
Ｙ８ ラッチ機構
Ｙ９ インタフェイスコネクタ
Ｙ１０ ジャンパスイッチ
Ｙ１１ ＨＤＤコントローラ

Claims (9)

1. 複数段の抵抗ストリングと、
   各段の抵抗ストリング間に設けられた段間スイッチと、
   最終段の抵抗ストリングとアナログ信号の出力端との間に設けられた出力スイッチと、
   デジタル信号に応じて前記段間スイッチと前記出力スイッチを制御するデコーダと、
   を有する多段抵抗ストリング型のＤ／Ａコンバータであって、
   初段以外の抵抗ストリングは、その前段に設けられた段間スイッチの上側出力端と下側出力端との間に直列接続された複数のＭＯＳトランジスタ群で構成されており、
   前記複数のＭＯＳトランジスタ群は、それぞれ、前記段間スイッチを構成するＭＯＳトランジスタと同一または略同一のオン抵抗値を持つＭＯＳトランジスタを１個以上直列接続して成るＭＯＳトランジスタ列を少なくとも１列含み、
   前記複数のＭＯＳトランジスタ群のうち、少なくとも一つは、複数の前記ＭＯＳトランジスタ列を並列接続して成り、
   前記デコーダは、
   初段以外の抵抗ストリングに電流を流すときには、各段の合成抵抗値が常に一定となるように前記複数のＭＯＳトランジスタ群を制御し、
   初段以外の抵抗ストリングから最低電圧または最高電圧を出力するときには、当該抵抗ストリングに電流が流れないように前記複数のＭＯＳトランジスタ群または前記段間スイッチを制御し、かつ、前記複数のＭＯＳトランジスタ群のうち、オン／オフ状態が不問のＭＯＳトランジスタ群については、前記デジタル信号の現在値を１つインクリメントした値に対応したオン／オフ状態に予め設定しておく、
   ことを特徴とするＤ／Ａコンバータ。
2. 前記出力スイッチは、最終段の抵抗ストリングを構成する前記複数のＭＯＳトランジスタ群の各一端から各々出力される複数の出力電圧のうち、いずれか一つを前記アナログ信号として出力することを特徴とする請求項１に記載のＤ／Ａコンバータ。
3. 前記段間スイッチと前記複数のＭＯＳトランジスタ群を各々構成するＭＯＳトランジスタは、それぞれ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または、ＣＭＯＳトランジスタであることを特徴とする請求項１または請求項２に記載のＤ／Ａコンバータ。
4. 初段の抵抗ストリングは、複数の抵抗素子またはＭＯＳトランジスタで構成されていることを特徴とする請求項１〜請求項３のいずれか一項に記載のＤ／Ａコンバータ。
5. 前記段間スイッチは、入力端毎の接続先が前記上側出力端と前記下側出力端の双方に切替可能な構成とされており、
   前記デコーダは、前記上側出力端の印加電圧が前記下側出力端の印加電圧よりも高くなるように前記段間スイッチを制御する、
   ことを特徴とする請求項１〜請求項４のいずれか一項に記載のＤ／Ａコンバータ。
6. 前記段間スイッチは、入力端毎の接続先が前記上側出力端と前記下側出力端の一方に固定された構成とされており、
   前記デコーダは、前記段間スイッチの切り替わり毎に前記抵抗ストリング及び前記出力スイッチを上下反転して制御する、
   ことを特徴とする請求項１〜請求項４のいずれか一項に記載のＤ／Ａコンバータ。
7. スピンドルモータを駆動するスピンドルモータ駆動部と、
   ボイスコイルモータを駆動するボイスコイルモータ駆動部と、
   デジタル信号をアナログ信号に変換して前記ボイスコイルモータに伝達する請求項１〜請求項６のいずれか一項に記載のＤ／Ａコンバータと、
   を有することを特徴とするモータ駆動装置。
8. プラッタと、
   前記プラッタに対してデータを読み書きする磁気ヘッドと、
   その先端に前記磁気ヘッドを担持するスイングアームと、
   前記プラッタを回転させるスピンドルモータと、
   前記スイングアームを円弧運動させるボイスコイルモータと、
   前記スピンドルモータ及び前記ボイスコイルモータを駆動する請求項７に記載のモータ駆動装置と、
   を有することを特徴とする磁気ディスク記憶装置。
9. 請求項８に記載の磁気ディスク記憶装置を有することを特徴とする電子機器。