<基本構成>
図1は、D/Aコンバータの基本構成を示す回路図である。本構成例のD/Aコンバータ1は、抵抗ストリング10及び20と、段間スイッチ30と、出力スイッチ40と、デコーダ50と、を有する多段抵抗ストリング型のD/Aコンバータである。なお、以下では、抵抗ストリングの段数を2として詳細な説明を行うが、抵抗ストリングの段数は3以上であっても構わない。
初段の抵抗ストリング10は、上側電圧VHと下側電圧VLとの間に直列接続された複数の抵抗素子11(抵抗値:R)を含み、上側電圧VHと下側電圧VLとの間を抵抗分割して複数の分圧電圧を生成する。なお、デジタル信号Sinの上位mビットに応じて抵抗ストリング10により2m+1通りの分圧電圧を生成する場合、上側電圧VHと下側電圧VLの双方を分圧電圧に含む構成では、抵抗素子11が2m個必要となる。ただし、抵抗ストリング10の構成はこれに限定されるものではなく、上側電圧VHと下側電圧VLの一方のみを出力に含む構成や、上側電圧VHと下側電圧VLの双方を出力に含まない構成とすることも任意である。
2段目の抵抗ストリング20は、その前段に設けられた段間スイッチ30の上側出力端ROUT1と下側出力端ROUT0との間に直列接続された複数のMOS[metal oxide semiconductor]トランジスタ群21で構成されている。複数のMOSトランジスタ群21は、それぞれ、段間スイッチ30を構成するMOSトランジスタ(オン抵抗値:r_sw)と同一または略同一のオン抵抗値を持つMOSトランジスタ(オン抵抗値:r)を1個以上直列接続して成るMOSトランジスタ列を少なくとも1列含む。また、複数のMOSトランジスタ群21のうち、少なくとも一つは、複数のMOSトランジスタ列(例えばr、2r、3r、…)を並列接続して成る。このように、2段目の抵抗ストリング20では、MOSトランジスタのオン抵抗を利用することにより、上側出力端ROUT1と下側出力端ROUT0との間で出力分圧が行われる。
段間スイッチ30は、初段の抵抗ストリング10と2段目の抵抗ストリング20との間に設けられている。段間スイッチ30は、初段の抵抗ストリング10を構成する複数の抵抗素子11からいずれか一つを選択し、その両端電圧を上側出力端ROUT1と下側出力端ROUT0に各々出力する。ただし、上側出力端ROUT1に接続されるスイッチ群と下側出力端ROUT0に接続されるスイッチ群のうち、一方のスイッチ群を全てオープン状態とする場合には、抵抗素子11の両端電圧ではなく、一端電圧が出力される。
出力スイッチ40は、2段目(最終段)の抵抗ストリング20とアナログ信号Voutの出力端との間に設けられている。出力スイッチ40は、抵抗ストリング20を構成する複数のMOSトランジスタ群21の各一端から各々出力される複数の出力電圧のうち、いずれか一つをアナログ信号Voutとして出力する。
デコーダ50は、デジタル信号Sinに応じて段間スイッチ30と出力スイッチ40を制御する。その際、デコーダ50は、抵抗ストリング20に電流を流すときには、抵抗ストリング20の合成抵抗値(言い換えれば、オン状態とされたMOSトランジスタの直列数)が常に一定となるように複数のMOSトランジスタ群21を制御する。
上記したように、本構成例のD/Aコンバータ1において、2段目の抵抗ストリング20は、抵抗素子ではなくMOSトランジスタ群21で構成されている。そして、MOSトランジスタ群21の最小構成単位となるMOSトランジスタは、そのオン抵抗値(r)が段間スイッチ30を構成するMOSトランジスタのオン抵抗値(r_sw)と同一または略同一となるように設計されている。具体的には、段間スイッチ30と複数のMOSトランジスタ群21を各々構成するMOSトランジスタとして、それぞれ、同一プロセスで形成された同種のMOSトランジスタ(PMOS[P-channel type MOS]トランジスタ、NMOS[N-channel type MOS]トランジスタ、または、CMOS[complementary MOS]トランジスタ)が用いられている。
このような構成することにより、段間スイッチ30を構成するMOSトランジスタを抵抗ストリング20の一部とみなすことができる。従って、D/Aコンバータ1のDNLを改善するためにr>>r_swとしたりバッファアンプを設けたりする必要がなくなる。従って、回路面積や消費電力を増大せずにD/Aコンバータ1のDNLをほぼ0まで改善することが可能となる。
また、複数のMOSトランジスタ列(例えばr、2r、3r、…)を並列接続してMOSトランジスタ群21を構成することにより、出力スイッチ40を構成するMOSトランジスタの個数を削減することができる。例えば、デジタル信号Sinの下位nビットに応じて抵抗ストリング20の出力を2n通りに切り替える場合であっても、出力スイッチ40を構成するMOSトランジスタの個数は2n個よりも少なくて済む。従って、アナログ信号Voutの印加端に付随する寄生容量(MOSトランジスタのゲート容量)を抑制することができるので、D/Aコンバータ1の高速化(アナログ信号Voutのセトリング時間短縮)を実現することが可能となる。
その際、複数のMOSトランジスタ群21は、抵抗ストリング20に電流を流すときには、抵抗ストリング20の合成抵抗値が常に一定となるように制御されるので、抵抗ストリング20の分圧比が崩れることはない。
<第1実施形態>
図2は、D/Aコンバータの第1実施形態を示す回路図である。第1実施形態のD/Aコンバータ1において、初段の抵抗ストリング10は、下側電圧VLの印加端から順に、少なくとも抵抗素子11−1〜11−4を含んでいる。
段間スイッチ30は、少なくとも上側スイッチ素子31H〜34Hと下側スイッチ素子31L〜34Lを含んでいる。上側スイッチ素子31H〜34Hは、それぞれ、抵抗素子11−1〜11−4の各高電位端と上側出力端ROUT1との間を各々導通/遮断する。一方、下側スイッチ素子31L〜34Lは、それぞれ、抵抗素子11−1〜11−4の各低電位端と下側出力端ROUT0との間を各々導通/遮断する。なお、上側スイッチ素子31H〜34H、及び、下側スイッチ素子31L〜34Lは、それぞれ、MOSトランジスタ(オン抵抗値:r_sw)で構成されている。
上側スイッチ素子31Hと下側スイッチ素子31Lは、それぞれ制御信号SW1<0>がハイレベルであるときにオンとなり、制御信号SW1<0>がローレベルであるときにオフとなる。従って、制御信号SW1<0>がハイレベルであるときには、抵抗素子11−1の高電位端が上側出力端ROUT1と導通され、抵抗素子11−1の低電位端が下側出力端ROUT0と導通された状態、すなわち、初段の抵抗ストリング10から抵抗素子11−1の両端電圧が出力される状態となる。
上側スイッチ素子32Hと下側スイッチ素子32Lは、それぞれ制御信号SW1<1>がハイレベルであるときにオンとなり、制御信号SW1<1>がローレベルであるときにオフとなる。従って、制御信号SW1<1>がハイレベルであるときには、抵抗素子11−2の高電位端が上側出力端ROUT1と導通され、抵抗素子11−2の低電位端が下側出力端ROUT0と導通された状態、すなわち、初段の抵抗ストリング10から抵抗素子11−2の両端電圧が出力される状態となる。
上側スイッチ素子33Hと下側スイッチ素子33Lは、それぞれ制御信号SW1<2>がハイレベルであるときにオンとなり、制御信号SW1<2>がローレベルであるときにオフとなる。従って、制御信号SW1<2>がハイレベルであるときには、抵抗素子11−3の高電位端が上側出力端ROUT1と導通され、抵抗素子11−3の低電位端が下側出力端ROUT0と導通された状態、すなわち、初段の抵抗ストリング10から抵抗素子11−3の両端電圧が出力される状態となる。
上側スイッチ素子34Hと下側スイッチ素子34Lは、それぞれ制御信号SW1<3>がハイレベルであるときにオンとなり、制御信号SW1<3>がローレベルであるときにオフとなる。従って、制御信号SW1<3>がハイレベルであるときには、抵抗素子11−4の高電位端が上側出力端ROUT1と導通され、抵抗素子11−4の低電位端が下側出力端ROUT0と導通された状態、すなわち、初段の抵抗ストリング10から抵抗素子11−4の両端電圧が出力される状態となる。
このように、第1実施形態のD/Aコンバータ1において、段間スイッチ30は、入力端毎の接続先が上側出力端ROUT1と下側出力端ROUT0の双方に切替可能な構成とされており、デコーダ50は、上側出力端ROUT1の印加電圧が下側出力端ROUT0の印加電圧よりも高くなるように、制御信号SW1<0>〜SW1<3>を用いて段間スイッチ30を制御する。
2段目の抵抗ストリング20は、段間スイッチ30の上側出力端ROUT1と下側出力端ROUT0との間に直列接続された4つのMOSトランジスタ群21−1〜21−4で構成されている。
各MOSトランジスタ群21−1〜21−4は、それぞれ、2個のMOSトランジスタ(オン抵抗値:r)を直列接続して成る第1MOSトランジスタ列r11〜r41と、4個のMOSトランジスタ(オン抵抗値:r)を直列接続して成る第2MOSトランジスタ列r12〜r42と、を並列接続して成る。
MOSトランジスタ群21−1に着目すると、第1MOSトランジスタ列r11は、制御信号SW2<1>がハイレベルであるときにオンとなり、制御信号SW2<1>がローレベルであるときにオフとなる。一方、第2MOSトランジスタ列r12は、反転制御信号SW2B<1>(=制御信号SW2<1>の論理反転信号)がハイレベルであるときにオンとなり、反転制御信号SW2B<1>がローレベルであるときにオフとなる。このようなスイッチング制御により、MOSトランジスタ群21−1のオン抵抗値は、制御信号SW2<1>がハイレベルであるときに「2r」となり、制御信号SW2<1>がローレベルであるときに「4r」となる。
また、MOSトランジスタ群21−2に着目すると、第1MOSトランジスタ列r21は、制御信号SW2<3>がハイレベルであるときにオンとなり、制御信号SW2<3>がローレベルであるときにオフとなる。一方、第2MOSトランジスタ列r22は、反転制御信号SW2B<3>(=制御信号SW2<3>の論理反転信号)がハイレベルであるときにオンとなり、反転制御信号SW2B<3>がローレベルであるときにオフとなる。このようなスイッチング制御により、MOSトランジスタ群21−2のオン抵抗値は、制御信号SW2<3>がハイレベルであるときに「2r」となり、制御信号SW2<3>がローレベルであるときに「4r」となる。
また、MOSトランジスタ群21−3に着目すると、第1MOSトランジスタ列r31は、制御信号SW2<5>がハイレベルであるときにオンとなり、制御信号SW2<5>がローレベルであるときにオフとなる。一方、第2MOSトランジスタ列r32は、反転制御信号SW2B<5>(=制御信号SW2<5>の論理反転信号)がハイレベルであるときにオンとなり、反転制御信号SW2B<5>がローレベルであるときにオフとなる。このようなスイッチング制御により、MOSトランジスタ群21−3のオン抵抗値は、制御信号SW2<5>がハイレベルであるときに「2r」となり、制御信号SW2<5>がローレベルであるときに「4r」となる。
また、MOSトランジスタ群21−4に着目すると、第1MOSトランジスタ列r41は、制御信号SW2<7>がハイレベルであるときにオンとなり、制御信号SW2<7>がローレベルであるときにオフとなる。一方、第2MOSトランジスタ列r42は、反転制御信号SW2B<7>(=制御信号SW2<7>の論理反転信号)がハイレベルであるときにオンとなり、反転制御信号SW2B<7>がローレベルであるときにオフとなる。このようなスイッチング制御により、MOSトランジスタ群21−4のオン抵抗値は、制御信号SW2<7>がハイレベルであるときに「2r」となり、制御信号SW2<7>がローレベルであるときに「4r」となる。
出力スイッチ40は、5つのスイッチ素子41〜45を含む。スイッチ素子41は、MOSトランジスタ群21−1の低電位端(段間スイッチ30の下側出力端ROUT0)とアナログ信号Voutの出力端との間に接続されている。スイッチ素子42は、MOSトランジスタ群21−1の高電位端(MOSトランジスタ群21−2の低電位端)とアナログ信号Voutの出力端との間に接続されている。スイッチ素子43は、MOSトランジスタ群21−2の高電位端(MOSトランジスタ群21−3の低電位端)とアナログ信号Voutの出力端との間に接続されている。スイッチ素子44は、MOSトランジスタ群21−3の高電位端(MOSトランジスタ群21−4の低電位端)とアナログ信号Voutの出力端との間に接続されている。スイッチ素子45は、MOSトランジスタ群21−4の高電位端(段間スイッチ30の上側出力端ROUT1)とアナログ信号Voutの出力端との間に接続されている。
スイッチ素子41は、制御信号SW2<0>がハイレベルであるときにオンとなり、制御信号SW2<0>がローレベルであるときにオフとなる。スイッチ素子42は、制御信号SW2<2>がハイレベルであるときにオンとなり、制御信号SW2<2>がローレベルであるときにオフとなる。スイッチ素子43は、制御信号SW2<4>がハイレベルであるときにオンとなり、制御信号SW2<4>がローレベルであるときにオフとなる。スイッチ素子44は、制御信号SW2<6>がハイレベルであるときにオンとなり、制御信号SW2<6>がローレベルであるときにオフとなる。スイッチ素子45は、制御信号SW2<8>がハイレベルであるときにオンとなり、制御信号SW2<8>がローレベルであるときにオフとなる。
図3は、第1実施形態のD/A変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Vout、制御信号SW2<0>〜SW2<8>、及び、制御信号SW1<0>〜SW1<3>が描写されている。以下では、図示の便宜上、デジタル信号Sinにおける最下位5ビット分(これよりも上位ビットは全て「0」とする)のD/A変換動作を例に挙げて詳細な説明を行う。また、本図に描写された分圧電圧Vi(ただしi=1、2、3…)は、初段Rのみによる分圧電圧(r、r_swを無視したときの分圧電圧)であり、Vi=i/M×(VH−VL)で表される。ただし、Mは初段Rの個数である。
デコーダ50は、デジタル信号Sinにおける最下位5ビットのうち、上位2ビットに応じて制御信号SW1<0>〜SW1<3>を生成し、下位3ビットに応じて制御信号SW2<0>〜SW2<8>を生成する。
Sin=0d(…00000b)〜7d(…00111b)である場合、デコーダ50は、制御信号SW1<0>をハイレベルとし、制御信号SW1<1>〜SW1<3>をいずれもローレベルとする。従って、段間スイッチ30では、抵抗素子11−1の両端電圧(V(A1)及びVL)が選択された状態となる。なお、電圧V(A1)は、点A1の電圧であり、デジタル信号Sinのコード値に応じて変化する。具体的には、Sin=0d〜7dのとき、V(A1)=(R//Σr)/{R//Σr+(M−1)R}となり、Sin=8d〜のとき、V(A1)=R/{R//Σr+(M−1)R}となる。ただし、Σr=2×r_sw+14×rであり、R//Σr=R×Σr/(R+Σr)であり、Mは初段抵抗Rの個数である。
なお、Sin=0d(…00000b)である場合、デコーダ50は、制御信号SW2<0>及びSW2<1>をいずれもハイレベルとする一方、制御信号SW2<2>〜SW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r11と、第2MOSトランジスタ列r22、r32、及び、r42をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−1の低電位端(段間スイッチ30の下側出力端ROUT0)に印加される電圧をアナログ信号Vout(0d)として選択した状態となる。従って、アナログ信号Vout(0d)は、下側電圧VLよりも抵抗1つ分(1×r_sw)だけ高い電圧値となる。すなわち、アナログ信号Vout(0d)は、合計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を1/16に分圧した電圧値となる。
また、Sin=1d(…00001b)である場合、デコーダ50は、制御信号SW2<1>及びSW2<2>をいずれもハイレベルとする一方、制御信号SW2<0>、及び制御信号SW2<3>〜SW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r11と第2MOSトランジスタ列r22、r32及びr42をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−2の低電位端(MOSトランジスタ群21−1の高電位端)に印加される電圧をアナログ信号Vout(1d)として選択した状態となる。従って、アナログ信号Vout(1d)は、アナログ信号Vout(0d)よりも抵抗2つ分(2×r)だけ高い電圧値となる。すなわち、アナログ信号Vout(1d)は、計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を3/16に分圧した電圧値となる。
また、Sin=2d(…00010b)である場合、デコーダ50は、制御信号SW2<2>及びSW2<3>をいずれもハイレベルとする一方、制御信号SW2<0>及びSW2<1>、並びに制御信号SW2<4>〜SW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r21と第2MOSトランジスタ列r12、r32、及び、r42をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−2の低電位端(MOSトランジスタ群21−1の高電位端)に印加される電圧をアナログ信号Vout(2d)として選択した状態となる。従って、アナログ信号Vout(2d)は、アナログ信号Vout(1d)よりもさらに抵抗2つ分(2×r)だけ高い電圧値となる。すなわち、アナログ信号Vout(2d)は、計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を5/16に分圧した電圧値となる。
また、Sin=3d(…00011b)である場合、デコーダ50は、制御信号SW2<3>及びSW2<4>をいずれもハイレベルとする一方、制御信号SW2<0>〜SW2<2>、及び、制御信号SW2<5>〜SW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r21と、第2MOSトランジスタ列r12、r32、及び、r42をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−3の低電位端(MOSトランジスタ群21−2の高電位端)に印加される電圧をアナログ信号Vout(3d)として選択した状態となる。従って、アナログ信号Vout(3d)は、アナログ信号Vout(2d)よりもさらに抵抗2つ分(2×r)だけ高い電圧値となる。すなわち、アナログ信号Vout(3d)は、計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を7/16に分圧した電圧値となる。
また、Sin=4d(…00100b)である場合、デコーダ50は、制御信号SW2<4>及びSW2<5>をいずれもハイレベルとする一方、制御信号SW2<0>〜SW2<3>、及び、制御信号SW2<6>〜SW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r31と、第2MOSトランジスタ列r12、r22、及び、r42をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−3の低電位端(MOSトランジスタ群21−2の高電位端)に印加される電圧をアナログ信号Vout(4d)として選択した状態となる。従って、アナログ信号Vout(4d)は、アナログ信号Vout(3d)よりもさらに抵抗2つ分(2×r)だけ高い電圧値となる。すなわち、アナログ信号Vout(4d)は、計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を9/16に分圧した電圧値となる。
また、Sin=5d(…00101b)である場合、デコーダ50は、制御信号SW2<5>及びSW2<6>をいずれもハイレベルとする一方、制御信号SW2<0>〜SW2<4>、並びに制御信号SW2<7>及びSW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r31と第2MOSトランジスタ列r12、r22、及び、r42をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−4の低電位端(MOSトランジスタ群21−3の高電位端)に印加される電圧をアナログ信号Vout(5d)として選択した状態となる。従って、アナログ信号Vout(5d)は、アナログ信号Vout(4d)よりもさらに抵抗2つ分(2×r)だけ高い電圧値となる。すなわち、アナログ信号Vout(5d)は、計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を11/16に分圧した電圧値となる。
また、Sin=6d(…00110b)である場合、デコーダ50は、制御信号SW2<6>及びSW2<7>をいずれもハイレベルとする一方、制御信号SW2<0>〜SW2<5>、及び、制御信号SW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r41と第2MOSトランジスタ列r12、r22、及び、r32をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−4の低電位端(MOSトランジスタ群21−3の高電位端)に印加される電圧をアナログ信号Vout(6d)として選択した状態となる。従って、アナログ信号Vout(6d)は、アナログ信号Vout(5d)よりもさらに抵抗2つ分(2×r)だけ高い電圧値となる。すなわち、アナログ信号Vout(6d)は、計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を13/16に分圧した電圧値となる。
また、Sin=7d(…00111b)である場合、デコーダ50は、制御信号SW2<7>及びSW2<8>をいずれもハイレベルとする一方、制御信号SW2<0>〜SW2<6>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r41と、第2MOSトランジスタ列r12、r22、及び、r32をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−4の高電位端(段間スイッチ30の上側出力端ROUT1)に印加される電圧をアナログ信号Vout(7d)として選択した状態となる。従って、アナログ信号Vout(7d)は、アナログ信号Vout(6d)よりもさらに抵抗2つ分(2×r)だけ高い電圧値、すなわち、アナログ信号Vout(7d)は、計16個のMOSトランジスタ(2×r_sw、14×r)を用いて、電圧V(A1)と下側電圧VLとの間を15/16に分圧した電圧値となる。このアナログ信号Vout(7d)は、分圧電圧V1よりも抵抗1つ分(1×r_sw)だけ低い電圧値となる。
また、Sin=8d(…01000b)以降も、デコーダ50は、デジタル信号Sinの上位ビット値がインクリメントされる毎に、初段の抵抗ストリング10において、より高電位側に設けられた抵抗素子の両端電圧を選択するように、制御信号SW1<x>(x=0、1、2、3、…)の生成動作を行う一方、Sin=0d〜7dと同様にして、制御信号SW2<0>〜SW2<8>の生成動作を行う。
<第2実施形態>
図4は、D/Aコンバータの第2実施形態を示す回路図である。第2実施形態は、先出の第1実施形態と基本的に同様の構成である。ただし、第2実施形態のD/Aコンバータ1において、デコーダ50は、初段以外の抵抗ストリング20から最低電圧(第2実施形態では、下側出力端ROUT0の印加電圧)を出力する際、当該抵抗ストリング20に電流が流れないように複数のMOSトランジスタ群21−1〜21−4を制御する。また、このようなデコーダ制御の変更に伴い、各MOSトランジスタ群21−1〜21−4の構成にも変更が加えられている。そこで、先の第1実施形態と同様の構成要素については、図2と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。
MOSトランジスタ群21−1は、1個のMOSトランジスタ(オン抵抗値:r)から成る第1MOSトランジスタ列r11のみを有する。また、MOSトランジスタ群21−2〜21−4は、それぞれ、1個のMOSトランジスタ(オン抵抗値:r)から成る第1MOSトランジスタ列r21〜r41と、2個のMOSトランジスタ(オン抵抗値:r)を直列接続して成る第2MOSトランジスタ列r22〜r42と、を並列接続して成る。
MOSトランジスタ群21−1に着目すると、第1MOSトランジスタ列r11は、制御信号SW2<1>がハイレベルであるときにオンとなり、制御信号SW2<1>がローレベルであるときにオフとなる。従って、制御信号SW2<1>がハイレベルであるときには、MOSトランジスタ群21−1のオン抵抗値が「r」となる。一方、制御信号SW2<1>がローレベルであるときには、MOSトランジスタ群21−1がオープン状態となり、延いては、2段目の抵抗ストリング20に電流が流れない状態となる。
また、MOSトランジスタ群21−2〜21−4に着目すると、各々のオン抵抗値は、それぞれ、制御信号SW2<3>、SW2<5>、及び、SW2<7>がハイレベルであるときに「r」となり、制御信号SW2<3>、SW2<5>、及び、SW2<7>がローレベルであるときに「2r」となる。
図5は、第2実施形態のD/A変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Vout、制御信号SW2<0>〜SW2<8>、及び、制御信号SW1<0>〜SW1<3>が描写されている。以下では、図示の便宜上、デジタル信号Sinにおける最下位5ビット分(これよりも上位ビットは全て「0」とする)のD/A変換動作を例に挙げて詳細な説明を行う。
デコーダ50は、デジタル信号Sinにおける最下位5ビットのうち、上位2ビットに応じて制御信号SW1<0>〜SW1<3>を生成し、下位3ビットに応じて制御信号SW2<0>〜SW2<8>を生成する。この点については、先出の第1実施形態と何ら変わりがない。
Sin=0d〜7dである場合、デコーダ50は、制御信号SW1<0>をハイレベルとし、制御信号SW1<1>〜SW1<3>をいずれもローレベルとする。従って、段間スイッチ30では、抵抗素子11−1の両端電圧(V(A1)及びVL)が選択された状態となる。この点についても、先出の第1実施形態と何ら変わりがない。
また、Sin=0dである場合、デコーダ50は、制御信号SW2<0>をハイレベルとする一方、少なくとも、制御信号SW2<1>、SW2<2>、SW2<4>、SW2<6>、及び、SW2<8>をローレベルとする。従って、2段目の抵抗ストリング20は、これを介した電流経路が遮断された状態となり、出力スイッチ40は、MOSトランジスタ群21−1の低電位端(段間スイッチ30の下側出力端ROUT0)に印加される電圧をアナログ信号Vout(0d)として選択した状態となる。従って、アナログ信号Vout(0d)としては、下側電圧VLがそのまま出力される。
なお、制御信号SW2<1>をローレベルとしたことに伴い、抵抗ストリング20がオープン状態となるので、抵抗ストリング20の合成抵抗値が一定となるように制御する必要はなくなる。つまり、制御信号SW2<3>、SW2<5>、及び、SW2<7>の論理レベルは不問となるが、例えば、デジタル信号Sinが1つずつインクリメントされるケースが多いことを考慮して、Sin=1d時の論理レベル(SW2<3>=H、SW2<5>=SW2<7>=L)に予め設定しておくことが望ましい。
また、Sin=1dである場合には、デコーダ50は、制御信号SW2<0>、SW2<1>、及び、SW2<3>をいずれもハイレベルとする一方、制御信号SW2<2>及び制御信号SW2<4>〜SW2<8>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r11及びr21と第2MOSトランジスタ列r32及びr42をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−1の低電位端(段間スイッチ30の下側出力端ROUT0)に印加される電圧をアナログ信号Vout(1d)として選択した状態となる。従って、アナログ信号Vout(1d)は、アナログ信号Vout(0d)よりも抵抗1つ分(1×r_sw)だけ高い電圧値となる。すなわち、アナログ信号Vout(1d)は、計8個のMOSトランジスタ(2×r_sw、6×r)を用いて、電圧V(A1)と下側電圧VLとの間を1/8に分圧した電圧値となる。
また、Sin=2d〜7dである場合、デコーダ50は、制御信号SW2<1>をハイレベルに維持した上で、隣り合う制御信号SW2<i>及びSW2<i+1>(i=2〜7)を順次ハイレベルに切り替えていく。従って、アナログ信号Vout(2d)〜Vout(7d)は、それぞれ、電圧V(A1)と下側電圧VLとの間を2/8〜7/8に分圧した電圧値となる。
また、Sin=8d以降も、デコーダ50は、デジタル信号Sinの上位ビット値がインクリメントされる毎に、初段の抵抗ストリング10において、より高電位側に設けられた抵抗素子の両端電圧を選択するように、制御信号SW1<x>(x=0、1、2、3、…)の生成動作を行う一方、Sin=0d〜7dと同様にして、制御信号SW2<0>〜SW2<8>の生成動作を行う。
このように、第2実施形態であれば、第1実施形態と比べて、2段目の抵抗ストリング20を構成するMOSトランジスタの個数(延いてはチップ内の占有面積)を半減することが可能となる。その理由については後ほど詳細に説明する。なお、第2実施形態では、最低電圧の出力時に抵抗ストリング20をオープン状態とする例を挙げたが、これとは反対に、最高電圧の出力時に抵抗ストリング20をオープン状態としても構わない。また、抵抗ストリング20をオープン状態とするのではなく、段間スイッチ30に含まれる上側スイッチ素子31H〜34Hと下側スイッチ素子31L〜34Lのうち、一方のスイッチ群を全てオープン状態とするように制御する構成としても、上記と同様の効果を享受することが可能である。
<第3実施形態>
図6は、D/Aコンバータの第3実施形態を示す回路図である。第3実施形態は、先出の第1実施形態と基本的に同様の構成である。ただし、第3実施形態のD/Aコンバータ1において、段間スイッチ30は、入力端毎の接続先が上側出力端ROUT1と下側出力端ROUT0の一方に固定された構成とされている。また、このような回路構成の変更に伴い、デコーダ制御にも変更が加えられている。そこで、先の第1実施形態と同様の構成要素については、図2と同一の符号を付すことで重複した説明を割愛し、以下では、第3実施形態の特徴部分について重点的な説明を行う。
段間スイッチ30は、少なくともスイッチ素子31〜34を含んでいる。スイッチ素子31は、下側電圧VLの印加端と下側出力端ROUT0との間を導通/遮断する。スイッチ素子32は、抵抗素子11−1及び11−2の接続ノードと上側出力端ROUT1との間を導通/遮断する。スイッチ素子33は、抵抗素子11−2及び11−3の接続ノードと下側出力端ROUT0との間を導通/遮断する。スイッチ素子34は、抵抗素子11−3及び11−4の接続ノードと上側出力端ROUT1との間を導通/遮断する。なお、スイッチ素子31〜34は、それぞれ、MOSトランジスタ(オン抵抗値:r_sw)で構成されている。
スイッチ素子31〜34は、それぞれ、制御信号SW1<0>〜SW1<3>がハイレベルであるときにオンとなり、制御信号SW1<0>〜SW1<3>がローレベルであるときにオフとなる。例えば、抵抗素子11−1の両端電圧を出力するときには、制御信号SW1<0>及びSW1<1>がハイレベルとされる。このとき、上側出力端ROUT1に印加される電圧は、下側出力端ROUT0に印加される電圧よりも高くなる。また、抵抗素子11−2の両端電圧を出力するときには、制御信号SW1<1>及びSW1<2>がハイレベルとされる。このとき、上側出力端ROUT1に印加される電圧は、下側出力端ROUT0に印加される電圧よりも低くなる。
このように、第3実施形態のD/Aコンバータ1において、段間スイッチ30は、入力端毎の接続先が上側出力端ROUT1と下側出力端ROUT0の一方に固定された構成とされているので、第1実施形態と比べて、段間スイッチ30を構成するスイッチ素子の個数を半減することが可能となる。
ただし、第3実施形態のD/Aコンバータ1では、段間スイッチ30の切り替わり(両端電圧が引き出される抵抗素子11−1〜11−4の切り替わり)毎に、上側出力端ROUT1と下側出力端ROUT0との間で、印加電圧の上下関係が逆転してしまう。そのため、デコーダ50は、段間スイッチ30の切り替わり毎に、2段目の抵抗ストリング20及び出力スイッチ40を上下反転して制御する構成とされている。
図7は、第3実施形態のD/A変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Vout、制御信号SW2<0>〜SW2<8>、及び、制御信号SW1<0>〜SW1<3>が描写されている。以下では、図示の便宜上、デジタル信号Sinにおける最下位5ビット分(これよりも上位ビットは全て「0」とする)のD/A変換動作を例に挙げて詳細な説明を行う。
Sin=0d〜7dである場合には、デコーダ50は、制御信号SW1<0>及びSW1<1>をいずれもハイレベルとし、制御信号SW1<2>及びSW1<3>をいずれもローレベルとする。従って、段間スイッチ30は、抵抗素子11−1の両端電圧(V(A1)及びVL)を選択した状態となる。このとき、上側出力端ROUT1に印加される電圧は、下側出力端ROUT0に印加される電圧よりも高くなるので、デコーダ50は、先の第1実施形態と全く同様にして、制御信号SW2<0>〜SW2<8>の生成動作を行うことができる。
一方、Sin=8d(…01000b)〜15d(…01111b)である場合、デコーダ50は、制御信号SW1<1>及びSW1<2>をいずれもハイレベルとし、制御信号SW1<0>及びSW1<3>をいずれもローレベルとする。従って、段間スイッチ30は、抵抗素子11−2の両端電圧(V(A2)、V(A1))を選択した状態となる。ただし、このとき、上側出力端ROUT1に印加される電圧は、下側出力端ROUT0に印加される電圧よりも低くなるので、デコーダ50は、第1実施形態と異なり、2段目の抵抗ストリング20と出力スイッチ40を上下反転して制御するように、制御信号SW2<0>〜SW2<8>の生成動作を行う必要がある。
例えば、Sin=8dである場合、デコーダ50は、制御信号SW2<7>及びSW2<8>をいずれもハイレベルとする一方、制御信号SW2<0>〜SW2<6>をいずれもローレベルとする。従って、2段目の抵抗ストリング20は、第1MOSトランジスタ列r41と、第2MOSトランジスタ列r12、r22、及び、r32をオンした状態となり、出力スイッチ40は、MOSトランジスタ群21−4の低電位端(段間スイッチ30の上側出力端ROUT1)に印加される電圧をアナログ信号Vout(8d)として選択した状態となる。従って、アナログ信号Vout(8d)は、分圧電圧V1よりも抵抗1つ分(1×r_sw)だけ高い電圧値となる。
また、Sin=9d〜15dである場合についても、デコーダ50は、図7で示したように、2段目の抵抗ストリング20と出力スイッチ40を上下反転して制御するように、制御信号SW2<0>〜SW2<8>の生成動作を行う。
また、Sin=16d(…10000b)以降も、デコーダ50は、デジタル信号Sinの上位ビットがインクリメントされる毎に、初段の抵抗ストリング10において、より高電位側に設けられた抵抗素子の両端電圧を選択するように、制御信号SW1<x>(x=0、1、2、3、…)の生成動作を行う一方、上側出力端ROUT1と下側出力端ROU1との上下関係に即して、制御信号SW2<0>〜SW2<8>の生成動作を行う。
<第4実施形態>
図8は、D/Aコンバータの第4実施形態を示す回路図である。第4実施形態は、先出の第3実施形態と基本的に同様の構成である。ただし、第4実施形態のD/Aコンバータ1において、デコーダ50は、先出の第2実施形態と同じく、初段以外の抵抗ストリング20から最低電圧(第4実施形態では上側出力端ROUT1または下側出力端ROUT0の印加電圧)を出力する際、当該抵抗ストリング20に電流が流れないように複数のMOSトランジスタ群21−1〜21−4を制御する。また、このようなデコーダ制御の変更に伴い、各MOSトランジスタ群21−1〜21−4の構成にも変更が加えられている。そこで、先の第3実施形態と同様の構成要素については、図6と同一の符号を付すことで重複した説明を割愛し、以下では第4実施形態の特徴部分について重点的な説明を行う。
MOSトランジスタ群21−1〜21−4は、それぞれ1個のMOSトランジスタ(オン抵抗値:r)から成る第1MOSトランジスタ列r11〜r41と、2個のMOSトランジスタ(オン抵抗値:r)を直列接続して成る第2MOSトランジスタ列r12〜r42と、を並列接続して成る。
MOSトランジスタ群21−1に着目すると、第1MOSトランジスタ列r11は、制御信号SW2<1>がハイレベルであるときにオンとなり、制御信号SW2<1>がローレベルであるときにオフとなる。また、第2MOSトランジスタ列r12は、制御信号SW2<9>がハイレベルであるときにオンとなり、制御信号SW2<9>がローレベルであるときにオフとなる。従って、制御信号SW2<1>がハイレベルであり、制御信号SW2<9>がローレベルであるときには、MOSトランジスタ群21−1のオン抵抗値が「r」となる。一方、制御信号SW2<1>がローレベルであり、制御信号SW2<9>がハイレベルであるときには、MOSトランジスタ群21−1のオン抵抗値が「2r」となる。また、制御信号SW2<1>及びSW2<9>がいずれもローレベルであるときには、MOSトランジスタ群21−1がオープン状態となり、延いては、2段目の抵抗ストリング20に電流が流れない状態となる。
MOSトランジスタ群21−2及び21−3に着目すると、各々のオン抵抗値は、それぞれ、制御信号SW2<3>及びSW2<5>がハイレベルであるときに「r」となり、制御信号SW2<3>及びSW2<5>がローレベルであるときに「2r」となる。
MOSトランジスタ群21−4に着目すると、第1MOSトランジスタ列r41は、制御信号SW2<7>がハイレベルであるときにオンとなり、制御信号SW2<7>がローレベルであるときにオフとなる。また、第2MOSトランジスタ列r42は、制御信号SW2<10>がハイレベルであるときにオンとなり、制御信号SW2<10>がローレベルであるときにオフとなる。従って、制御信号SW2<7>がハイレベルであり、制御信号SW2<10>がローレベルであるときには、MOSトランジスタ群21−4のオン抵抗値が「r」となる。一方、制御信号SW2<7>がローレベルであり、制御信号SW2<10>がハイレベルであるときは、MOSトランジスタ群21−4のオン抵抗値が「2r」となる。また、制御信号SW2<7>及びSW2<10>がいずれもローレベルであるときには、MOSトランジスタ群21−4がオープン状態となり、延いては、2段目の抵抗ストリング20に電流が流れない状態となる。
図9は、第4実施形態のD/A変換動作を説明するためのタイミングチャートであり、上から順に、アナログ信号Vout、制御信号SW2<0>〜SW2<10>、及び、制御信号SW1<0>〜SW1<3>が描写されている。以下では、図示の便宜上、デジタル信号Sinにおける最下位5ビット分(これよりも上位ビットは全て「0」とする)のD/A変換動作を例に挙げて詳細な説明を行う。
Sin=0d〜7dである場合には、デコーダ50は、制御信号SW1<0>及びSW1<1>をいずれもハイレベルとし、制御信号SW1<2>及びSW1<3>をいずれもローレベルとする。従って、段間スイッチ30は、抵抗素子11−1の両端電圧(V(A1)及びVL)を選択した状態となる。このとき、上側出力端ROUT1に印加される電圧は、下側出力端ROUT0に印加される電圧よりも高くなるので、デコーダ50は、先の第2実施形態(図5)と同様にして、制御信号SW2<0>〜SW2<8>の生成動作を行うことができる。また、Sin=0d〜7dである場合、デコーダ50は、制御信号SW2<9>を常にローレベルとし、制御信号SW2<10>として制御信号SW2<7>の論理反転信号(反転制御信号SW2B<7>に相当)を出力する。
例えば、Sin=0dである場合、デコーダ50は、制御信号SW2<0>をハイレベルとする一方、制御信号SW2<1>、SW2<2>、SW2<4>、SW2<6>、SW2<8>、及び、SW2<9>をローレベルとする。従って、2段目の抵抗ストリング20は、これを介した電流経路が遮断された状態となり、出力スイッチ40は、MOSトランジスタ群21−1の低電位端(段間スイッチ30の下側出力端ROUT0)に印加される電圧をアナログ信号Vout(0d)として選択した状態となる。従って、アナログ信号Vout(0d)としては、下側電圧VLがそのまま出力される。
一方、Sin=8d〜15dである場合、デコーダ50は、制御信号SW1<1>及びSW1<2>をいずれもハイレベルとし、制御信号SW1<0>及びSW1<3>をいずれもローレベルとする。従って、段間スイッチ30は、抵抗素子11−2の両端電圧(V(A2)及びV(A1))を選択した状態となる。ただし、このとき、上側出力端ROUT1に印加される電圧は、下側出力端ROUT0に印加される電圧よりも低くなるので、デコーダ50は、先の第2実施形態(図5)と異なり、2段目の抵抗ストリング20と出力スイッチ40を上下反転して制御するように、制御信号SW2<0>〜SW2<8>の生成動作を行う必要がある。また、Sin=8d〜15dである場合、デコーダ50は、制御信号SW2<10>を常にローレベルとし、制御信号SW2<9>として制御信号SW2<1>の論理反転信号(反転制御信号SW2B<1>に相当)を出力する。
例えば、Sin=8dである場合、デコーダ50は、制御信号SW2<8>をハイレベルとする一方、制御信号SW2<0>、SW2<2>、SW2<4>、SW2<6>、SW2<7>、及び、SW2<10>をローレベルとする。従って、2段目の抵抗ストリング20は、これを介した電流経路が遮断された状態となり、出力スイッチ40は、MOSトランジスタ群21−4の低電位端(段間スイッチ30の上側出力端ROUT1)に印加される電圧をアナログ信号Vout(8d)として選択した状態となる。従って、アナログ信号Vout(8d)としては、電圧V(A1)がそのまま出力される。
このように、第4実施形態であれば、第2実施形態の長所(抵抗ストリング20の面積削減)と、第3実施形態の長所(段間スイッチ30の面積削減)をいずれも享受することが可能となる。なお、第4実施形態では、先の第2実施形態と同様、最低電圧の出力時に抵抗ストリング20をオープン状態とする例を挙げたが、これとは反対に、最高電圧の出力時に抵抗ストリング20をオープン状態としても構わない。
<第1実施形態と第2実施形態との対比>
図10は、第1実施形態と第2実施形態との相違点を説明するための対比図であり、下側電圧VLの印加端から数えて(k+1)番目に設けられた抵抗素子の両端電圧を選択していた状態から、(k+2)番目に設けられた抵抗素子の両端電圧を選択する状態に切り替える際の挙動が模式的に描写されている。
本図で示したように、第1実施形態では、Vout(k*2n−1)とVout(k*2n)との間に抵抗2つ分(2×r_sw)の電位差が生じているので、r:r_sw=1:2となる。一方、第2実施形態では、Vout(k*2n−1)とVout(k*2n)との間に抵抗1つ分(1×r_sw)の電位差しか生じていないので、r:r_sw=1:1となる。
すなわち、第2実施形態では、第1実施形態と比べてr_swに対するrの比率を1/2に引き下げることができる。従って、第2実施形態では、第1実施形態と比べて、2段目の抵抗ストリング20の面積を半減することが可能となる。なお、この考察は、第3実施形態と第4実施形態との間でも成り立つ。
<MOSトランジスタ列の直列数>
上記実施形態では、直列数の異なる複数のMOSトランジスタ列(例えばr、2r、3r、…)を並列接続することでMOSトランジスタ群を形成する例を挙げたが、図11で示すように、直列数の等しい複数のMOSトランジスタ列(例えば4r)を並列接続することでもMOSトランジスタ群を形成することは可能である。図12は、ROUT0〜1間の直列抵抗値が常に5rとなるように制御した場合の模式図である。なお、図12中の太枠のMOSトランジスタ列は、オン状態であることを示している。4r×4並列のMOSトランジスタ群であれば、MOSトランジスタ列を1列だけオンさせることで抵抗値が4rとなり、2列をオンさせることで抵抗値が2rとなり、4列全てをオンさせることで抵抗値が1rとなる。
また、上記実施形態では、複数のMOSトランジスタ群のうち、1つのMOSトランジスタ群の直列抵抗値を2r(または1r)とし、その余のMOSトランジスタ群の直列抵抗値をいずれも4r(または2r)とするように制御を行う例を挙げたが、図13及び図14で示すように、全てのMOSトランジスタ群の直列抵抗値がいずれも同一値(例えば2r)となる場合があっても構わない。
<ハードディスクドライブ>
図15は、ハードディスクドライブの一構成例を示す斜視図(トップカバーを外した状態)である。本構成例のハードディスクドライブYは、磁気ディスク記憶装置の一種であり、プラッタY1と、磁気ヘッドY2と、スイングアームY3と、ランプ機構Y4と、ヘッドアンプY5と、スピンドルモータY6と、ボイスコイルモータY7と、ラッチ機構Y8と、インタフェイスコネクタY9と、ジャンパスイッチY10と、HDDコントローラY11と、を有する。
プラッタY1は、アルミニウム基板やガラス基板の表面上に磁性層を積層して形成された磁気ディスクである。1台のハードディスクドライブYには、1枚〜4枚程度のプラッタY1が内蔵される。
磁気ヘッドY2は、プラッタY1に対してデータを読み書きする。
スイングアームY3は、その先端に磁気ヘッドY2を担持する。
ランプ機構Y4は、プラッタY1の非回転時における磁気ヘッドY2の退避先であり、プラッタY1の最外周よりもさらに外側に設けられている。
ヘッドアンプY5は、磁気ヘッドY2で得られた再生信号を増幅する。
スピンドルモータY6は、プラッタY1を一定の回転数(4200rpm、5400rpm、7200rpm、10000rpm、15000rpmなど)で回転させる。
ボイスコイルモータY7は、スイングアームY3を円弧運動させることにより磁気ヘッドY2をプラッタY1の半径方向に移動させる。
ラッチ機構Y8は、ハードディスクドライブYが停止している間、スイングアームY3を固定する。
インターフェイスコネクタY9は、パソコンなどのマザーボードに実装されるホストインターフェイス回路とケーブルで接続される。
ジャンパスイッチY10は、1台のパソコンに複数のハードディスクドライブを接続する際、ジャンパピンを用いてハードディスクドライブYの機器設定(マスタ/スレーブなど)を行うためのスイッチである。
なお、図15では描写されていないが、ハードディスクドライブYには、各種の電子回路を実装したプリント基板が設けられており、当該プリント基板上には、スピンドルモータY6やボイスコイルモータY7を駆動するためのHDD[hard disk drive]コントローラY11が実装されている。
<HDDコントローラ>
図16は、HDDコントローラY11の一構成例を示すブロック図である。本構成例のHDDコントローラY11は、先出のD/Aコンバータ1のほか、ロジック部2、スピンドルモータ駆動部3、及び、ボイスコイルモータ駆動部4などを含む。
D/Aコンバータ1は、ロジック部2からのデジタル信号をアナログ信号に変換してボイスコイルモータ駆動部4に伝達する。
ロジック部2は、ハードディスクドライブYの動作を統括的に制御する主体であり、例えば、SoC[system-on-a-chip]として実装される。具体的に述べると、ロジック部2は、スピンドルモータ駆動部3やボイスコイルモータ駆動部4への制御信号(デジタル信号)を生成したり、磁気ヘッドY2を介してデータの読み書きを行ったりする。
スピンドルモータ駆動部3は、ロジック部2から入力される制御信号に応じてスピンドルモータY6を駆動する。
ボイスコイルモータ駆動部4は、ロジック部3からD/Aコンバータ1を介して入力される制御信号に応じてボイスコイルモータY7を駆動する。
なお、D/Aコンバータ1、スピンドルモータ駆動部3、及び、ボイスコイルモータ駆動部4は、1パッケージのモータ駆動装置(いわゆるシステムモータドライバIC)として実装するとよい。
大容量化(データの高密度化)の著しいハードディスクドライブYにおいて、高速回転するプラッタY1と磁気ヘッドY2との間でデータの読み書きを正しく行うためには、ボイスコイルモータY7を用いて磁気ヘッドY2の位置を高精度に制御する必要がある。
そこで、本構成例のHDDコントローラY11は、ロジック部2からのデジタル信号をアナログ信号に変換してボイスコイルモータ駆動部4に伝達するための手段として、先に説明した高精度のD/Aコンバータ1を有する。従って、磁気ヘッドY2の位置を高精度に制御することができるので、データの読み書きを正しく行うことが可能となる。
<デスクトップパソコン>
図17は、ハードディスクドライブを搭載したデスクトップパソコンの一構成例を示す外観図である。本構成例のデスクトップパソコンXは、本体ケースX10と、液晶モニタX20と、キーボードX30と、マウスX40と、を有する。
本体ケースX10は、中央演算処理装置X11、メモリX12、光学ドライブX13、及び、ハードディスクドライブX14などを収納する。
中央演算処理装置X11は、ハードディスクドライブX14に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、デスクトップパソコンXの動作を統括的に制御する。
メモリX12は、中央演算処理装置X11の作業領域(例えばプログラムの実行に際してタスクデータを格納する領域)として利用される。
光学ドライブX13は、光ディスクのリード/ライトを行う。光ディスクとしては、CD[compact disc]、DVD[digital versatile disc]、及び、BD[Blu-ray(登録商標) disc]などを挙げることができる。
ハードディスクドライブX14(図15のハードディスクドライブYに相当)は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大容量補助記憶装置の一つである。
液晶モニタX20は、中央演算処理装置X11からの指示に基づいて映像を出力する。
キーボードX30及びマウスX40は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。
<その他の変形例>
なお、上記実施形態では、D/Aコンバータを搭載したアプリケーションの一例としてハードディスクドライブを挙げたが、D/Aコンバータは、ハードディスクドライブ以外のアプリケーションに搭載することも可能である。
また、上記実施形態では、ハードディスクドライブを搭載した電子機器の一例として、デスクトップパソコンを挙げたが、ハードディスクドライブは、デスクトップパソコン以外の電子機器(ノートパソコン、タブレットパソコン、ハードディスクレコーダ、オーディオプレーヤ、ゲーム機など)にも搭載することが可能である。
また、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で、種々の変更を加えることが可能である。例えば、上記実施形態では、初段の抵抗ストリング10を抵抗素子11で構成した例を挙げて説明を行ったが、抵抗ストリング10の構成はこれに限定されるものではなく、直列ないしは並列に接続された複数のMOSトランジスタを用いて初段の抵抗ストリング10を構成しても構わない。
このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。