CN101483191B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构。该结构包括位于半导体衬底的表面上的至少一个场效应晶体管。该至少一个场效应晶体管包括栅极导体叠层，该栅极导体叠层包括多晶硅下层和第一金属半导体合金上层，栅极导体叠层具有包括至少一个间隔物的侧壁。该结构还包括位于至少一个间隔物的覆盖区处的半导体衬底内的第二金属半导体合金层。该结构也包括第一金属接触和第二金属接触，该第一金属接触包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于第一金属半导体合金层上并且与之自对准，而该第二金属接触包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于第二金属半导体合金层上并且与之自对准。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体结构及其制作方法。更特别地，本发明涉及具有完全自对准金属接触的半导体结构及其制作方法。
背景技术
场效应晶体管(FET)是当今集成电路的基本构建块。这样的晶体管可以形成于常规体衬底(比如硅)中或者绝缘体上半导体(SOI)衬底中。
通过在栅极电介质和衬底之上沉积栅极堆叠材料来制作现有技术的金属氧化物半导体(MOS)晶体管。一般而言，MOS晶体管制作工艺实施光刻和蚀刻工艺以限定导电的如多晶硅的栅极结构。对栅极结构和衬底进行热氧化，并且此后通过注入来形成源极/漏极扩展。有时使用间隔物来执行注入以在栅极与注入的结之间产生特定距离。在一些实例中、比如在n-FET器件的制造中，在没有间隔物的情况下注入n-FET器件的源极/漏极扩展。对于p-FET器件，通常在有间隔物的情况下注入源极/漏极扩展。通常在已经注入源极/漏极扩展之后形成更厚的间隔物。然后在有厚间隔物的情况下执行深源极/漏极注入。执行高温退火以激活结，此后一般对源极/漏极和栅极顶部进行硅化。硅化物形成通常要求在含Si的衬底上沉积难熔金属、继而进行用以产生硅化物材料的工艺。硅化物工艺形成与深源极/漏极区域并且可选地与栅极导体的低电阻率接触。
高集成密度可以减少制造成本。为了能够制成集成密度比当前可行的集成密度更高的集成电路(IC)如存储器、逻辑器和其它器件，必须找到一种用以使场效应晶体管(FET)如金属氧化物半导体的尺度进一步缩减的方式。晶体管尺度的缩减允许性能以及紧凑度的提高，但是这样的缩减具有使器件降级和产量下降的一些效果。
随着晶体管尺寸持续降低，要求过孔接触的尺寸也减少。然而当过孔开口的尺寸小并且在栅极与过孔之间的间隔小时难以蚀刻接触过孔并且避免栅极到过孔的短路。栅极到过孔的短路减少芯片产量，并且然后增加用于IC制造的成本。
另外在现有技术中，在形成金属过孔接触时利用高接触电阻的金属衬垫例如TiN。由于在接触过孔中存在金属衬垫，会因增加接触电路径内的电阻而降低器件性能，所以不希望在接触过孔中存在金属衬垫。
鉴于上述内容，需要提供一种半导体结构，其具有提高的器件性能而不增加接触过孔的尺寸也无需在过孔内具有高电阻的金属衬垫。
发明内容
本发明提供一种包括完全自对准金属接触的半导体结构及其制作方法。在本发明的结构中，一些金属接触与栅极导体自对准，而其它金属接触与漏极/源极扩散区域自对准，本发明的结构向形成于栅极导体以及源极/漏极扩散区域的顶部上的金属半导体合金层提供大的接触面积。大的接触面积又减少接触电阻并且因此提高本发明结构的器件性能。
在一些实施例中，提供本发明的结构无需接触光刻、也不需要接触蚀刻步骤。另外，在本发明的金属接触过孔中不存在高电阻的金属衬垫。
广义而言，本发明的半导体结构包括：
至少一个场效应晶体管，位于半导体衬底的表面上，所述至少一个场效应晶体管包括栅极导体叠层，该栅极导体叠层包括多晶硅下层和第一金属半导体合金上层，所述栅极导体叠层具有包括至少一个间隔物的侧壁；
第二金属半导体合金层，位于所述至少一个间隔物的覆盖区处的所述半导体衬底内；
第一金属接触，包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第一金属半导体合金层上并且与所述第一金属半导体合金层自对准；以及
第二金属接触，包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第二金属半导体合金层上并且与所述第二金属半导体合金层自对准。
在本发明中，第一和第二金属半导体合金层可以包括相同材料或者不同材料。在本发明中，第二金属半导体合金层位于至少一个晶体管的源极扩散区域和漏极扩散区域内。第一和第二金属接触也可以包括相同或者不同组成材料、优选为相同组成材料。
在本发明的又一实施例中，第一和第二金属接触包括CoW、CoP或者CoWP，其中CoWP是高度优选的。
在本发明的另一实施例中，沟槽隔离区域位于半导体衬底内，其中沟槽隔离区域的外边缘与第二金属半导体合金层的边缘接触。
在又一实施例中，扩散阻挡物位于所述沟槽隔离区域的表面上，而生产线中间(MOL：middle-of-the-line)电介质位于所述扩散阻挡物上。在一些实施例中，MOL电介质和扩散阻挡物具有与第一和第二金属接触以及至少一个间隔物的上表面共面的上表面。
在又一实施例中，扩散阻挡物仅位于沟槽隔离区域与MOL电介质之间，并因而扩散阻挡物不具有与MOL电介质、第一和第二金属接触以及至少一个间隔物的上表面共面的上表面。
在本发明的另一实施例中，栅极电介质材料存在于栅极导体叠层与衬底之间。
除了上述内容之外，本发明也提供一种制作上述本发明结构的方法。广义而言，本发明的方法包括：
提供构图的材料叠层，该构图的材料叠层包括半导体衬底的表面上的多晶硅下层和多晶硅锗上层，所述构图的材料叠层具有由至少一个间隔物覆盖的侧壁；
从所述构图的材料叠层去除所述多晶硅锗上层；
在所述多晶硅层内形成第一金属半导体合金层而在所述至少一个间隔物的覆盖区处的所述半导体衬底内形成第二金属半导体合金层；
形成第一金属接触，该第一金属接触包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第一金属半导体合金层上并且与所述第一金属半导体合金层自对准；以及
形成第二金属接触，该第二金属接触包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第二金属半导体合金层上并且与所述第二金属半导体合金层自对准，其中同时或者在分开的步骤中形成该第一和第二金属接触。
在高度优选的实施例中，同时形成第一和第二金属接触。通常，通过非外延提升的源极/漏极方式来形成金属接触，该非外延提升的源极/漏极方式包括无电解沉积来自元素周期表的VIII或者IB族的至少一种金属以及B、P、Mo和Re中的至少一种。在一些实施例中，无电解沉积还包括钯种子层。
在本发明方法的第一实施例中，该方法还包括：在形成所述第一和第二金属接触之后形成扩散阻挡物和生产线中间(MOL)电介质；然后平坦化所得结构以获得如下结构，在该结构中扩散阻挡物、MOL电介质、第一金属接触、第二金属接触和至少一个间隔物各自具有相互共面的上表面。
在本发明方法的第二实施例中，该方法还包括在形成所述第一和第二金属半导体合金之后而又在形成所述第一和第二金属接触之前在衬底内的沟槽隔离区域的表面上形成构图的扩散阻挡物和构图的MOL电介质。通过沉积、光刻和蚀刻来形成构图的扩散阻挡物和构图的MOL电介质。在第二实施例中，扩散阻挡物定位于MOL电介质与沟槽隔离区域之间，而在所得结构中，扩散阻挡物不具有与MOL电介质、第一和第二金属接触以及至少一个间隔物共面的上表面。
附图说明
图1A和图1B是本发明结构的图形表示(通过顶视图和经过切线A-A的横截面图)。
图2至图9是描绘了在用于制作图1A和图1B中所示结构的本发明一个实施例中利用的基本处理步骤的图形表示(经过切线A-A)。
图10至图13是描绘了在本发明另一实施例中利用的基本处理步骤的图形表示(通过横截面图)；这一实施例提供图1A和图1B中所示结构的替代结构。
具体实施方式
现在将参照本发明附带的以下讨论和附图更具体地描述提供一种具有完全自对准金属接触(即金属过孔接触)的半导体结构及其制作方法的本发明。注意提供本申请的附图仅仅是为了举例说明的目的，因而附图没有按比例绘制。
在以下描述中阐述许多具体细节如特定结构、部件、材料、尺度、处理步骤和技术以便提供对本发明的透彻理解。然而，本领域普通技术人员将认识到没有这些具体细节仍可实现本发明。在其它实例中尚未具体描述公知结构或者处理步骤以免混淆本发明。
将理解当提及作为层、区域或者衬底的一个元件“在”另一元件“上”或者“之上”时，它可以直接地在另一元件上或者也可以存在中间元件。对照而言，当提及一个元件“直接地在”另一元件“上”或者“之上”时，不存在中间元件。也将理解当提及一个元件“连接”或者“耦合”到另一元件时，它可以直接地连接或者耦合到另一元件或者可以存在中间元件。对照而言，当提及一个元件“直接地连接”或者“直接地耦合”到另一元件时，不存在中间元件。
在具体讨论本发明之前，注意在本发明附带的附图中有时示出了两个视图。在示出了两个视图的情况下，包括标识“A”的附图是结构俯视图，而包括标识“B”的附图是经过俯视图中所示切线A-A的横截面图。
如上所言并且如图1A至图1B和图13中所示，本发明提供如下半导体结构100，该半导体结构包括位于有源区AA中的半导体衬底12的表面上的至少一个场效应晶体管102。该至少一个场效应晶体管102包括如下栅极导体叠层，该栅极导体叠层包括多晶硅下层20’和第一金属半导体合金上层34A。栅极导体叠层具有包括至少一个间隔物30的侧壁S1和S2。
本发明结构还包括位于所述至少一个间隔物30的覆盖区处的半导体衬底12内的第二金属半导体合金层34B。包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种的第一金属接触42位于第一金属半导体合金34A上并且与该第一金属半导体合金34A对准，而包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo  和Re中的至少一种的第二金属接触42B位于第二金属半导体合金层34B上并且与该第二金属半导体合金层34B对准。第一和第二金属接触可以包括相同或者不同的组成材料。
在本发明中，第一和第二金属半导体合金层(分别为34A和34B)包括相同或者不同材料。第二金属半导体合金层34B位于至少一个晶体管102的源极扩散区域和漏极扩散区域(各自在附图中标注为32)内。
半导体结构100还包括位于半导体衬底12内的沟槽隔离区域14的顶部上的阻挡层44。阻挡层44与位于第二金属半导体合金层34B的顶部上的金属接触42外边缘邻接。生产线中间(MOL)电介质46位于该结构内。
在图1A至图1B中所示的本发明的结构中，MOL电介质46、阻挡层44、接触金属42A和42B以及至少一个间隔物30各自具有相互共面的上表面。
在图13中所示的本发明的结构中，MOL电介质46、接触金属42A和42B以及至少一个间隔物30各自具有相互共面的上表面；注意阻挡层44由MOL电介质46完全地覆盖。
如上文提到的沟槽隔离区域14位于半导体衬底12内，其中沟槽隔离区域14的外边缘14A与第二金属半导体合金层34B的边缘E接触。
如所示，栅极电介质材料20存在于栅极导体叠层与半导体衬底12之间。
现在参照图2至图9，这些附图是根据本发明第一实施例而利用的基本处理步骤的图形表示。在第一实施例中，阻挡层、MOL电介质、第一金属接触、第二金属接触和至少一个间隔物各自具有相互共面的上表面。具体而言，图2图示了在制作图1A至图1B中所示本发明结构时在本发明中利用的初始结构10。具体而言，初始结构10包括具有位于其中的至少一个沟槽隔离区域14的半导体结构12。在半导体衬底12的顶部上存在从下到上包括栅极电介质18、多晶硅(polySi)层20和多晶硅锗层22的材料叠层16。
图2中所示初始结构10包括本领域技术人员公知的材料。在形成该结构时也使用常规技术。例如，半导体衬底12包括任何半导体材料，该半导体材料例如包括Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或者II/VI族化合物半导体。半导体衬底12可以是分层(layered)半导体，例如Si/SiGe、Si/SiGeC或者绝缘体上半导体(SOI)。当利用SOI衬底时，掩埋绝缘体例如掩埋氧化物或者掩埋氮化物位于顶部半导体层与底部半导体层之间。掩埋绝缘体可以是连续的或者它可以是不连续的。在本发明的一些实施例中，半导体衬底12是含Si的衬底、即包括硅的半导体材料。半导体衬底12可以是掺杂的、未掺杂的或者包含掺杂的区域和/或表面和未掺杂的其它区域和/或表面。
半导体衬底12可以是应变的、未应变的或者其中包含应变区域和未应变区域。半导体衬底12可以具有单晶取向或者它可以是具有不同结晶取向的至少两个表面区域的混合取向半导体衬底。
利用本领域技术人员公知的常规工艺来形成位于半导体衬底12内的至少一个沟槽隔离14。通常，通过沉积和光刻在半导体衬底的表面上提供具有至少一个开口的构图的掩模，然后使用蚀刻在半导体衬底12中蚀刻沟槽，来形成至少一个沟槽隔离区域14。沟槽的深度可以变化并且对于本发明而言并不关键。接着利用沉积工艺用沟槽电介质材料如SiO2或者TEOS(正硅酸乙酯)填充沟槽。在填充沟槽之后，利用平坦化工艺如化学机械抛光(CMP)和/或研磨以提供平坦结构。可选的沟槽衬垫可以在沟槽电介质填充之前形成于沟槽内，并且也可以执行可选的致密化步骤。
在形成材料叠层16之前，清洁半导体衬底12的表面以去除任何残留层(例如自然氧化物)、杂质粒子和任何残留金属表面污染物并且临时保护半导体衬底12的表面。在氢氟酸溶液中先去除任何残留氧化硅。粒子和金属污染物的优选去除是基于称为RCA清洁的工业标准栅极电介质预清洁。RCA清洁包括在氢氧化铵(NH4OH)和过氧化氢(H2O2)的溶液中的处理、继而是在盐酸和氧化剂(例如H2O2和O3)的水混合物中的处理。结果用很薄的化学氧化物层(未示出)‘密封’了清洁的衬底表面。尽管通常使化学氧化物比约
Figure G2009100018127D00081
更薄以免干扰栅极电介质18的性质，但是可以改变它的厚度以有益地更改栅极电介质18的性质。
栅极电介质匀厚层18形成于包括隔离区域14的顶部在内的半导体衬底12的整个表面上。可以通过热生长工艺例如氧化、氮化或者其组合来形成栅极电介质18。取而代之，可以通过沉积工艺例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层或者脉冲式沉积(ALD或者ALPD)、蒸发、反应溅射、化学溶液沉积或者其它相似沉积工艺来形成栅极电介质18。也可以利用上述工艺的任何组合来形成栅极电介质18。
栅极电介质18包括介电常数约为4.0或者更大、优选地大于7.0的绝缘材料。除非另有声明，否则这里提到的介电常数是相对于真空而言的。注意SiO2通常具有约为4.0的介电常数。具体而言，在本发明中利用的栅极电介质18包括但不限于：氧化物、氮化物、氧氮化物和/或硅酸盐，其中硅化物包括金属硅酸盐、铝酸盐、钛酸盐和氮化物。在一个实施例中，优选的是栅极电介质18包括氧化物例如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及其混合物。
栅极电介质18的物理厚度可以变化，但是栅极电介质18通常具有从约0.5nm到约10nm的厚度，其中从约0.5nm到约2nm的厚度更为典型。
在形成栅极电介质18之后，利用已知沉积工艺例如物理气相沉积、CVD或者蒸发在栅极电介质18上形成多晶硅匀厚层20。在本发明的这一点沉积的多晶硅层20的厚度即高度可以根据所用沉积工艺而变化。通常，多晶硅层20具有从约20nm到约180nm的厚度，其中从约50nm到约100nm的厚度更为典型。
在栅极电介质18的顶部上形成多晶硅层20之后，在多晶硅层20上形成多晶硅锗(polySiGe)层22。可以在与形成多晶硅层时使用的沉积步骤分离的沉积步骤中形成多晶硅锗层22，或者可以通过将Ge原子引入沉积前体流中在与形成多晶硅层中使用的沉积步骤相同的沉积步骤中形成多晶硅锗层22。多晶硅锗层22的厚度可以根据在其形成时所用的沉积技术而变化。通常，多晶硅锗层22具有从约10nm到约100nm的厚度，其中从约10nm到约50nm的厚度甚至更为典型。
图3图示了包括位于多晶硅锗层22的表面上的构图的光致抗蚀剂24的图2中所示初始结构10。通过先在多晶硅锗层22的整个表面上沉积抗蚀剂材料(未示出)来形成构图的光致抗蚀剂24。抗蚀剂材料可以是有机抗蚀剂材料、无机抗蚀剂材料或者混合抗蚀剂材料。在将抗蚀剂材料沉积到多晶硅锗层22的表面上之后，对抗蚀剂材料进行光刻工艺。该光刻工艺包括将抗蚀剂材料曝光于辐射图案并且利用常规抗蚀剂显影剂对曝光的抗蚀剂进行显影。
图4图示了在执行如下蚀刻步骤之后形成的结构，该蚀刻步骤去除未受构图的光致抗蚀剂24保护的多晶硅锗层22和多晶硅层20的部分。该蚀刻步骤包括干蚀刻(即反应离子蚀刻、离子束蚀刻、等离子体蚀刻或者激光烧蚀)、化学湿蚀刻(即包括化学蚀刻剂的蚀刻工艺)或者其组合。通常，在形成图4中所示构图的结构时利用反应离子蚀刻。注意蚀刻步骤产生如下构图的材料叠层26，该构图的材料叠层包括构图的多晶硅锗层22和构图的多晶硅层20’。也应注意蚀刻步骤通常停止于栅极电介质18的上表面上。
在一些实施例中，如图4中所示，形成单个构图的材料叠层26。在本发明的其它实施例中，可以利用多个构图的光致抗蚀剂和上述蚀刻步骤来形成多个这样的构图的材料叠层。
在形成构图的材料叠层26之后，利用常规抗蚀剂剥离工艺例如灰化从该结构去除构图的光致抗蚀剂24。接着，执行常规CMOS处理步骤以提供例如图5中所示结构。具体而言，利用常规扩展离子注入工艺来形成源极/漏极扩展区域(未具体标注)。可以在扩展离子注入之后进行可选的退火工艺。在一些实施例中，可以利用常规晕环(halo)离子注入工艺在本发明工艺的这一点形成晕环注入(未示出)。在本发明的更多实施例中，在形成源极/漏极扩展区域之前，可以执行栅极再氧化工艺以在构图的材料叠层26的侧壁上提供薄氧化物(未示出)。
接着，通过沉积和蚀刻来形成至少一个间隔物30。该至少一个间隔物30包括电介质材料，该电介质材料包括例如氧化物、氮化物或者氧氮化物。通常，至少一个间隔物30包括硅的氧化物和/或硅的氮化物。至少一个间隔物30必须充分地足够宽，使得(随后将形成的)源极和漏极金属半导体合金层不侵入构图的材料叠层26的边缘之下。通常，当至少一个间隔物30具有从底部测量时从约15nm到200nm的宽度时，源极/漏极金属半导体合金层不侵入材料叠层26的边缘之下。注意在间隔物蚀刻过程中也去除栅极电介质18的暴露部分。
在形成至少一个间隔物30之后，将源极/漏极扩散区域32形成到半导体衬底12中；源极/漏极扩散区域32包括上文提到的S/D扩展区域。利用离子注入和退火步骤来形成源极/漏极扩散区域32。退火步骤用以激活通过先前注入步骤(或者如果先前未执行退火则为用以激活扩展注入区域内的掺杂剂的步骤)而注入的掺杂剂。在本发明的这一点，可以执行缓冲注入以向源极/漏极区域提供对器件的串联电阻进行优化的缓变结。如果先前未执行，则可以利用至少一个间隔物30、构图的多晶硅层20’和构图的多晶硅锗层22’作为蚀刻掩模来蚀刻栅极电介质18。
接着，相对于构图的多晶硅层20’有选择地蚀刻构图的多晶硅锗层22’以提供例如图6中所示结构。有选择的蚀刻包括可以相对于Si有选择地去除SiGe的任何RIE或者湿蚀刻工艺。这样有选择的RIE工艺的一个例子是任何CxFy气体，例如CF4或者CHF3。注意在已经执行有选择的蚀刻工艺之后暴露构图的多晶硅层20’。
图7图示了在形成构图的多晶硅层20’的表面顶部上的第一金属半导体合金层34A和源极/漏极扩散区域32内的第二金属半导体合金34B之后形成的结构。强调的是第一金属半导体合金34A和构图的多晶硅层20’形成本发明结构的栅极导体叠层。
第一金属半导体合金层34A和第二金属半导体合金34B包括相同或者不同的金属半导体合金。当第一和第二半导体合金层包括相同材料时，在图6中所示结构的顶部上沉积能够与半导体材料进行热反应的金属。该金属通常是Ti、W、Co、Ni、Pt和Pd之一，其中Ti、W、Co和Ni之一更为优选。该金属可以包括合金添加物，例如C、Al、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Y、Zr、Nb、Mo、Ru、Rh、Pd、In、Sn、La、Hf、Ta、W、Re、Ir、Pt、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu及其混合物。当存在合金添加物时，合金添加物存在的数量多达约50％(原子百分比)。该金属通过常规沉积工艺来形成，该常规沉积工艺包括例如化学气相沉积、等离子体增强化学气相沉积、镀覆、溅射、化学溶液沉积、原子层沉积、物理气相沉积和其它相似技术。可以与金属同时形成合金添加物或者可以在沉积金属之后将它添加到金属或者可以以分开的层在金属的顶部上共同沉积它。
沉积金属的厚度可以变化。通常对于在FET中的应用而言，沉积的金属具有从约5nm到约15nm的厚度。
继形成金属之后，可以在退火之前在金属的顶部上形成可选的扩散阻挡物如TiN或者TaN。在足以使金属和半导体一起反应形成金属半导体合金层、即金属硅化物或者金属锗化物的条件之下执行退火。可以在单个步骤中执行退火或者可以使用两个步骤的退火工艺。在约300℃或者更高的温度执行退火，其中从约400℃到约700℃的温度更为典型。使用本领域技术人员公知的常规工艺在单次退火工艺之后或者在两个步骤的退火的第一次退火之后去除可选的扩散阻挡物。可以在形成气体He、Ar或者N2中执行退火。退火包括熔炉退火、快速热退火、尖峰退火、微波退火或者激光退火。通常，该退火是其中退火时间通常约少于一分钟的快速热退火。继最终退火步骤之后，从该结构去除任何未反应金属。
当第一和第二金属半导体合金层(34A和34B)包括不同材料时，在栅极叠层或者源极/漏极扩散区域之一之上形成阻挡掩模，继而进行上述过程。继形成金属半导体合金层之一之后，在包括先前形成的金属半导体合金层的区域之上形成另一阻挡掩模，继而也进行上述过程但使用不同的金属。
现在形成金属接触。具体而言，在位于源极/漏极扩散区域32的顶部上的第二金属半导体合金层34B以及位于构图的多晶硅20’内的第一金属半导体合金层34A的顶部上有选择地形成金属接触。位于第一金属半导体合金层34A的顶部上的金属接触这里称为第一金属(或者栅极导体)接触42A，而位于第二金属半导体合金层34B的顶部上的金属接触称为第二金属(或者源极/漏极)接触42B。注意第二半导体金属合金层的顶部上的金属接触42B与邻接间隔物30的外边缘和沟槽隔离区域14的外边缘14A自对准，而第一半导体合金层34A的顶部上的金属接触42A与至少一个间隔物30的内边缘自对准。也应注意第二金属接触与位于源极/漏极扩散区域顶部且与源极/漏极扩散区域自对准的下方第二金属半导体合金层自对准，而第一金属接触与栅极导体即余留多晶硅层自对准。例如在图8中示出了包括金属接触(42A和42B)的所得结构。
可以同时形成第一和第二金属接触，或者代之以可以利用阻挡掩模来分开地形成它们。还注意到如果分开地形成第一和第二金属接触，则可以接任何顺序形成它们，即第一金属接触、然后第二金属接触或者相反。
各金属接触包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种。来自VIII族的金属包括Fe、Ru、Os、Co、Rh、Ir、Ni、Pd和Pt，而来自IB族的金属包括Cu、Ag和Au。优选地，各金属接触包括CoW、CoP或者CoWP，其中CoWP是高度优选的。
利用一种减少寄生外部电阻的非外延提升的源极/漏极方式来形成各金属接触。具体而言，利用无电解沉积技术通过有选择的沉积来形成各金属接触。在无电解沉积中出现如下氧化还原反应，该反应涉及到一种或者多种可溶还原剂的氧化和一种或者多种金属离子的还原。对于包括比如Co的许多金属，金属半导体合金表面充分地具有催化作用让工艺继续。然而为了开始工艺，可能在一些实例中先向金属半导体合金表面提供用以启动无电解沉积的薄层催化材料如钯。更通常而言，该表面涂敷有含钯离子的溶液。钯离子经历与衬底的浸没交换反应从而形成薄(1个至数个单层厚)的钯层。关于无电解镀覆的背景信息在下文中有清楚记录：IndustrialElectrochemistry--D.Pletcher和F.C.Wlash(编辑)、第2版、Chapmanand Hall、NY 1990以及Electroless Plating：Fundamentals andApplications--G.O.Mallory，J.B.Hajdu(编辑)1990。也参见J.Pan等人的″Novel approach to Reduce Source/drain Series Resistance inHigh Performance CMOS Devices Using Self-Aligned Co WP Processfor 45nm Node UTSOI Transistors with 20nm Gate Lengths″，VLSI2006。J.Pan等人论文的内容通过参考结合于此。
接着，利用常规沉积工艺例如CVD、PECVD和PVD在整个结构上沉积阻挡层44。阻挡层44包括电介质材料如氮化物，其中硅的氮化物是高度优选的。阻挡层44可以是压缩应变材料、拉伸应变材料或者中性应变(即非应变)材料。阻挡层44具有从约10nm到50nm的厚度，其中从约15nm到30nm的厚度是典型的。
在阻挡层44上沉积并且平坦化生产线中间(MOL)电介质46。MOL电介质46可以是未掺杂的硅玻璃(USG)、氟硅玻璃(FSG)、硼磷硅玻璃(BPSG)、旋涂式低k电介质层或者化学气相沉积(CVD)低k电介质层。这里也设想其它电介质如硅的氧化物。可以利用常规沉积工艺来形成MOL电介质46，该沉积工艺包括例如CVD、PECVD、蒸发和旋涂式涂覆。图9图示了在形成阻挡层44和MOL电介质46之后形成的结构。
在形成图9中所示结构之后，利用平坦化工艺例如化学机械抛光和/或研磨以提供图1A至图1B中所示结构。注意在平坦化之后，MOL电介质46、阻挡层44、至少一个间隔物30和金属接触(42A和42B)各自具有相互共面的上表面。继平坦化之后，利用金属接触(42A和42B)作为与位于栅极导体和源极/漏极扩散区域的顶部上的金属半导体合金层(34A和34B)的接触来执行常规生产线后端(BEOL)处理。BEOL工艺在该结构的顶部上形成互连结构，该互连结构包括如下互连电介质，该互连电介质具有向下延伸到本发明结构的金属接触并且与之接触的导电填充开口。
现在参照图示了根据本发明第二实施例的处理步骤的图10至图13，这些处理步骤实现了形成本发明的替代结构。第二实施例开始先提供第一实施例的图7中所示结构。接着如图10中所示，如上所述形成在本发明的这一实施例中作为蚀刻停止层的阻挡层44。阻挡层44包括上文在第一实施例中提到的材料之一，其中氮化硅阻挡层是高度优选的。在形成阻挡层44之后，然后在阻挡层44的顶部上形成MOL电介质46。注意MOL电介质46还可以包括通过沉积正硅酸乙酯(TEOS)来形成的氧化物。
然后通过常规光刻在图10中所示结构上形成构图的光致抗蚀剂(未示出)。构图的光致抗蚀剂(未示出)包括暴露该结构的有源区(即该结构中包括FET的区域)的开口。然后执行蚀刻以去除MOL电介质46和阻挡层44的暴露部分，随后利用本领域中公知的常规剥离工艺来剥离构图的光致抗蚀剂。例如在图11中示出了在执行上述处理步骤之后形成的所得结构。
图12图示了在形成金属接触42A和42B之后的图11的结构。利用上文在本发明的第一实施例中描述的材料和处理步骤来形成金属接触42A和42B。接着，执行平坦化步骤以提供图13中所示结构。图13中所示结构是本发明的替代实施例并且类似于上文在图1A-1B中描绘的结构，不同之处在于阻挡层44不具有与MOL电介质46、第一和第二金属接触42A和42B以及至少一个间隔物30共面的上表面。余留的阻挡层44代之以定位于沟槽隔离区域14与MOL电介质46之间。然而应注意到，阻挡层44的一部分仍然与位于FET的源极/漏极扩散区域的顶部上的第二金属半导体合金层34B上的第二金属接触42B邻接。
尽管已经关于本发明的优选实施例具体地示出和描述本发明，但是本领域技术人员将理解，可以在不脱离本发明的精神和范围的情况下做出形式和细节上的前述和其它变化。因此本意在于本发明不限于描述和说明的、但是落入所附权利要求的范围内的准确形式和细节。

Claims (18)

1.一种半导体结构，包括：
至少一个场效应晶体管，位于半导体衬底的表面上，所述至少一个场效应晶体管包括栅极导体叠层，所述栅极导体叠层包括多晶硅下层和第一金属半导体合金上层，所述栅极导体叠层具有包括至少一个间隔物的侧壁；
第二金属半导体合金层，位于所述至少一个间隔物的覆盖区处的所述半导体衬底内；
第一金属接触，包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第一金属半导体合金层上并且与所述第一金属半导体合金层自对准；
第二金属接触，包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第二金属半导体合金层上并且与所述第二金属半导体合金层自对准；
位于所述半导体衬底内的沟槽隔离区域，其中所述沟槽隔离区域的外边缘与所述第二金属半导体合金层的边缘接触；以及
位于所述沟槽隔离区域的表面上的扩散阻挡物和位于所述扩散阻挡物上的生产线中间电介质，其中所述生产线中间电介质和所述扩散阻挡物具有与所述第一和第二接触以及所述至少一个间隔物的上表面共面的上表面。
2.根据权利要求1所述的半导体结构，其中所述第二金属半导体合金层位于所述至少一个晶体管的源极扩散区域和漏极扩散区域内。
3.根据权利要求1所述的半导体结构，其中所述第一和第二金属接触包括CoW、CoP或者CoWP。
4.根据权利要求1所述的半导体结构，其中所述第一和第二金属半导体合金包括金属硅化物。
5.根据权利要求1所述的半导体结构，还包括位于所述多晶硅下层与所述半导体衬底之间的栅极电介质。
6.一种半导体结构，包括：
至少一个场效应晶体管，位于半导体衬底的表面上，所述至少一个场效应晶体管包括栅极导体叠层，所述栅极导体叠层包括多晶硅下层和第一金属半导体合金上层，所述栅极导体叠层具有包括至少一个间隔物的侧壁；
第二金属半导体合金层，位于所述至少一个间隔物的覆盖区处的所述半导体衬底内；
第一金属接触，包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第一金属半导体合金层上并且与所述第一金属半导体合金层自对准；以及
第二金属接触，包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第二金属半导体合金层上并且与所述第二金属半导体合金层自对准；
位于所述半导体衬底内的沟槽隔离区域，其中所述沟槽隔离区域的外边缘与所述第二金属半导体合金层的边缘接触；以及
仅位于所述沟槽隔离区域的表面上的扩散阻挡物和位于所述扩散阻挡物上的生产线中间电介质，其中所述扩散阻挡物具有不在所述沟槽隔离区域的所述外边缘以外延伸的边缘并且因此所述扩散阻挡物具有与所述生产线中间电介质、所述第一和第二金属接触以及所述至少一个间隔物的上表面不共面的上表面。
7.一种半导体结构，包括：
至少一个场效应晶体管，位于半导体衬底的表面上，所述至少一个场效应晶体管包括栅极导体叠层，所述栅极导体叠层包括多晶硅下层和第一金属硅化物上层，所述栅极导体叠层具有包括至少一个间隔物的侧壁；
第二金属硅化物，位于所述至少一个间隔物的覆盖区处的所述半导体衬底内；
第一CoWP金属接触，位于所述第一金属硅化物上并且与所述第一金属硅化物自对准；
第二CoWP金属接触，位于所述第二金属硅化物上并且与所述第二金属硅化物自对准；
位于所述半导体衬底内的沟槽隔离区域，其中所述沟槽隔离区域的外边缘与所述第二金属半导体合金层的边缘接触；以及
位于所述沟槽隔离区域的表面上的扩散阻挡物和位于所述扩散阻挡物上的生产线中间电介质，其中所述生产线中间电介质和所述扩散阻挡物具有与所述第一和第二CoWP金属接触以及所述至少一个间隔物的上表面共面的上表面。
8.根据权利要求7所述的半导体结构，其中所述第二金属硅化物位于所述至少一个晶体管的源极扩散区域和漏极扩散区域内。
9.根据权利要求7所述的半导体结构，还包括位于所述多晶硅下层与所述半导体衬底之间的栅极电介质。
10.一种形成半导体结构的方法，包括：
提供构图的材料叠层，所述构图的材料叠层包括半导体衬底的表面上的多晶硅下层和多晶硅锗上层，所述构图的材料叠层具有由至少一个间隔物覆盖的侧壁；
从所述构图的材料叠层去除所述多晶硅锗上层；
在所述多晶硅层内形成第一金属半导体合金层，并在所述至少一个间隔物的覆盖区处的所述半导体衬底内形成第二金属半导体合金层；
形成第一金属接触，所述第一金属接触包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第一金属半导体合金层上并且与所述第一金属半导体合金层自对准；以及
形成第二金属接触，所述第二金属接触包括来自元素周期表的VIII或者IB族的金属以及W、B、P、Mo和Re中的至少一种，位于所述第二金属半导体合金层上并且与所述第二金属半导体合金层自对准，其中同时或者在分开的步骤中形成所述第一和第二金属接触；
其中，在形成所述第一和第二金属接触之后形成扩散阻挡物和生产线中间电介质；然后进行平坦化以获得如下结构，在该结构中所述扩散阻挡物、所述生产线中间电介质、所述第一金属接触、所述第二金属接触和所述至少一个间隔物各自具有相互共面的上表面。
11.根据权利要求10所述的方法，其中同时形成所述第一和第二金属接触。
12.根据权利要求10所述的方法，其中形成所述第一和第二金属接触包括非外延提升的源极/漏极方式，所述非外延提升的源极/漏极方式包括无电解沉积来自元素周期表的VIII或者IB族的至少一种金属以及B、P、Mo和Re中的至少一种。
13.根据权利要求12所述的方法，其中所述无电解沉积还包括钯种子层。
14.根据权利要求10所述的方法，还包括在形成所述第一和第二金属半导体合金之后而又在形成所述第一和第二金属接触之前在位于所述衬底内的沟槽隔离区域的表面上形成构图的扩散阻挡物和构图的生产线中间电介质。
15.根据权利要求10所述的方法，其中通过以下步骤来形成所述第一和第二半导体合金层：在所述半导体衬底和所述多晶硅下层的顶部上形成金属层，并进行退火以在所述金属层与所述多晶硅下层和所述半导体衬底之间引起反应，从而分别形成所述第一和第二半导体合金层。
16.根据权利要求15所述的方法，其中所述金属是Ti、W、Co、Ni、Pt和Pd之一。
17.根据权利要求10所述的方法，还包括形成互连结构，所述互连结构包括至少一个互连电介质，所述至少一个互连电介质具有向下延伸到并且接触所述第一和第二金属接触的导电填充开口。
18.根据权利要求14所述的方法，还包括形成互连结构，所述互连结构包括至少一个互连电介质，所述至少一个互连电介质具有向下延伸到并且接触所述第一和第二金属接触的导电填充开口。
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