DE102004026149B4 - Verfahren zum Erzeugen eines Halbleiterbauelements mit Transistorelementen mit spannungsinduzierenden Ätzstoppschichten - Google Patents

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Abstract

Verfahren mit:
Bilden einer ersten dielektrischen Schicht über einem ersten Transistorelement und einem zweiten Transistorelement, wobei die erste dielektrische Schicht eine erste spezifizierte intrinsische mechanische Spannung aufweist;
selektives Entfernen eines ersten Bereichs der ersten dielektrischen Schicht über dem ersten Transistorelement;
Bilden einer zweiten dielektrischen Schicht über dem ersten Transistorelement und einem zweiten Bereich der ersten dielektrischen Schicht, der über dem zweiten Transistorelement gebildet ist, wobei die zweite dielektrische Schicht eine zweite intrinsische Spannung aufweist, die sich von der ersten intrinsischen Spannung unterscheidet;
selektives Entfernen eines zweiten Bereichs der zweiten dielektrischen Schicht, der über dem zweiten Bereich der ersten dielektrischen Schicht ausgebildet ist; wobei
das Bilden der ersten dielektrischen Schicht und das selektive Entfernen ihres ersten Bereichs umfasst:
Abscheiden einer ersten Beschichtung, Abscheiden einer spannungsinduzierenden Schicht und Abscheiden einer zweiten Beschichtung, wobei die erste und die zweite Beschichtung in Bezug auf die spannungsinduzierende Schicht selektiv...

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung eines Halbleiterbauelements mit zwei unterschiedlichen Transistorelementen zur Verbesserung der Ladungsträgerbeweglichkeit.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Die Herstellung integrierter Schaltungen erfordert das Bilden einer großen Anzahl an Schaltungselementen auf einer gegebenen Schaltungsfläche gemäß einem spezifizierten Schaltungsplan. Es werden gegenwärtig eine Vielzahl von Prozesstechnologien ausgeübt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologien gegenwärtig die vielversprechendste Lösung auf Grund der überlegenen Eigenschaften in Hinblick auf Arbeitsgeschwindigkeit und/oder Leistungsaufnahme ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. N-Kanaltransistoren und P-Kanaltransistoren, auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein N-Kanaltransistor oder P-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die an einer Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet ausgebildet ist. Die Leitfähigkeit des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source- und dem Draingebiet ab, der auch als die Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit dem Vermögen, rasch einen leitenden Kanal unterhalb der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode zu bilden, die Leitfähigkeit des Kanals im Wesentlichen das Verhalten der MOS-Transistoren. Somit wird durch die Verringerung der Kanallänge – und in Verbindung damit die Verringerung des Kanalwiderstands – die Kanallänge ein wesentliches Herstellungskriterium, um einen Anstieg der Arbeitsgeschwindigkeit der integrierten Schaltungen zu erreichen.
  • Das Reduzieren der Transistorabmessungen zieht jedoch eine Vielzahl von Problemen nach sich, die damit einhergehen und die berücksichtigt werden müssen, um nicht die Vorteile unnötig aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Ein wesentliches Problem in dieser Hinsicht ist das Entwickeln fortschrittlicher Photolithographie- und Ätzstrategien, um zuverlässig und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für eine neue Bauteilgeneration herzustellen. Ferner sind äußerst aufwendige Dotierstoffprofile in der vertikalen Richtung sowie in der lateralen Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen. Des weiteren stellt die vertikale Position der PN-Übergänge in Bezug auf die Gateisolationsschicht ebenso ein wichtiges Herstellungskriterium im Hinblick auf die Steuerung der Leckströme dar. Somit erfordert das Verringern der Kanallänge auch ein Verringern der Tiefe der Drain- und Sourcegebiete in Bezug auf die Grenzfläche, die zwischen der Gateisolationsschicht und dem Kanalgebiet ausgebildet ist, wodurch anspruchsvolle Implantationstechniken erforderlich sind. Gemäß weiterer Lösungsvorschläge werden epitaxial gewachsene Gebiete mit einem spezifizierten Versatz zu der Gateelektrode gebildet, die als erhöhte Drain- und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeit der erhöhten Drain- und Sourcegebiete bereitzustellen, wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht beibehalten wird.
  • Unabhängig von dem angewendeten technologischen Vorgehen sind fortschrittliche Techniken für die Herstellung von Abstandselementen erforderlich, um die äußert komplexen Dotierstoffprofile zu schaffen und um als eine Maske bei der Herstellung von Metallsilizidgebieten in der Gateelektrode und den Drain- und Sourcegebieten in einer selbstjustierenden Weise zu dienen. Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung und möglicherweise die neue Entwicklung von Prozesstechniken hinsichtlich der oben benannten Prozessschritte erfordert, wurde vorgeschlagen, das Bauteilverhalten der Transistorelemente auch durch Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine gegebene Kanallänge zu verbessern. Im Prinzip können zumindest zwei Mechanismen kombiniert oder unabhängig voneinander angewendet werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens, die Dotierstoffkonzentration in dem Kanalgebiet kann verringert werden, wodurch Streuereignisse der Ladungsträger verringert und damit die Leitfähigkeit erhöht wird. Jedoch beeinflusst das Verringern der Dotierstoffkonzentration in dem Kanalgebiet deutlich auch die Schwellwertspannung des Transistorbauelements, wodurch eine Reduzierung der Dotierstoffkonzentration eine wenig attraktive Möglichkeit darstellt, sofern nicht andere Mechanismen entwickelt werden, um die gewünschte Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in dem Kanalgebiet kann modifiziert werden, beispielsweise durch Erzeugen von Zug- oder Druckspannung, was zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht ein Erzeugen von Zugspannung in dem Kanalgebiet die Beweglichkeit von Elektronen, wobei abhängig von der Größe der Zugspannung ein Anstieg der Beweglichkeit von bis zu 20% erreicht werden kann, was sich wiederum direkt in einem entsprechenden Anstieg der Leitfähigkeit ausdrückt. Andererseits kann Druckspannung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch sich die Möglichkeit ergibt, das Verhalten von P-Transistoren zu verbessern. Folglich wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoff-Schicht in oder unterhalb des Kanalgebiets einzufügen, um Zugspannung oder Druckspannung zu erzeugen. Obwohl das Transistorverhalten merklich durch das Einfügen von spannungserzeugenden Schichten in oder unterhalb des Kanalgebiets verbessert werden kann, muss ein großer Aufwand betrieben werden, um die Herstellung entsprechender Spannungsschichten in die konventionelle und gut etablierte CMOS-Technik einzufügen. Beispielsweise müssen zusätzliche epitaxiale Wachstumstechniken entwickelt und in den Prozessablauf eingefügt werden, um die germanium- oder kohlenstoffenthaltenden Spannungsschichten an geeigneten Positionen in oder unterhalb des Kanalgebiets auszubilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch die Produktionskosten ansteigen und die Gefahr einer Verringerung der Produktionsausbeute erhöht wird.
  • Ferner ist das Erzeugen von Spannung in zuverlässiger und gesteuerter Weise durch andere Komponenten, etwa Abstandselemente, schwierig, da die Herstellung der Abstandsele mente sorgfältig an den Implantationsprozess und die Silizidierung angepasst werden muss, insbesondere für äußerst größenreduzierte Bauelemente, und daher nur wenig Flexibilität für Prozessänderungen vorhanden ist, um auch andere Anforderungen im Hinblick auf die Spannungseigenschaften zu berücksichtigen.
  • Als Beispiel zeigt Patentschrift US 2004/0029323 A1 ein Halbleiterelement, das einen n-Kanalleittyp-Feldeffekttransistor aufweist, der ein Kanalentstehungsgebiet umfasst, das in einer ersten Region gebildet ist, und einen p-Kanalleittyp-Feldeffekttransistor aufweist, der ein Kanalentstehungsgebiet umfasst, das in einem zweiten Gebiet ausgebildet ist. Eine intrinsische Spannung, die in dem Kanalentstehungsgebiet des n-Kanalleittyp-Feldeffekttransistors erzeugt wird, ist unterschiedlich zu einer intrinsischen Spannung im Kanalentstehungsgebiet des p-Kanalleittyp-Feldeffekttransistors.
  • US 2003/0181005 zeigt ein Verfahren zur Herstellung von komplementären Transistoren unter Verwendung unterschiedlich verspannter Schichten, die über den jeweiligen Transistoren zur Verbesserung der Transistoreigenschaften angeordnet sind. So wird eine erste dielektrische Schicht mit einer ersten Verspannung über einem ersten und zweiten Transistorelement (n-ch MISFET, p-ch MISFET) aufgebracht, ein Bereich der ersten Schicht über dem ersten Transistorelement selektiv entfernt, eine zweite dielektrische Schicht mit einer anderen Verspannung über beiden Transistorelementen gebildet, und in einem Bereich über der ersten Schicht des zweiten Transistors entfernt, wobei die erste dielektrische Schicht aus einer ersten Siliziumoxidbeschichtung, einer spannungsinduzierten Schicht aus Siliziumnitrid und einer zweiten Siliziumoxidbeschichtung gebildet wird.
  • Angesichts der oben beschriebenen Situation besteht ein Bedarf für eine alternative Technik, die das Erzeugen gewünschter mechanischer Spannungsbedingungen mittels Kontaktätzstoppschichten ermöglichen und gleichzeitig eine effiziente Strukturierung zulassen.
  • Erfindungsgemäß wird die Aufgabe gelöst durch ein Verfahren mit den Merkmalen des Anspruchs 1.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In den Figuren zeigen:
  • 1a und 1b schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei Transistorelementen;
  • 2a bis 2i schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen Transistorelementen, wobei die Kontaktätzstoppschichten mittels einer Beschichtung effizient gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung strukturiert werden.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden wird auf das Konzept Bezug genommen, dass eine effektive Spannungsbearbeitung in dem Kanalgebiet unterschiedlicher Transistorarten wirksam erreicht werden kann, indem die intrinsische Spannung einer dielektrischen Schicht modifiziert wird, die mit der Transistorstruktur in Kontakt ist oder die zumindest in der Nähe der Transistorstruktur angeordnet ist. Die Modifizierung der intrinsischen Spannung der dielektrischen Schicht kann erreicht werden, indem Prozessparameter eingestellt werden und/oder mittels einer Behandlung mit nicht reaktiven Ionen. Da die dielektrische Schicht, die über der Transistorstruktur angeordnet ist, und die auch zumindest teilweise als eine Kontaktätzstoppschicht dienen kann, einen großen Bereich der Transistorstruktur bedeckt, ermöglicht die mechanische Ankopplung an die Transistorstruktur eine wirksame Spannungsbearbeitung in dem Kanalgebiet, ohne dass wesentliche Modifizierungen während des Transistorherstellungsprozesses erforderlich sind. Ferner ist es möglich, die Modifizierung oder Ausbildung entsprechender dielektrischer Schichten mit unterschiedlichen Spannungseigenschaften an unterschiedlichen Chippositionen oder sogar für unterschiedliche Chips innerhalb des Substrats durchzuführen. Somit ist es auf „lokalem Maßstab" möglich, unterschiedliche, spannungshervorrufende dielektrische Schichten an Transistorelementen herzustellen, die mit geringem Abstand ausgebildet sind, etwa komplementäre Transistorpaare eines CMOS-Bauteils, wodurch die Möglichkeit geschaffen wird, das Gesamtverhalten sogar komplexer CMOS-Bauelemente, etwa von CPU's, Speicherchips und dergleichen zu verbessern. Somit kann für eine vorgegebene Transistorgeometrie, d. h. für einen vorgegebenen Technologieknotenpunkt, eine höhere Arbeitsgeschwindigkeit mit dem selben Maß an Leckstrom erreicht werden, oder für eine gegebene Arbeitsgeschwindigkeit können die Leckströme und damit die Leistungsaufnahme reduziert werden. Auf einem mehr globaleren Maßstab können Prozessungleichförmigkeiten, die sich als eine Abweichung elektrischer Eigenschaften der Bauteile zeigen, die an unterschiedlichen Positionen einer Scheibe angeordnet sind, oder als Abweichungen von Bauelemente, die auf unterschiedlichen Scheiben ausgebildet sind, verringert oder kompensiert werden, indem selektiv der Pegel der Spannung an unterschiedlichen Scheiben oder Scheibenpositionen entsprechend angepasst wird, wobei die Spannungsanpassung auf Transistorebene stattfindet, d. h. in den Kanalgebieten der beteiligten Transistorbauelemente und damit die Spannungsbearbeitung äußerst effizient macht.
  • Wie zuvor erläutert ist, werden spannungsinduzierte Probleme relevanter bei zunehmender Miniaturisierung der Strukturgrößen und somit ist das Konzept insbesondere vorteilhaft in Verbindung mit äußerst größenreduzierten Halbleiterbauelementen, wodurch die Aussicht für eine weitere Bauteilreduzierung geboten wird, ohne dass eine wesentliche Abnahme der Leistung zu befürchten ist, die durch die Problematik der mechanischen Spannungen hervorgerufen wird.
  • Mit Bezug zu den 1a und 1b wird nun ein Halbleiterbauelement für die Anwendung des erfindungsgemäßen Herstellungsverfahrens sowie prinzipielle Aspekte hinsichtlich von spannungsinduzierenden Ätzstoppschichten beschrieben, die für das Verständnis der vorliegenden Erfindung nützlich sind.
  • 1a zeigt schematisch ein Beispiel einer Querschnittsansicht eines Halbleiterbauelements 150 mit einem ersten Transistorelement 100n und einem zweiten Transistorelement 100p. Die Transistorelemente 100n, 100p können unterschiedliche Arten von Transistorelementen, etwa einen n-Kanaltransistor und einen p-Kanaltransistor, oder Transistoren der gleichen oder unterschiedlichen Arten repräsentieren, die an unterschiedlichen Chippositionen oder Substratpositionen angeordnet sind, und in besonderen Ausführungsformen kann der Transistor 100n einen n-Kanaltransistor und der zweite Transistor 100p einen p-Kanaltransistor repräsentieren, die beide so angeordnet sind, um ein komplementäres Transistorpaar zu bilden. Obwohl die Transistoren 100n und 100p sich voneinander in Größe, Leitfähigkeitsart, Position, Funktion und dergleichen unterscheiden können, sind die Transistoren der Einfachheit halber so gezeigt, dass sie im Wesentlichen den gleichen Aufbau aufweisen und daher sind entsprechende Komponenten der Transistoren 100n und 100p durch die gleichen Bezugszeichen bezeichnet. Ferner sollte beachtet werden, dass obwohl die vorliegende Erfindung besonders vorteilhaft ist für Transistorelemente ohne spannungsinduzierende Komponenten, etwa zusätzliche Epitaxialschichten, die in oder unterhalb der entsprechenden Kanalgebiete ausgebildet sind, die vorliegende Erfindung auch mit derartigen zusätzlichen spannungserzeugenden Techniken kombiniert werden kann.
  • Das Halbleiterbauelement 150 umfasst ein Substrat 101 mit einer darauf ausgebildeten isolierenden Schicht 102, etwa einer vergrabenen Siliziumdioxidschicht, einer Siliziumnitridschicht und dergleichen, woran sich eine kristalline Halbleiterschicht 103 anschließt, die in der folgenden Beschreibung als „Silizumschicht" bezeichnet wird, da der größte Teil integrierter Schaltungen mit komplexen Logikschaltungen auf der Grundlage von Silizium hergestellt wird. Es sollte jedoch beachtet werden, dass die Halbleiterschicht 103 aus einem beliebigen geeigneten Halbleitermaterial entsprechend den Entwurfserfordernissen aufgebaut sein kann. Der erste und der zweite Transistor 100n, 100p können voneinander durch eine Isolationsstruktur 120, beispielsweise in Form einer Flachgrabenisolation getrennt sein. Der erste Transistor 100 umfasst ferner eine Gateelektrodenstruktur 105 mit einem Halbleiterbereich 106, etwa einem Polysiliziumbereich und einem metallenthaltenden Bereich 108, der beispielsweise in Form eines Metallsilizids vorgesehen ist. Die Gateelektrodenstruktur 105 umfasst ferner eine Gateisolationsschicht 107, die die Gateelektrodenstruktur 105 von einem Kanalgebiet 104 trennt, das wiederum in lateraler Richtung geeignet dotierte Source- und Draingebiete 111 mit darin ausgebildeten Metallsilizidgebieten 112 trennt. Ein Abstandselemente 110 ist benachbart zu den Seitenwänden der Gateelektrodenstruktur 105 ausgebildet und ist davon durch eine Beschichtung 109 getrennt, die auch zwischen den Source- und Draingebieten 111 und dem Abstandselement 110 ausgebildet ist. In einigen Fällen kann die Beschichtung 109 weggelassen werden.
  • Der zweite Transistor 100p kann im Wesentlichen den gleichen Aufbau und die gleichen Komponenten aufweisen, wobei das Kanalgebiet 104 und die Drain- und Sourcegebieten 111 andere Dotierstoffe im Vergleich zu den entsprechenden Gebieten des Transistors 100n aufweisen können, wenn der erste und der zweite Transistor 100n, 100p Transistorelemente unterschiedlicher Leitfähigkeitstypen repräsentieren.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 150, wie es in 1a gezeigt ist, kann die folgenden Prozesse umfassen. Das Substrat 101, die isolierende Schicht 102 und die Halbleiterschicht 103 können durch moderne Scheibenverbundtechniken hergestellt werden, wenn das Halbleiterbauelement 150 ein SOI-Bauelement repräsentiert, oder das Substrat 101 kann ohne die isolierende Schicht 102 als ein Halbleitervollsubstrat bereitgestellt sein, wobei die Halbleiterschicht 103 einen oberen Bereich des Substrats repräsentieren kann, oder durch epitaxiale Wachstumstechniken hergestellt sein kann.
  • Danach wird die Gateisolationsschicht 107 abgeschieden und/oder durch Oxidation gemäß gut etablierter Prozesstechniken gebildet, woran sich die Abscheidung eines Gateelektrodenmaterials, etwa Polysilizium, mittels chemischer Dampfabscheidung (CVD) bei geringem Druck anschließt. Anschließend werden das Gateelektrodenmaterial und die Gateisolationsschicht 107 durch fortschrittliche Photolithographie- und Ätztechniken in Übereinstimmung mit gut etablierten Prozessrezepten strukturiert. Anschließend werden Implantationssequenzen in Verbindung mit dem Herstellungsprozess für das Ausbilden des Abstandselements 110 durchgeführt, wobei das Abstandselement 110 als zwei oder mehrere unterschiedliche Abstandselemente mit zwischendurch ausgeführten Implantationsprozessen hergestellt werden kann, wenn eine in lateraler Richtung anspruchsvoll profilierte Dotierstoffkonzentration für die Drain- und Source-Gebiete 111 erforderlich ist. Beispielsweise können Erweiterungsgebiete mit geringerer Eindringtiefe erforderlich sein. Nach Ausheizprozessen zum Aktivieren und zum teilweise Ausheilen von durch die Implantation hervorgerufenen Kristallschäden werden die Metallsilizidgebiete 108 und 112 gebildet, indem ein hochschmelzendes Metall abgeschieden und eine chemische Reaktion mit dem darunter liegenden Silizium bewirkt wird, wobei das Abstandselement 110 als eine Reaktionsmaske zur Verhinderung oder zur Reduzierung der Ausbildung einer Metallverbindung zwischen der Gateelektrodenstruktur 105 und den Drain- und Sourcegebieten 111 dient.
  • 1b zeigt schematisch das Halbleiterbauelement 150 mit einer ersten dielektrischen Schicht 116, die über den Transistorelementen 110n und 110p gebildet ist. Typischerweise sind die Transistorelemente 110n, 110p in einem dielektrischen Zwischenschichtmaterial (in 1b nicht gezeigt) eingebettet, über welchem entsprechende Metallisierungsschichten herzustellen sind, um die erforderlichen elektrischen Verbindungen zwischen den einzelnen Schaltungselementen zu schaffen. Das dielektrische Zwischenschichtmaterial wird durch einen anisotropen Ätzprozess strukturiert, um Kontakte zu der Gateelektrodenstruktur 105 und den Drain- und Sourcegebieten 111 herzustellen. Da dieser anisotrope Ätzprozess bis zu unterschiedlichen Tiefen durchgeführt werden muss, wird üblicherweise eine zuverlässige Ätzstoppschicht vorgesehen, um ein Materialabtrag an der Gateelektrodenstruktur 105 zu vermeiden, wenn die Ätzfront die Gateelektrode 105 erreicht und dann zu den Drain- und Sourcegebieten 111 weiterwandert. Somit kann die erste dielektrische Schicht 116 so gestaltet sein, um auch, zumindest teilweise, als eine Ätzstoppschicht für eine Kontaktätzung zu dienen, so dass diese auch als eine Kontaktätzstoppschicht bezeichnet werden kann. Häufig weist das dielektrische Zwischenschichtmaterial Siliziumdioxid auf und damit kann die erste dielektrische Schicht 116 aus Siliziumnitrid aufgebaut sein, da Siliziumnitrid eine gute Ätzselektivität bei gut etablierten anisotropen Prozessrezepten zum Ätzen von Siliziumdioxid aufweist. Insbesondere kann Siliziumnitrid entsprechend gut etablierte Abscheiderezepte abgeschieden werden, wobei die Abscheideparameter so eingestellt werden können, um eine spezifizierte intrinsische mechanische Spannung zu schaffen, während gleichzeitig die gewünschte hohe Ätzselektivität zu Siliziumdioxid beibehalten wird. Typischerweise wird Siliziumnitrid durch plasmaunterstützte chemische Dampfabscheidung (CVD) abgeschieden, wobei beispielsweise Parameter der Plasmaatmosphäre, etwa die Vorspannungsleistung, die der Plasmaatmosphäre zugeführt wird, so variiert werden können, um die in der abgeschiedenen Siliziumnitridschicht hervorgerufene mechanische Spannung einzustellen. Beispielsweise kann die Abscheidung auf der Grundlage gut etablierter Prozessrezepte basierend auf Silan (SiH4) und Ammoniak (NH3), Stickstoffoxid (N2O) oder Stickstoff (N2) in einer Abscheideanlage für plasmaunterstütztes CVD für eine Siliziumnitridschicht durchgeführt werden. Die Spannung in der Siliziumnitridschicht kann durch die Abscheidebedingungen festgelegt werden, wobei beispielsweise eine Druckspannung in Siliziumnitrid von ungefähr 150 MPa bei einer moderat hohen Vorspannungsleistung gemäß gut etablierter Abscheiderezepte erreicht werden kann, während in anderen Ausführungsformen eine Zugspannung von ungefähr 0 bis 1000 MPa erreicht werden kann. Im Allgemeinen hängt die in dem Siliziumnitrid während der Abscheidung erzeugte Spannung von der Gasmischung, der Abscheiderate, der Temperatur und dem Ionenbeschuss ab. Gemäß gut bekannter Rezepte kann der entsprechende Betrag an Zugspannung oder Druckspannung in der Schicht eingestellt werden, indem beispielsweise einer oder mehrere dieser Prozessparameter, die die Plasmaatmosphäre festlegen, während des Abscheidens der Schicht durch plasmaunterstützte chemische Dampfabscheidung variiert werden. Insbesondere die Vorspannungsenergie, die der Plasmaatmosphäre zugeführt wird, kann so variiert werden, um das Maß an Ionenbeschuss während des Abscheideprozesses einzustellen, wodurch Zugspannung oder Druckspannung in der Siliziumnitridschicht erzeugt werden. Um ein gewünschtes Maß an Ionenbeschuss zu erzeugen, werden häufig CVD-Reaktoren mit zwei Frequenzen verwendet, um einen gewünschten Betrag an Vorspannungsleistung einzustellen. Wenn beispielsweise die Zufuhr an Niedrigfrequenzenergie deutlich reduziert oder abgeschaltet wird, wird eine Siliziumnitridschicht mit Zugspannung erzeugt. Andererseits erzeugt eine moderat hohe Vorspannungsleistung Druckspannung in der Siliziumnitridschicht. Ein entsprechender Abschei deprozess kann mit einer beliebigen Abscheideanlage durchgeführt werden, die das Erzeugen einer geeigneten Plasmaatmosphäre ermöglicht.
  • Zum Beispiel kann die erste dielektrische Schicht 116 als eine Siliziumnitridschicht mit einer spezifizierten Druckspannung abgeschieden werden. Es sollte beachtet werden, dass entsprechende Prozessrezepte zum Abscheiden von Siliziumnitrid mit einer gewünschten Größe an Druckspannung oder Zugspannung leicht auf der Grundlage von Testsubstraten erstellt werden können, wobei einer oder mehrere Prozessparameter variiert und die Spannungseigenschaften der Siliziumnitridschichten gemessen und mit den entsprechenden Prozessparametern in Korrelation gesetzt werden können. In der folgenden Beschreibung wird angenommen, dass die erste dielektrische Schicht 116 eine Druckspannung aufweist, während in anderen Ausführungsformen eine Zugspannung erzeugt werden kann.
  • In vorteilhafter Weise wird eine Zugspannung in n-Transistoren und eine Druckspannung in p-Transistoren erzeugt. Jedoch kann eine beliebige andere Kombination an Spannungen erzeugt werden. Insbesondere können mehr als zwei unterschiedliche Spannungspegel an mehr als zwei unterschiedlichen Substratpositionen erreicht werden.
  • Mit Bezug zu den 2a bis 2i wird nunmehr eine anschauliche Ausführungsform der Erfindung beschrieben.
  • In 2a umfasst ein Halbleiterbauelement 250 ein erstes Transistorelement 200n und ein zweites Transistorelement 200p. Der Aufbau des ersten und des zweiten Transistorelements 200n und 200p kann der gleiche sein, wie dies mit Bezug zu 1a beschrieben ist, und es werden somit die gleichen Bezugszeichen verwendet, mit Ausnahme einer führenden „2" anstelle einer führenden „1". Daher wird eine detaillierte Beschreibung dieser Komponenten weggelassen.
  • 2b zeigt schematisch das Halbleiterbauelement 250 mit einer darauf ausgebildeten ersten dielektrischen Schicht 216, die eine erste Beschichtung 216a, eine spannungsinduzierende Schicht 216b und eine zweite Beschichtung 216c aufweist. In einer Ausführungsform können die Beschichtungen 216a und 216c aus Siliziumdioxid aufgebaut sein, während die spannungsinduzierende Schicht 216b Siliziumnitrid aufweisen kann. Abscheiderezepte für Siliziumdioxid sind im Stand der Technik gut etabliert und können daher vorteilhaft bei der Herstellung der Beschichtungen 216 und 216c angewendet werden. Hinsichtlich der Herstellung der spannungsinduzierenden Schicht 216b gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu der dielektrischen Schicht 116 in 1b dargelegt sind. Der Einfachheit halber wird angenommen, dass die spannungsinduzierende Schicht 216b eine Druckspannung aufweist, die auf das zweite Transistorelement 200p übertragen wird, während der erste Transistor 200n eine Zugspannung erhalten soll. In anderen Ausführungsformen kann jedoch die spannungsinduzierende Schicht 216b eine Zugspannung aufweisen.
  • 2c zeigt schematisch das Halbleiterbauelement 250 mit einer Lackmaske 240, die darauf ausgebildet ist und die den zweiten Transistor 200p bedeckt und den ersten Transistor 200n freilegt. Ferner unterliegt das Halbleiterbauelement 250 einem nasschemischen Ätzprozess 260, um den freigelegten Bereich der Beschichtung 216c zu entfernen. In einer speziellen Ausführungsform basiert der nasschemische Ätzprozess auf verdünnter Fluorsäure (HF), die Siliziumdioxid der Beschichtung 216c angreift, die jedoch für die Lackmaske 240 ein deutlich reduzierte Ätzrate aufweist. Entsprechende Ätzrezepte zum selektiven Entfernen von Siliziumdioxid mittels HF sind im Stand der Technik gut bekannt.
  • 2d zeigt schematisch das Halbleiterbauelement 250 nach dem Entfernen des freigelegten Bereichs der Beschichtung 216c und nach dem Entfernen der Lackmaske 240. Somit ist das zweite Transistorelement 200p weiterhin von der Beschichtung 216c bedeckt, während die spannungsinduzierende Schicht 216b über dem ersten Transistor 200n freigelegt ist.
  • In 2e unterliegt das Halbleiterbauelement 250 einem weiteren nasschemischen Ätzprozess 261, der so gestaltet ist, um die spannungsinduzierende Schicht 216b selektiv zu entfernen, während die Beschichtungen 216a und 216c im Wesentlichen nicht angegriffen werden. In einer anschaulichen Ausführungsform kann die spannungsinduzierende Schicht 216b aus Siliziumnitrid aufgebaut sein und somit kann die Ätzchemie auf der Grundlage heißer Phosphorsäure (H3PO4) aufgebaut sein, die eine ausgezeichnete Ätzselektivität in Bezug auf Siliziumdioxid aufweist. Somit wird die spannungsinduzierende Schicht 216b über dem zweiten Transistorelement 200p beibehalten, mit Ausnahme kleiner Unterätzbereiche (nicht gezeigt), wohingegen die spannungsinduzierende Schicht 216b über dem ersten Transistorelement 200n im Wesentlichen vollständig entfernt wird.
  • 2f zeigt schematisch das Halbleiterbauelement 250 mit einer weiteren Lackmaske 241, die darauf gebildet ist und die das erste Transistorelement 200n bedeckt, während das zweite Transistorelement 200p freigelegt ist. Ferner unterliegt das Halbleiterbauelement 250 einem weiteren nasschemischen Ätzprozess 262, um die freigelegte Beschichtung 216c über dem zweiten Transistorelement 200p zu entfernen. Ähnlich wie bei dem Ätzprozess 260 kann der Prozess 262 auf der Grundlage von HF durchgeführt werden, wenn die Beschichtung 216c aus Siliziumdioxid aufgebaut ist, während die Beschichtung 216a auf dem ersten Transistor 200n durch die Lackmaske 241 geschützt ist.
  • 2g zeigt schematisch das Halbleiterbauelement 250 nach Beendigung des nasschemischen Ätzprozesses 260 und nach dem Entfernen der Lackmaske 241. Somit weist der zweite Transistor 200p die freigelegte spannungsinduzierende Schicht 216b darauf ausgebildet auf, während der erste Transistor 200n noch von der Beschichtung 216a bedeckt ist. Als nächstes kann eine weitere dielektrische Schicht mit einer intrinsischen Spannung, die sich von der intrinsischen Spannung der spannungsinduzierenden Schicht 216b unterscheidet, abgeschieden werden.
  • 2h zeigt das Halbleiterbauelement 250 mit einer darauf ausgebildeten zweiten dielektrischen Schicht 217 mit einer spezifizierten intrinsischen Spannung, etwa einer Zugspannung, die über dem ersten und dem zweiten Transistorelement 200n, 200p ausgebildet ist. Hinsichtlich der Abscheidungsrezepte, der Schichteigenschaften, etwa der Schichtdicke, der Materialzusammensetzung, etc., gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den Schichten 116 und 216b dargelegt sind. In einer anschaulichen Ausführungsform kann die zweite dielektrische Schicht 217 aus Siliziumnitrid mit einer Schichtdicke aufgebaut sein, die geeignet ist, um als eine Kontaktätzstoppschicht in nachfolgenden Herstellungsprozessen zu dienen.
  • 2i zeigt das Halbleiterbauelement 250 mit einer weiteren darauf ausgebildeten Lackmaske 242, die das erste Transistorelement 200n bedeckt, während das zweite Transistorelement 200p freigelegt ist. Da die in dem Kanalgebiet 204 des zweiten Transistorelements 200p hervorgerufene Spannung momentan zumindest teilweise durch die spannungserzeugende Schicht 216b und die dielektrische Schicht 217 festgelegt ist, wird der Einfluss der dielektrischen Schicht 217 auf die in dem Kanalgebiet 204 des zweiten Transistorelements 200p erzeugte Spannung vermieden, indem der freigelegte Bereich der Schicht 217 durch einen Plasmaätzprozess entfernt wird, wobei vorteilhafterweise die Beschichtung 216c nicht entfernt wird (vergleiche 2f), die daher als eine wirksa me Ätzstoppschicht oder Ätzindikatorschicht während des Plasmaätzprozesses benutzt werden kann, um damit in zuverlässiger Weise das Entfernen des freigelegten Bereichs der Schicht 217 zu steuern. Somit ist nach diesem Plasmaätzprozess und dem entsprechenden Entfernen des freigelegten Bereichs der Schicht 217 die Spannung in dem Kanalgebiet 204 des zweiten Transistors 200p im Wesentlichen durch die spannungsinduzierende Schicht 216b bestimmt, während die Spannung in dem ersten Transistorelement 200n im Wesentlichen durch die verbleibende dielektrische Schicht 217 hervorgerufen wird.
  • Die weitere Bearbeitung kann fortgesetzt werden, indem ein dielektrisches Zwischenschichtmaterial, etwa Siliziumdioxid, über dem Halbleiterbauelement 250 abgeschieden wird und entsprechende Kontaktöffnungen unter Anwendung der Schichten 216b und 217 als Ätzstoppschichten gebildet werden. Es sollte beachtet werden, dass der Unterschied in der Dicke der Kontaktätzstoppschicht für den ersten Transistor 200n und für den zweiten Transistor 200p den Herstellungsprozess für die Kontaktöffnung nicht wesentlich beeinflusst, da noch die Beschichtung 216a auf beiden Transistorelementen vorhanden ist und daher als eine zusätzliche Ätzstoppschicht bei der Öffnung der entsprechenden Kontaktätzstoppschichten dienen kann.

Claims (5)

  1. Verfahren mit: Bilden einer ersten dielektrischen Schicht über einem ersten Transistorelement und einem zweiten Transistorelement, wobei die erste dielektrische Schicht eine erste spezifizierte intrinsische mechanische Spannung aufweist; selektives Entfernen eines ersten Bereichs der ersten dielektrischen Schicht über dem ersten Transistorelement; Bilden einer zweiten dielektrischen Schicht über dem ersten Transistorelement und einem zweiten Bereich der ersten dielektrischen Schicht, der über dem zweiten Transistorelement gebildet ist, wobei die zweite dielektrische Schicht eine zweite intrinsische Spannung aufweist, die sich von der ersten intrinsischen Spannung unterscheidet; selektives Entfernen eines zweiten Bereichs der zweiten dielektrischen Schicht, der über dem zweiten Bereich der ersten dielektrischen Schicht ausgebildet ist; wobei das Bilden der ersten dielektrischen Schicht und das selektive Entfernen ihres ersten Bereichs umfasst: Abscheiden einer ersten Beschichtung, Abscheiden einer spannungsinduzierenden Schicht und Abscheiden einer zweiten Beschichtung, wobei die erste und die zweite Beschichtung in Bezug auf die spannungsinduzierende Schicht selektiv ätzbar sind, wobei die zweite Beschichtung über dem ersten Transistorelement selektiv geätzt wird, während das zweite Transistorelement mit einer Lackmaske bedeckt ist, die Lackmaske entfernt und die spannungsinduzierende Schicht über dem ersten Transistorelement selektiv geätzt wird, während die zweite Beschichtung über dem zweiten Transistorelement als eine Ätzmaske verwendet wird.
  2. Das Verfahren nach Anspruch 1, wobei das selektive Entfernen des zweiten Bereichs der zweiten dielektrischen Schicht umfasst: Bilden einer Lackmaske über der zweiten dielektrischen Schicht, die das erste Transistorelement abdeckt und das zweite Transistorelement freilegt, und Ätzen der zweiten dielektrischen Schicht, so dass zumindest ein Bereich der zweiten dielektrischen Schicht über dem zweiten Transistorelement entfernt wird.
  3. Das Verfahren nach Anspruch 2, wobei das Ätzen als ein Trockenätzprozess ausgeführt wird.
  4. Das Verfahren nach Anspruch 1, wobei selektives Ätzen der zweiten Beschichtung als ein Nassätzprozess ausgeführt wird.
  5. Das Verfahren nach Anspruch 1, wobei die spannungsinduzierende Schicht mit einem Nassätzprozess geätzt wird.
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