CN101419984B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其形成方法。该半导体结构包括提供具有作为存在于栅极导体顶上的应力层的结果的应力沟道区的至少一晶体管，所述栅极导体包括包含底多晶硅层和顶金属半导体合金(即金属硅化物)层的叠层。所述应力层自对准于栅极导体。本发明的结构还具有由于位于源极/漏极区顶上的金属接触引起的减小的外部寄生S/D电阻，所述源极/漏极区包括由金属半导体合金构成的表面区。所述金属接触自对准于栅极导体。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体结构及其形成方法。更具体地，本发明涉及具有制对准金属通路接触的半导体结构。
背景技术
场效应晶体管(FET)是现代集成电路的基本构造块。这样的晶体管可以在传统体衬底(例如硅)上或在绝缘体上半导体(SOI)衬底上形成。
目前金属氧化物半导体(MOS)晶体管通过沉积栅极叠层材料于栅极介电质和衬底上方而被制造。通常，MOS晶体管制造工艺实施光刻和蚀刻工艺从而界定导电例如多晶硅栅极结构。栅极结构和衬底被热氧化，并且在此之后，源极/漏极延伸通过注入形成。有时注入使用隔离体进行以便产生栅极和被注入的结之间的特定距离。在一些情形，例如在n-FET器件的制造中，n-FET器件的源极/漏极延伸不使用隔离体注入。对于p-FET器件，源极/漏极延伸典型地在隔离体存在下被注入。较厚的隔离体典型地在源极/漏极延伸被注入之后形成。随后在该厚隔离体存在下进行深源极/漏极注入。进行高温退火以便激活结，在此之后源极/漏极和栅极的顶部通常被硅化。硅化物的形成典型地要求难熔金属被沉积在含硅衬底上随后进行产生硅化物材料的工艺。硅化物工艺形成对于深源极/漏极区和栅极导体的低电阻接触。
高集成密度可以减小制造成本。为了可以制造比当前可行的更高集成密度的集成电路(IC)，例如存储器、逻辑和其它器件，必须发现一种方式以便进一步减小场效应晶体管(FET)，例如金属氧化物半导体的尺寸。晶体管尺寸的减小允许性能的改善以及紧凑，但是这样的尺寸减小使一些器件产率下降。
随着持续减小晶体管的尺寸，需要通路接触的尺寸减小。但是，当通路开口的尺寸小并且栅极和通路之间的间距小时，难于蚀刻接触通路以便避免栅极对通路短路。尽管薄接触区应力层使得较为容易蚀刻通路开口，但是这样的薄接触区应力层减小了传递到晶体管沟道中的应力。这降低了晶体管的性能并且，这样是非常不希望的。栅极对通路短路减小了芯片的产率并且因而增加了IC制造的成本。
除了上述之外，制造高性能半导体结构中的另一关键的挑战是减小外部寄生源极/漏极(S/D)电阻。典型地，外延提高的S/D被实施以便解决该问题。但是，外延提高的S/D工艺添加了显著的器件集成复杂度。预外延表面清洁和外延生长条件对于在半导体衬底中存在的下面的掺杂核素及其浓度敏感并且需要广泛的优化。
考虑到上述，存在提供由应力沟道区引起的具有改善了的器件性能的半导体结构而不增加接触通路的尺寸的需求。此外，还存在提供其中外部寄生S/D电阻被减小的具有改善了的器件性能而无需外延生长提高了的S/D半导体区的半导体结构的需求。为了减小由于光刻未对准的面积损失，希望具有对于栅极的通路自对准。
发明内容
本发明提供了一种半导体结构，其包括具有应力沟道区的至少一晶体管，所述应力沟道区是存在于栅极导体顶上的应力层的结果，所述栅极导体包括包含底部多晶硅(polySi)层和顶部金属半导体合金(即金属硅化物)层的叠层。应力层自对准于栅极导体。本发明的结构还具有减小的外部寄生S/D电阻，由位于源极/漏极区的顶上的金属接触引起，该金属接触包括由金属半导体合金构成。
概括地，本发明的半导体结构包括：
位于半导体衬底上的至少一场效应晶体管，所述至少一场效应晶体管包括包含多晶硅的下层和第一金属半导体合金的上层的栅极导体叠层，所述栅极导体叠层具有包括至少一隔离体的侧壁和包括止蚀衬层和应力层的顶表面，所述止蚀衬层位于所述应力层的底表面和侧壁表面上；
第二金属半导体合金层，位于所述至少一隔离体的足印的所述半导体衬底内；和
金属接触，包含位于所述第二金属半导体合金层上的来自元素周期表的VIII或IB族的金属和W、B、P、Mo和Re的至少之一。
在本发明中，所述第一和第二金属半导体合金层可以包括相同材料或不同材料。在本发明中，所述第二金属半导体合金层位于至少一晶体管的源极扩散区和漏极扩散区内。
在本发明的一实施例中，半导体结构还包括位于金属接触和至少一晶体管顶上的阻挡层。
在本发明的另一实施例中，包括接触通路的线中(MOL)介电质位于该结构之内，其中接触通路与金属接触接触。在本发明的又一实施例中，接触通路包括扩散阻挡衬层。
在本发明的又一实施例中，金属接触包括CoW、CoP或CoWP，高度优选CoWP。
在本发明的又一实施例中，沟槽隔离区位于半导体衬底之内，其中沟槽隔离区的外边与第二金属半导体合金层的边接触。
在本发明的又一实施例中，栅极介电材料存在于栅极导体叠层和衬底之间。
在又一实施例中，存在于第一半导体合金的上层上的止蚀衬层和应力层每个具有低于至少一隔离体的上表面的上表面。
在本发明的又一实施例中，另一止蚀层和另一应力层的叠层位于沟槽隔离区和相邻于沟槽隔离区的第二半导体金属合金的部分上。在本发明中，止蚀层和另一止蚀层包括相同的止蚀材料，而应力层和另一应力层也包括相同的应力材料(或者是拉应力或者是压应力)。
在本发明的另一方面中，提供了一种半导体结构，其包括：
位于半导体衬底上的至少一场效应晶体管，所述至少一场效应晶体管包括包含多晶硅的下层和第一金属半导体合金的上层的栅极导体叠层，所述栅极导体叠层具有包括至少一隔离体的侧壁和包括止蚀衬层和应力层的顶表面，所述止蚀衬层位于所述应力层的底表面和侧壁表面上；
第二金属半导体合金层，位于所述至少一隔离体的足印的所述半导体衬底内；
包括位于所述第二金属半导体合金层上的来自元素周期表的VIII或IB族和W、B、P、Mo和Re的至少之一的金属的金属接触；和
位于所述金属接触和所述至少一晶体管顶上的线中介电质，所述线中介电质包括与位于所述第二金属半导体合金层顶上的所述金属接触接触的至少一接触通路。
观察到许多上述实施例对于本发明的这一方面也适用。
除了上述之外，本发明还提供了上述结构的制造方法。概略地，本发明的方法包括：
提供半导体衬底上的包括多晶硅的下层和多晶硅锗的上层的构图的材料叠层，所述构图的材料的叠层具有被至少一隔离体覆盖的侧壁；
从所述构图的材料叠层去除所述多晶硅锗的上层；
在所述多晶硅层之内形成第一金属半导体合金层并且在所述至少一隔离体的足印的所述半导体衬底内形成第二金属半导体合金层；
在所述第一半导体合金层上形成止蚀衬层和应力层，其中所述止蚀衬层存在于所述应力衬层的底表面和侧壁表面上；并且
在所述第二金属半导体合金层上形成包含来自元素周期表的VIII或IB族的金属和W、B、P、Mo和Re的至少之一的金属接触。
在本发明中，金属接触的形成包括非外延提高的源极/漏极方案，包括来自元素周期表的VIII或IB族的至少一金属和B、P、Mo和Re的至少之一的无电沉积。在一些实施例中，无电沉积还包括钯仔晶层。
在本发明方法的第一实施例中，形成止蚀衬层和应力层包括在半导体衬底和位于多晶硅下层内第一半导体合金层上方沉积止蚀衬层和应力层，提供具有垂直于多晶硅下层的至少一开口的构图的光致抗蚀剂，所述至少一开口位于所述衬底的有源区内和所述有源区之外，进行去除未被所述构图的光致抗蚀剂保护的应力层的第一蚀刻，并且进行去除未被构图的光致抗蚀剂所保护的止蚀衬层的第二蚀刻。
在本发明方法的第二实施例中，形成止蚀衬层和应力层包括在位于半导体衬底和多晶硅下层内的第一半导体合金层上方沉积止蚀衬层和应力层，提供具有垂直于多晶硅下层的至少一开口的构图的光致抗蚀剂，所述至少一开口仅位于所述衬底的有源区内，进行去除未被所述构图的光致抗蚀剂保护的应力层的第一蚀刻，并且进行去除未被构图的光致抗蚀剂所保护的止蚀衬层的第二蚀刻。在本发明方法的该第二实施例中，另一止蚀衬层和另一应力层的叠层形成于位于半导体衬底内的沟槽隔离区和邻接沟槽隔离区的第二半导体金属合金层的部分上。
本发明的方法还包括形成具有与第二半导体合金层接触的至少一接触通路的线中介电材料的步骤。
附图说明
图1A和1B是本发明结构的示意图(通过俯视图和沿切面A-A的截面图)。
图2-12B是描述在本发明的一实施例中所采用的基本工艺步骤的示意图(通过各个视图)。
图13A-15是描述在本发明另一实施例中所采用的基本工艺步骤的示意图(通过各个视图)；该实施例提供了在上述图1A-1B中所示出的结构。
具体实施方式
现将通过参考下列讨论和本申请的附图更为详细地描述本发明，本发明提供了由位于栅极导体叠层顶上的应力层和位于含金属半导体合金的源极/漏极扩散区顶上的金属接触引起的、具有改善了器件性能和芯片产率的半导体结构及其制造方法。应当注意本申请的附图仅为示意性目的而被提供，并且因为如此未按比例绘制。
在下列描述中，阐述许多具体的细节，例如具体的结构、器件、材料、尺寸、工艺步骤和技术，以便提供对于本发明的透彻的理解。但是，本领域中的普通技术人员会理解，可以实践本发明而无需这些特定的细节。在其它的实例中，公知的结构或工艺步骤未被详细描述以便避免模糊本发明。
应当理解当如层、区或衬底的元件被称为在另一元件“上”或“上方”时，其可以直接在另一元件上或者也可以存在居间的元件。相反，当元件被称为在另一元件“直接上”或“直接上方”时，不存在居间的元件。还应当理解当一个元件被称为“连接”或“耦合”至另一元件时，可以直接连接或耦合至另一元件或者可以存在居间的元件。相反，当元件被称为“直接连接”或“直接耦合”至另一元件时，不存在居间的元件。
在详细讨论本发明之前，注意到在本发明的附图中有时示出了2个视图。在示出2个视图的情形，包括名称“A”的图是结构的俯视图，而包括名称“B”的图是通过俯视图中示出的A-A切面的截面图。
如上所述并且如同在图1A-1B和12A-12B中所示出的，本发明提供了一半导体结构100，其包括位于有源区AA中的半导体衬底12的表面上的至少一场效应晶体管102。至少一场效应晶体管102包括包含多晶硅的下层20’和第一金属半导体合金34A的上层的栅极导体叠层。栅极导体叠层具有包括至少一隔离体30的侧壁S1和S2和包括止蚀衬层36和应力层38的顶表面。如所示出的，止蚀衬层36位于应力层38的底表面和侧壁上。
在图1A-1B和12A-12B中所示出的本发明的结构包括位于所述至少一隔离体30的足印的半导体衬底12内的第二金属半导体合金层34B。包含来自元素周期表的VII或IB族的金属和W、B、P、Mo和Re至少之一的金属接触位于第二金属半导体合金层34B上。
在本发明中，第一和第二金属半导体合金层(分别是34A和34B)包含相同或不同的材料。第二金属半导体合金层34B位于至少一晶体管102的源极扩散区和漏极扩散区内(在图中分别标注为32)。
半导体结构100还包括位于金属接触42和至少一晶体管102的顶上的阻挡层44。包括由导电金属构成的接触通路48的线中(middle of line MOL)介电质46位于该结构内，其中接触通路48与金属接触42接触。扩散阻挡衬层50典型地存在于接触通路48内。
沟槽隔离区14位于半导体衬底12内，其中沟槽隔离区14的外边14A与第二金属半导体合金层34B的边E接触。
如所示出的，栅极介电材料20存在于栅极导体叠层104和半导体衬底12之间。
在本发明的一些实施例中，如在图1B中所示出的，另一止蚀层36’和另一应力层38’的叠层位于沟槽隔离区14和邻接沟槽隔离区14的第二半导体金属合金层34B的部分上。
现将参考根据本发明第一实施例所采用的基本工艺步骤的示意图的图2-12B。在第一实施例中，另一止蚀衬层36’和另一应力层38’的叠层未被形成。具体地，图2示出了制造图12A-12B中所示出的结构在本发明中所采用的初始结构10。具体地，该初始结构10包括具有位于其中的至少一沟槽隔离区14的半导体衬底12。在半导体衬底12顶上存在材料叠层，从底至顶包括多晶硅(polySi)层20和多晶硅锗层22。
图2中示出的初始结构10由本领域的技术人员所熟知的材料构成。此外，传统技术用于形成所述初始结构。例如，半导体衬底12包含任何半导体材料，其包括例如Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其他的III/V或II/VI化合物半导体。半导体衬底12可以是层叠半导体，例如Si/SiGe、Si/SiGeC，或绝缘体上半导体(SOI)。当采用SOI衬底时，掩埋的绝缘体例如，掩埋的氧化物或掩埋的氮化物位于顶和底半导体层之间。掩埋的绝缘体可以是连续的或是不连续的。在本发明的一些实施例中，半导体衬底12是含硅衬底，即包括硅的半导体材料。半导体衬底12可以被掺杂，未被掺杂或包含被掺杂的区和/或表面和未被掺杂的其它区和/或表面。
半导体衬底12可以被应变、未被应变或其中包含应变的区和未被应变的区。半导体衬底12可以具有单晶取向或者可以是具有至少两个具有不同晶向的表面区的混合取向半导体衬底。
位于半导体衬底12内的至少一沟槽隔离14使用本领域技术人员所熟知的技术形成。典型地，至少一沟槽隔离区14通过提供构图的掩模而形成，所述掩模通过沉积和光刻在半导体衬底的表面上具有至少一开口，随后使用蚀刻以便蚀刻沟槽于半导体衬底12中。沟槽的深度可以变化并且对于本发明不是关键的。接着，沟槽使用沉积工艺被填充以沟槽介电材料，例如SiO2或TEOS(原硅酸四乙酯)。填充沟槽之后，采用平坦化工艺，例如化学机械抛光(CMP)和/或研磨以便提供平面结构。在沟槽介电质填充之前，选择性的沟槽衬层可以被形成于沟槽内，并且也可以进行选择性的致密化步骤。
在形成材料叠层16之前，半导体衬底12的表面被清洁以便去除任何残留的层(例如自生氧化物)，外来颗粒，和任何残留的金属表面污染并且临时保护半导体衬底12的表面。任何残留的硅氧化物首先在氢氟酸溶液中被去除。优选的颗粒和金属污染物的去除根据称为RCA清洁的工业标准栅极介电预清洁。RCE清洁包括在氢氧化胺溶液(NH4OH)和过氧化氢(H2O2)溶液中的处理随后在盐酸和氧化剂(例如H2O2，和O3)的水混合物中的处理。结果，被清洁的衬底表面用非常薄的化学氧化物的层(未示出)被“密封”。尽管使得化学氧化物典型地薄于约10埃以便不干扰栅极介电质18的性质，但是其厚度可以被改变以便有益地改变栅极介电质18的性能。
栅极介电质18的毯层形成于包括隔离区14顶上的半导体衬底12的整个表面上。栅极介电质18可以通过热生长工艺被形成，例如氧化、氮化或其组合。作为替代，栅极介电质18可以通过沉积工艺被形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层或脉冲沉积(ALD或ALPD)、蒸镀、反应溅射、化学溶液沉积或其它类似的沉积工艺。栅极介电质18还可以利用任何上述工艺的组合被形成。
栅极介电质18由具有大约4.0或更大的、优选大于7.0的介电常数的绝缘材料构成。除非另述，在此介绍的介电常数是相对于真空的。注意SiO2典型地具有大约4.0的介电常数。具体地，在本发明中所采用的栅极介电质18包括，但不局限于：氧化物、氮化物、氧氮化物和/或包括金属硅酸盐的硅酸盐、铝酸盐、钛酸盐和氮化物。在一实施例中，优选栅极介电质18由氧化物构成，包括例如，SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及其混合物。
栅极介电质18的厚度可以变化，但是典型地，栅极介电质18具有从大约0.5至大约10nm的厚度，从大约0.5至大约2nm的厚度更为典型。
在形成栅极介电质18之后，多晶硅20的毯层使用已知的沉积工艺被形成于栅极介电质18上，例如物理气相沉积、CVD、或蒸镀。在本发明的该情形沉积的多晶硅层20的厚度即高度可以根据所采用的沉积工艺而改变。典型地，多晶硅层20具有从大约20至大约180nm的厚度，从大约50至大约100nm的厚度更为典型。
在栅极介电质18顶上形成多晶硅层20之后，多晶硅锗(polySiGe)22的层被形成于多晶硅层20上。多晶硅锗层22可以在与在形成多晶硅层所使用的单独的沉积步骤中形成，或多晶硅锗层22可以在与在形成多晶硅层所使用的相同的沉积步骤中通过将Ge原子引入沉积先驱体流而形成。多晶硅锗层22的厚度可以根据在形成多晶硅锗层22中所使用的技术而改变。典型地，多晶硅锗层22具有从大约10至大约100nm的厚度，从大约10至大约50nm的厚度甚至更为典型。
图3示出了在图2中所示出的初始结构10，其包括位于多晶硅锗层22的表面上的构图的光致抗蚀剂24。构图的光致抗蚀剂24通过首先沉积抗蚀剂材料(未示出)于多晶硅锗层22的整个表面上而形成。抗蚀剂材料可以是有机抗蚀剂材料、无机抗蚀剂材料或混合抗蚀剂材料。在沉积抗蚀剂材料于多晶硅锗层22的表面上之后，抗蚀剂材料经历光刻工艺。光刻工艺包括曝光抗蚀剂材料于辐射图案并且使用传统抗蚀剂显影剂显影被曝光的抗蚀剂。
图4示出了进行去除未被构图的光致抗蚀剂24所保护的多晶硅锗层22和多晶硅层22的部分的蚀刻步骤之后形成的结构。蚀刻步骤包括干法蚀刻(即反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀)，化学湿法蚀刻(即包括化学蚀刻剂的蚀刻工艺)或其组合。典型地，在形成在图4中所示出的构图的结构中采用了反应离子蚀刻。注意到蚀刻步骤产生包含构图的多晶硅锗层22’和构图的多晶硅层20’的构图的材料叠层26。还注意到蚀刻步骤典型地停止于栅极介电质18的上表面上。
在一些实施例中，如图4中所示，单个构图的材料叠层26形成。在本发明的其它实施例中，多个这样的构图的材料叠层可以使用多个构图的光致抗蚀剂和上述蚀刻步骤形成。
形成构图的材料叠层26之后，构图的光致抗蚀剂24使用例如灰化的传统抗蚀剂剥离工艺从结构中去除。接着，传统CMOS工艺步骤被进行以便提供所示出的结构，例如在图5中所示出的。具体地，源极/漏极延伸区(未具体标识)使用传统延伸离子注入工艺形成。选择性的退火工艺可以跟随在延伸离子注入之后。在一些实施例中，晕注入(未示出)可以在本发明工艺的该点上使用传统晕注入工艺形成。在本发明的一些实施例中并且在源极/漏极延伸区的形成之前，可以进行栅极再氧化工艺以便在构图的材料叠层26的侧壁上形成薄氧化物(未示出)。
接着，至少一隔离体30通过沉积和蚀刻被形成。至少一隔离体30包括介电材料，其包括例如氧化物、氮化物或氧氮化物。典型地，至少一隔离体30包括硅的氧化物和/或硅的氮化物。至少一隔离体30必须足够地宽，使得源极和漏极金属半导体合金层(随后要形成)不侵占构图的材料叠层26的边的下面。典型地，源极/漏极金属半导体合金层不侵占材料叠层26的边的下面，当至少一隔离体30具有在底部测量的，从大约15至大约200nm的宽度。注意到在隔离体蚀刻期间，栅极介电质18的被暴露的部分也被去除。
在至少一隔离体30形成之后，源极/漏极扩散区32被形成于半导体衬底12中；源极/漏极扩散区32包括上述S/D延伸区。源极/漏极扩散区32使用离子注入和退火步骤被形成。退火步骤用来激活通过先前的注入步骤被注入的掺杂剂(或多个步骤，如果退火先前未进行以便激活在延伸注入区内的掺杂剂)。在本发明的该情形，缓冲区注入可以被进行以便提供优化器件的串连电阻的具有缓变结的源极/漏极区。
接着，构图的多晶硅锗层22’选择性地对于构图的多晶硅层20’被蚀刻以便提供例如在图6中所示出的结构。选择性的蚀刻包括可以对于硅选择性地去除硅锗的RIE或湿法蚀刻工艺。这样的选择性的RIE工艺的实例是任何CxFy气体，例如CF4或CHF3。注意在进行选择性的蚀刻工艺之后，构图的多晶硅层20’被暴露。
图7示出了在构图的多晶硅层20’的表面顶上的第一金属半导体合金层34A和源极/漏极扩散区32内的第二金属半导体合金层34B形成之后形成的结构。强调第一金属半导体合金34A和构图的多晶硅层20’形成本发明结构的栅极导体叠层104。
第一金属半导体合金层34A和第二金属半导体合金34B由相同或不同的金属半导体合金构成。当第一和第二半导体合金层由相同的材料构成时，能够与半导体材料热反应的金属被沉积在图6中所示出的结构的顶上。金属典型地是Ti、W、Co、Ni、Pt和Pd之一，Ti、W、Co和Ni更为优选。金属可以包括合金添加剂，例如，C、Al、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Y、Zr、Nb、Mo、Ru、Rh、Pd、In、Sn、La、Hf、Ta、W、Re、Ir、Pt、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu及其混合物。当其存在时，合金添加剂以上至大约50原子百分比的量存在。金属通过传统沉积工艺形成，所述工艺包括例如化学气相沉积、等离子体增强化学气相沉积、镀、溅射、化学溶液沉积、原子层沉积、物理气相沉积和其它类似技术。合金添加剂可以在与金属同时形成或可以在其沉积之后被添加至金属，或者它可以在单独的层中被共沉积在金属顶上。
被沉积的金属的厚度可以改变。典型地，对于在FET中的应用，被沉积的金属具有从大约5至大约15nm的厚度。
金属的形成之后，例如TiN或TaN的选择性的扩散阻挡在退火之前可以被形成于金属顶上。退火在足以引起金属和半导体反应在一起形成金属半导体合金层，即金属硅化物或金属锗化物的条件下进行。退火可以在单个步骤中进行或者可以使用两步骤退火工艺。退火在大约300℃或更高的温度下进行，从大约400℃至大约700℃的温度更为典型。在单个退火工艺之后或者在两步骤退火的第一步骤之后，选择性的扩散阻挡使用本领域技术人员所熟知的技术被去除。退火可以在形成气体中进行，例如He、Ar、或N2。退火包括炉退火、快速热退火、尖峰退火、微波退火或激光退火。典型地，退火是快速热退火，其中退火时间典型地是小于1分钟。最终的退火步骤之后，任何未反应的金属从该结构中被去除。
当第一和第二金属半导体合金层(34A和34B)由不同材料构成时，在栅极叠层或源极/漏极扩散区上方形成阻挡掩模并且随后跟随上述过程。在金属半导体合金层之一形成之后，另一阻挡掩模形成于包括先前形成的金属半导体合金层的上方并且也跟随着上述过程，但是使用不同的金属。
现将参考图8A和8B，图8A和8B示出了止蚀衬层36和应力层38形成之后的结构；在图8A所示的俯视图中，标号AA指示位于衬底12内的晶体管的有源区。止蚀衬层36包括与应力层38的成份不同的介电材料。典型地，止蚀衬层36是氧化物，硅的氧化物是高度优选的。止蚀衬层36是具有从大约3至大约15nm的厚度的薄层，从大约5nm至大约12nm的厚度更为优选。止蚀衬层36使用传统沉积工艺形成，包括但不局限于CVD、PECVD、PVD、蒸镀和化学溶液沉积。注意止蚀衬层36覆盖至少一隔离体30的被暴露的内表面以及在构图的多晶硅层20’内形成的第一金属半导体合金34A的被暴露的表面。
应力层38随后形成于止蚀衬层36顶上，提供在图8A和8B中所示出的结构。具体地，应力层38包括具有趋向于有利和提高晶体管性能的应力的材料。当晶体管是n-FET时，应力优选是晶体管的沟道内提供在源极/漏极方向上的拉应力的拉应力。在这些环境下，晶体管内的电荷载流子迁移率被提高了。相反，当晶体管是p-FET时，覆盖层的压应力对于形成产生增强的空穴迁移率的源极/漏极方向上的压沟道应力的目的是希望的。在当前的实施例中，晶体管优选是n-FET并且应力层38优选包括拉应力层。
应力层38可以包括任何几种应力材料。非限制性的实例包括氮化物和氧氮化物。氮化物是迄今尤其常用的应力层材料，因为不同大小和类型的应力可以通过使用不同的形成氮化物层的沉积条件而被引入氮化物层材料。影响氮化物层的应力的具体的沉积条件包括在从大约200至大约600℃的温度范围改变低频等离子体对于高频等离子体的比率。典型地，应力层38包括具有从大约300至大约1500埃的沉积厚度的氮化物材料，尽管本发明不限制应力层仅包括氮化物材料。
现将参考图9A-9B，图9A-9B示出了在具有开口41的结构的表面上形成构图的光致抗蚀剂40之后的结构，开口41垂直于包括构图的多晶硅层20’的栅极导体叠层104。构图的光致抗蚀剂40使用上述传统光刻形成。注意开口41存在于结构的AA的内部和之外。
接着，在图9A-9B中示出的结构经历蚀刻步骤，蚀刻步骤首先去除应力层38，停止在止蚀衬层36上，并且随后对于残留的应力层和位于源极/漏极扩散区32内的第二金属半导体合金层34B选择性地去除止蚀衬层36。蚀刻穿过在构图的光致抗蚀剂40中存在的开口41发生。去除应力层38同时停止在下面的止蚀衬层上的第一蚀刻步骤包括使用CF4/O2化学试剂的反应离子蚀刻工艺。对于残留的应力层和第二金属半导体合金层34B选择性地去除止蚀衬层36的第二蚀刻步骤包括使用CHF3/CO化学试剂的反应离子蚀刻工艺。在上述蚀刻步骤之后形成的所得的结构例如在图10中所示出进行。
在当前方法的该情形，构图的光致抗蚀剂40使用传统抗蚀剂剥离工艺例如灰化被去除。
构图的光致抗蚀剂40的去除之后，金属接触42被选择性地形成于位于源极/漏极扩散区32顶上的各第二金属半导体合金层34B的顶上；金属接触42自对准于邻接的隔离体30的外边和沟槽隔离区14的外边14A。所得结构包括例如图11中所示出的金属接触42。金属接触42包括来自元素周期表的VIII或IB族的金属与W、B、P、Mo和Re的至少之一。来自VIII族的金属包括Fe、Ru、Os、Co、Rh、
Figure G2008101492953D0012100044QIETU
、Ni、Pd和Pt，而来自IB族的金属包括Cu、Ag和Au。优选金属接触包括CoW、CoP或CoWP，高度优选CoWP。
金属接触42使用减小寄生外部电阻的非外延提高的源极/漏极方案来形成。具体地，金属接触42通过使用无电沉积技术选择性地沉积而形成。
在无电沉积中，涉及一或更多的可溶还原剂的氧化和一或更多金属离子的还原的氧化还原反应出现于衬底的表面上。对于包括例如Co的许多金属，金属半导体合金表面对于工艺的持续是充分地催化的。但是为了开始工艺，金属半导体合金表面，在一些实例中，可以首先用例如钯离子的催化材料的薄层播种以便启动无电沉积。更为通常地，衬底用含钯离子溶液涂层。钯离子与衬底经历了沉浸交换反应，导致钯的薄层的形成(1至几个单层厚)。无电镀的背景信息在Industrial Electrochemistry-D.Pltcher和F.C.Walsh(Editor)，2nd Edition，Chapman and Hall，NY1990，ISBN：0412304104和ElectrolessPlating：Fundamentals and Applications—G.O.Mallory，J.B.Hajdu(Editor)1990，ISBN：0815512775中很好地得到了记录。还参照J.Pan等.“Novel approach toReduce Source/drain Series Resistance in High Performance CMOS DevicesUsing Self-Aligned CoWP Process for 45nm Node UTSOI Transistors with20nm Gate Lengths”，VLSI2006。J.Pan等的文章的内容通过引用的方式结合于此。
注意到没有金属接触直接形成于存在于构图的多晶硅层20’内的第一金属半导体合金层34A上。
接着，阻挡层44使用例如CVD、PECVD、和PVD的传统沉积工艺被沉积在整个结构上。阻挡层44包括例如氮化物的介电材料，硅的氮化物是高度优选的。阻挡层44可以是压应力材料、拉应力材料或中性(即无)应力材料。阻挡层44具有从大约10至大约50nm的厚度，具有从大约15至大约30nm的厚度。
线中(MOL)介电质46被沉积在阻挡层44上并且被平坦化。MOL介电质46可以是未掺杂的硅玻璃(USG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、旋涂低k介电层、或化学气相沉积(CVD)低k介电层。MOL介电质46可以使用传统沉积工艺而形成，包括例如CVD、PECVD、蒸镀和旋涂。接触通路孔形成于MOL介电质46中并且被填充一例如Cu、Ti、Al或其合金的金属以便形成接触通路48。在一些实施例中，并且如在图12A-12B中所示，接触通路48包括扩散阻挡材料50，扩散阻挡材料50为Ti、TiN、Ta、TaN、Ru、RuN、W和WN之一。用金属填充通路之前，扩散阻挡材料50在用包括溅射、镀、PECVD、CVD和PVD的沉积工艺形成于接触通路内。也可以进行选择性的扩散阻挡材料50和接触通路的金属48的平坦化工艺和回蚀刻。图12A-12B示出了进行了上述工艺步骤之后的本发明结构。
现将参考图13A-15，图13A-15示出了根据本发明第二实施例的工艺步骤，这些工艺步骤导致在图1A-1B中示出的结构的形成。第二实施例通过首先提供在第一实施例的图8中所示出的结构而开始。接着，并且如图13A-13B中所示，具有开口41’的构图的光致抗蚀剂40’使用传统光刻形成。与上述第一实施例不同，其中开口存在于AA内和之外，开口41’仅位于结构的AA内。
图14示出了未被光致抗蚀剂40’所保护的被暴露的应力层和止蚀衬层被去除之后图13A-13B的结构。在形成在图14中所示出的结构中所使用的蚀刻步骤与上述对于第一实施例的图9A-9B所述的相同。
构图的光致抗蚀剂40’随后如第一实施例中所述被去除，并且金属接触42也如本发明的第一实施例中所述被形成。所得结构在图15中被示出。注意在图15中所示出的结构中，另一止蚀衬层36’的和另一应力层38’的叠层留在邻接沟槽隔离区的第二金属半导体合金层34B的部分上。强调另一止蚀衬层36’由与止蚀衬层36相同的材料构成。还强调另一应力层38’由与位于栅极导体叠层顶上的应力层38相同的材料构成。
图1A-1B示出了形成的所得结构，包括阻挡层44、MOL46、扩散阻挡层50和接触通路48。
尽管对于其优选实施例具体示出和描述了本发明，但是本领域的技术人员应当理解可以进行前述和其它形式和细节的改变，而不偏离本发明的精神和范围。因此本发明旨在不限于描述和示出的精确的形式和细节，而是其落在所附权利要求的范围内。

Claims (23)

1.一种半导体结构，包括：
位于半导体衬底表面上的至少一场效应晶体管，所述至少一场效应晶体管包括包含多晶硅的下层和第一金属半导体合金的上层的栅极导体叠层，所述栅极导体叠层具有包括至少一隔离体的侧壁和包括止蚀衬层和应力层的顶表面，所述止蚀衬层位于所述应力层的底表面和侧壁表面上；
第二金属半导体合金层位于所述至少一隔离体的足印的所述半导体衬底内，且位于所述至少一晶体管的源极扩散区和漏极扩散区内；并且
金属接触，位于所述第二金属半导体合金层上并包括来自元素周期表VIII或IB族的金属和W、B、P、Mo和Re的至少之一。
2.根据权利要求1的半导体结构，还包括位于所述金属接触和所述至少一晶体管顶上的阻挡层。
3.根据权利要求2的半导体结构，其中包括接触通路的线中介电质存在并且所述接触通路与所述金属接触接触。
4.根据权利要求3的半导体结构，其中所述接触通路包括扩散阻挡衬层。
5.根据权利要求1的半导体结构，其中所述金属接触包括CoW、CoP或CoWP。
6.根据权利要求1的结构，还包括位于所述半导体衬底内的沟槽隔离区，其中所述沟槽隔离区的外边与所述第二金属半导体合金层的边接触。
7.根据权利要求1的半导体结构，其中在所述第一金属半导体合金层的上层上的所述止蚀衬层和所述应力层各自具有低于所述至少一隔离体的上表面的上表面。
8.根据权利要求6的半导体结构，还包括位于所述沟槽隔离区上的另一止蚀衬层和另一应力层的叠层和邻接所述沟槽隔离区的所述第二半导体金属合金层。
9.根据权利要求1的半导体结构，其中所述栅极导体叠层顶上的所述应力层是拉应力材料。
10.根据权利要求1的半导体结构，其中所述栅极导体叠层顶上的所述应力层是压应力材料。
11.一种半导体结构，包括：
位于半导体衬底表面上的至少一场效应晶体管，所述至少一场效应晶体管包括包含多晶硅的下层和第一金属半导体合金的上层的栅极导体叠层，所述栅极导体叠层具有包括至少一隔离体的侧壁和包括止蚀衬层和应力层的顶表面，所述止蚀衬层位于所述应力层的底表面和侧壁表面上；
第二金属半导体合金层，位于所述至少一隔离体的足印的所述半导体衬底内，且位于所述至少一晶体管的源极扩散区和漏极扩散区内；
金属接触，位于所述第二金属半导体合金层上并包括来自元素周期表VIII或IB族的金属和W、B、P、Mo和Re的至少之一；以及
线中介电质，位于所述金属接触和所述至少一晶体管顶上，所述线中介电质包括至少一接触通路，该至少一接触通路与位于所述第二金属半导体合金层顶上的所述金属接触接触。
12.根据权利要求11的半导体结构，还包括位于所述线中介电质和部分所述金属接触和所述至少一晶体管之间的阻挡层。
13.根据权利要求11的半导体结构，其中所述金属接触包括CoW、CoP或CoWP。
14.根据权利要求11的半导体结构，还包括位于所述半导体衬底内的沟槽隔离区，其中所述沟槽隔离区的外边与所述第二金属半导体合金层的边接触。
15.根据权利要求11的半导体结构，其中在所述第一金属半导体合金层的上层上的所述止蚀衬层和所述应力层各自具有低于所述至少一隔离体的上表面的上表面。
16.根据权利要求14的半导体结构，还包括位于所述沟槽隔离区和邻接所述沟槽隔离区的部分所述第二半导体金属合金层上的另一止蚀衬层和另一应力层的叠层。
17.根据权利要求11的半导体结构，其中所述栅极导体叠层顶上的所述应力层是拉应力材料。
18.根据权利要求11的半导体结构，其中所述栅极导体叠层顶上的所述应力层是压应力材料。
19.一种形成半导体结构的方法，包括：
提供包括多晶硅的下层和多晶硅锗的上层的构图的材料叠层于半导体衬底的表面上，所述构图的材料叠层具有被至少一隔离体覆盖的侧壁；
在所述构图的材料叠层和所述至少一隔离体两侧的半导体衬底内形成源极扩散区和漏极扩散区；
从所述构图的材料叠层去除所述多晶硅锗的上层；
在所述多晶硅层内形成第一金属半导体合金层并且在所述至少一隔离体的足印的所述半导体衬底内且在所述源极扩散区和所述漏极扩散区内形成第二金属半导体合金层；
形成止蚀衬层和应力层于所述第一半导体合金层上，其中所述止蚀衬层存在于所述应力衬层的底表面和侧壁表面上；并且
形成包括来自元素周期表的VIII或IB族的金属和W、B、P、Mo的至少之一的金属接触于所述第二金属半导体合金层上。
20.根据权利要求19的方法，其中所述形成所述金属接触包括非外延提高的源极/漏极方案，其包括来自元素周期表的VIII或IB族的至少一金属和B、P、Mo和Re的至少之一的无电镀沉积。
21.根据权利要求19的方法，其中所述形成止蚀衬层和应力层包括沉积所述止蚀衬层和应力层于所述半导体衬底和位于所述多晶硅的下层内的所述第一半导体合金层上方，提供具有垂直于所述多晶硅下层的至少一开口的构图的光致抗蚀剂，所述至少一开口位于所述衬底的有源区内和所述有源区之外，进行去除未被所述构图的光致抗蚀剂保护的所述应力层的第一蚀刻，并且进行去除未被所述构图的光致抗蚀剂保护的所述止蚀衬层的第二蚀刻。
22.根据权利要求19的方法，其中所述形成止蚀衬层和所述应力层包括沉积所述止蚀衬层和所述应力层于半导体衬底和位于所述多晶硅的下层内的所述第一半导体合金层的上方，提供垂直于所述多晶硅层的至少一开口的构图的光致抗蚀剂，所述至少一开口仅位于所述衬底的有源区内，进行去除未被所述构图的光致抗蚀剂保护的所述应力衬底的第一蚀刻，并且进行去除未被所述构图的光致抗蚀剂保护的所述止蚀衬层的第二蚀刻。
23.根据权利要求22的方法，其中另一止蚀层和另一应力层的叠层形成于位于所述半导体衬底内的沟槽隔离区和邻接所述沟槽隔离区的部分所述第二半导体金属合金层上。
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