CN220856579U - 半导体装置 - Google Patents

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Abstract

一种半导体装置在基材上包含二种不同类型的半导体结构。半导体装置包含具有第一类型的第一半导体结构、具有第二类型的第二半导体结构、阻障结构、第二金属层及第三金属层。阻障结构设置于第一半导体结构与第二半导体结构间，且阻障结构包含第一金属层，第一金属层设置于第一半导体结构与第二半导体结构间。第二金属层设置于第一半导体结构及阻障结构的第一金属层之上，但非设置于第二半导体结构之上。第三金属层设置于第一半导体结构、第二半导体结构及阻障结构的第二金属层之上。

Description

半导体装置
技术领域
本揭露是有关于一种半导体装置，且特别是有关于一种具有阻障结构的半导体装置。
背景技术
半导体装置用于各种电子应用，举例而言，如个人计算机、手机、数字相机及其他电子设备。一般而言，通过依序沉积绝缘层或介电层、导电层及半导体层的材料于半导体基材上，以及利用微影工艺图案化各种材料层，以形成电路零件与元件于基材上来制得半导体装置。
半导体产业通过对小型化特征尺寸的持续缩减，不断地改善各种电子组件(如电容器、二极管、电阻、电容等)的集成密度，使更多组件被整合于预定区域内。然而，随着小型化特征尺寸的缩减，应关注所引起的额外的问题。
实用新型内容
本揭露的一实施例揭露一种半导体装置。半导体装置在基材上包含二种不同类型的半导体结构，且半导体装置包含具有第一类型的第一半导体结构、具有第二类型的第二半导体结构、阻障结构、第二金属层以及第三金属层。阻障结构设置于第一半导体结构与第二半导体结构间，其中阻障结构包含第一金属层，且第一金属层设置于第一半导体结构与第二半导体结构间。第二金属层设置于第一半导体结构及阻障结构的第一金属层之上，但非设置于第二半导体结构之上。第三金属层设置于第一半导体结构、第二半导体结构及阻障结构的第二金属层之上。
本揭露的另一实施例揭露一种半导体装置。半导体装置包含第一半导体结构、第二半导体结构、第一功函数金属层、第二功函数金属层以及第三功函数金属层。第一功函数金属层设置于第一半导体结构与第二半导体结构间。第二功函数金属层设置于第一半导体结构及第一功函数金属层之上，但非设置于第二半导体结构之上。第三功函数金属层设置于第一半导体结构、第二半导体结构及第一功函数金属层上的第二功函数金属层之上。
本揭露的又一实施例揭露一种半导体装置。半导体装置包含第一半导体结构、第二半导体结构、阻障结构、第二功函数金属层以及第三功函数金属层。阻障结构设置于第一半导体结构与第二半导体结构间，其中阻障结构包含第一功函数金属层，且第一功函数金属层设置于第一半导体结构与第二半导体结构间，但非设置于第一半导体结构及第二半导体结构之上。第二功函数金属层设置于第一半导体结构及阻障结构的第一功函数金属层之上。第三功函数金属层设置于第一半导体结构、第二半导体结构及阻障结构的第二功函数金属层之上。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需留意的是，根据业界的标准惯例，各种特征未按比例绘示。事实上，为了清楚讨论，各种特征的尺寸可任意缩放。
图1A是根据一些实施例的半导体装置的透视图；
图1B是绘示根据一些实施例的图1A沿着切线X-X’的剖面图；
图1C是示意性绘示根据一些实施例的于下一阶段的制造中，于沿着切线Y-Y’的二维视图中，例示性半导体装置的一部分；
图2是绘示例示性工艺的工艺流程图，其中根据一些实施例的用以形成半导体装置内的金属栅极堆叠，其具有于不同类型的相邻晶体管间的阻障层；
图3A至图3L是绘示例示性区域的放大视图的附图，其中例示性区域处于根据一些实施例的制造半导体装置的各种阶段；
图4是绘示根据一些实施例的半导体制造的例示性方法的工艺流程图，其中半导体工艺包含在金属栅极形成后的金属漏极(MD)工艺及通孔栅极(VG)工艺；
图5A至图5E是绘示例示性区域的展开视图的附图，其中例示性区域处于根据一些实施例的制造半导体的各种阶段中，且半导体制造包含金属漏极制造及通孔栅极制造。
【符号说明】
100:半导体装置
101,302,501:基材
102,104,304,306:结构
103:沟槽
105:隔离区域
106,108:磊晶成长层
107:鳍部
109:虚设栅极介电质
110:界面层
111:虚设栅极电极
112:功函数金属层,阻障层
114,116,310,314,318:功函数金属层
113:间隙壁
115:虚设堆叠
117,512:源极/漏极区域
119,514,526:层间介电层
200:工艺
202,204,206,208,210,212,214,216,218,220,222,224,226,228,402,404,406,408,410,412,414,416,418,420,422:方块
300,500:区域
308:介电层
311:边界
312,316,516:罩幕
313,317,518:开口
330:阻障层区域
332:边界点
331,333:线段
400:方法
502:金属栅极堆叠
504:栅极间隙壁
506:金属盖体
508:蚀刻终止层
510:层间介电材料
520,522,528:接触
524:接触蚀刻终止层
a,b,c:尺寸
d,e:夹角
具体实施方式
以下揭露提供许多不同实施例或例示，以实施新型的不同特征。以下叙述的组件和配置方式的特定例示是为了简化本揭露。当然，这些具体例子仅做为例示，其目的不在构成限制。
举例而言，在以下的描述中，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。此外，本揭露可在各种例子中重复元件符号及/或字母。此重复是为了简化及清楚的缘故，此重复本身并非指定所讨论的各种实施例及/或配置之间的关系。
为了简洁起见，于此可不详细描述与传统的制造半导体装置相关的传统技术。此外，于此描述的各种课题及工艺可并入具有于此未详细描述的附加功能的更全面的程序或工艺中。尤其地，制造半导体装置的各种工艺是习知的，且为了简洁起见，于此，许多传统工艺将仅简要提及或将完全省略而不提供习知的工艺细节。如本揭露所属领域技术中具有通常知识者在完整阅读本揭露后，将显而易见，于此揭露的结构可与各种技术一起使用，并可并入各种半导体装置及产品中。进一步，需留意的是，半导体装置结构包括多种数量的组件，并且附图中所示的单一组件可代表多个组件。
再者，为了便于描述附图中所绘示的元件或特征和其他元件或特征的关系，可使用空间相对性用语，例如“上方(over)”、“在其上(overlying)”、“在…之上(above)”、“高于(upper)”、“顶部(top)”、“下面(under)”、“在其下(underlying)”、“低于(below)”、“下部(lower)”、“底部(bottom)”等)。除了附图所绘示的方位外，空间相对性用语意图涵盖装置在使用中或操作中的不同方位。设备可以其他方式定向(旋转90度或位于其他方位)，而本揭露所用的空间相对性描述亦可如此解读。当空间相对性用语(如以上所列的用语)用于描述第一元件相对于第二元件时，第一元件可直接在另一元件上，或者可存在中间的元件或层。当一元件或层被称为在另一元件或层之上时，它可直接在另一元件或层上且与其接触。
现在请参照图1A，其绘示如鳍式FET装置的半导体装置100的透视图。在一实施例中，半导体装置100包含基材101及多个第一沟槽103。基材101可为硅基材，但可使用其他基材，例如：绝缘体上覆半导体(SOI)、应变的SOI及绝缘体上覆硅锗。基材101可为p型半导体，但在其他实施例中，基材101可为n型半导体。
在其他实施例中，基材101可选择为能具体促进由基材101形成的装置的性能(如促进载子迁移率)的材料。举例而言，在一些实施例中，基材101的材料可选择为层状磊晶成长的半导体材料，例如磊晶成长的硅锗，其助于促进由磊晶成长的硅锗所形成的装置性能的一些测量值。然而，此些材料的使用可能可以促进装置的一些性能特性，但同时此些材料的使用可能影响装置的其他性能特性。举例而言，磊晶成长的硅锗的使用可能(相较于硅)降低装置的界面缺陷。
形成多个第一沟槽103可做为后续形成多个第一隔离区域105的初始步骤。此些第一沟槽103可利用罩幕层(未个别绘示于图1A中)搭配适合的蚀刻工艺所形成。举例而言，罩幕层可为包含通过如化学气相沉积(CVD)的工艺所形成的氮化硅的硬罩幕，但可使用其他材料(例如氧化物、氮氧化物、碳化硅、前述材料的组合等)，以及其他工艺(例如电浆辅助化学气相沉积[PECVD]、低压化学气相沉积[LPCVD])，或者甚至于在氮化反应后形成的氧化硅。一旦罩幕层形成，罩幕层可通过适合的微影工艺图案化，以暴露出基材101将被移除以形成第一沟槽103的部分。
然而，如本揭露所属技术领域中具有通常知识者将理解的，当暴露出基材101以形成第一沟槽103的部分时，上述形成罩幕层的工艺及材料不是可用于保护基材101的其他部分的唯一的方式。可利用任何适合的工艺(如图案化及显影光阻剂)以暴露出基材101将被移除以形成第一沟槽103的那些部分。所有的此种方法意欲完全包含在本实施例的范围内。
一旦罩幕层已形成及图案化后，此些第一沟槽103形成于基材101内。暴露出的基材101可通过如反应离子蚀刻(RIE)的适合的工艺移除，以形成第一沟槽103于基材101内，但可利用任何适合的工艺。
然而，如本揭露所属技术领域中具有通常知识者将理解的，上述形成第一沟槽103的工艺仅为一种可行的工艺，且非意谓为唯一的实施例。相反，可利用通过其可形成第一沟槽103的任何适合的工艺，且可利用包含任何数目的罩幕步骤与移除步骤的任何适合的工艺。
除了形成第一沟槽103之外，罩幕工艺及蚀刻工艺额外从留下未被移除的基材101的那些部分另外形成多个鳍部107。此些鳍部107可用于形成多栅极鳍式FET晶体管的通道区域。尽管图1A仅绘示由基材101所形成的三个鳍部107，但可采用任何数量的鳍部107。
进一步，此些鳍部107可通过任何适合的方法进行图案化。举例而言，利用包含双重图案化工艺或多重图案化工艺的一或多个微影工艺可图案化鳍部107。通常，双重图案化工艺或多重图案化工艺组合微影工艺及自对准工艺，以使产生具有相较于其他如利用单一且直接微影工艺可获得的更小间距的图案。举例而言，在一实施例中，牺牲层形成于基材上，且利用微影工艺进行图案化。利用自对准工艺于图案化的牺牲层旁边形成多个间隙壁。然后，移除牺牲层，且留下的间隙壁可再用于图案化鳍部107。
一旦此些第一沟槽103及此些鳍部107已形成后，第一沟槽103可填充内介电材料，且介电材料可凹陷至此些第一沟槽103内，以形成多个第一隔离区域105。介电材料可为氧化物材料、高密度电浆(HDP)氧化物等。对第一沟槽103的选择性清洁及内衬之后，介电材料可利用化学气相沉积(CVD)法(如高深宽比工艺[HARP工艺])、高密度电浆化学气相沉积法，或如本揭露所属技术领域已知其他适合的形成方法所形成。
可通过过度填充介电材料于第一沟槽103及基材101，且然后通过适合的工艺(例如化学机械研磨[CMP]、蚀刻、其组合等)移除在第一沟槽103及鳍部107外部的多余材料来填充第一沟槽103。在一实施例中，移除工艺也移除位于鳍部107上的任何介电材料，以使介电材料的移除将暴露出鳍部107的表面，以供后续工艺步骤。
一旦第一沟槽103已填充介电材料后，然后可从鳍部107的表面凹陷介电材料。可进行凹陷，以暴露出邻近于鳍部107的顶表面的鳍部107的多个侧壁的至少一部分。利用将鳍部107的顶表面浸入如HF的蚀刻剂中的湿式蚀刻可凹陷介电材料，但可使用其他蚀刻剂(例如H2)，以及其他方法(例如反应离子蚀刻、使用如NH3/NF3的蚀刻剂的干式蚀刻、化学氧化移除或干式化学清洁)。
然而，如本揭露所属技术领域中具有通常知识者将理解的，上述的多个步骤可仅为用以填充及凹陷介电材料的所有工艺流程的一部分。举例而言，内衬步骤、清洁步骤、退火步骤、间隙填充步骤、前述步骤的组合等亦可用以形成及填充介电材料于第一沟槽103内。本实施例的范围意欲完整涵盖所有可能工艺步骤。
在此些第一隔离区域105已形成后，多个虚设栅极介电质109、在此些虚设栅极介电质109上方的多个虚设栅极电极111及多个间隙壁113可形成于此些鳍部107的每一者的上方。在一实施例中，此些虚设栅极介电质109可通过热氧化、化学气相沉积、溅镀或如本揭露所属技术领域已知且使用的用于形成栅极介电质的任何其他方法所形成。端视形成栅极介电质的技术而定，虚设栅极介电质109于鳍部107的顶部的厚度可不同于虚设栅极介电质109于鳍部107的侧壁上的厚度。
此些虚设栅极介电质109可包含如二氧化硅或氧氮化硅的材料。虚设栅极介电质109可由高介电常数(高k值，例如具有大于约5的相对介电常数)的材料所形成，其中高介电常数的材料如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)或前述材料的组合。此外，二氧化硅、氧氮化硅及/或高k值材料的任何组合亦可用于虚设栅极介电质109。
虚设栅极电极111可包含导电性或非导电性材料，且可选自于由聚硅、钨、铝、铜、铝铜(AlCu)、钛、氮化钽铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、锰、锆、氮化钛、钽、氮化钽、钴、镍及前述材料的组合所组成的组群等。虚设栅极电极111可通过化学气相沉积(CVD)、溅镀沉积或本揭露所属技术领域通常知识者***面式顶表面，且可于图案化虚设栅极电极111或蚀刻栅极前进行平坦化。于此时点，可以或可不导入多个离子至虚设栅极电极111内。举例而言，可通过离子植入技术导入此些离子。
一旦虚设栅极介电质109及虚设栅极电极111形成后，可图案化虚设栅极介电质109及虚设栅极电极111，以形成一系列的虚设堆叠115于此些鳍部107上。此些虚设堆叠115定义位于在虚设栅极介电质109下方的此些鳍部107的每一侧边上的多个通道区域。此些虚设堆叠115可通过沉积及图案化于虚设栅极电极111上的栅极罩幕(非个别绘示于图1A中)进行形成，举例而言，利用如本揭露所属技术领域中具有通常知识者习知的沉积及微影技术。栅极罩幕可涵盖惯用的罩幕材料及牺牲材料，例如(但不限于)氧化硅、氧氮化硅、碳氧氮化硅(SiCON)、碳化硅、碳氧化硅及/或氮化硅。虚设栅极电极111及虚设栅极介电质109可利用干式蚀刻工艺进行蚀刻，以形成图案化虚设堆叠115。
一旦虚设堆叠115已图案化后，可形成多个间隙壁113。此些间隙壁113可形成于此些虚设堆叠115的相对的二侧上。可通过毯覆式沉积一(为了清楚的缘故，如图1A所绘示)或多个间隙层(如图1B所绘示)于先前形成的结构上，以形成间隙壁113。一或多个间隙层可包含氮化硅、氮氧化物、碳化硅、氧氮化硅、碳氧氮化硅(SiOCN)、碳氧化硅、氧化物等，且可通过用以形成此些层的方法所形成，例如化学气相沉积(CVD)、电浆辅助化学气相沉积、溅镀及本揭露所属技术领域中具有通常知识者***表面移除一或多个间隙层。如此一来，一或多个间隙层沿着虚设堆叠115的多个侧壁形成，并统称为多个间隙壁113。
图1A进一步绘示从未被虚设堆叠115及间隙壁113所保护的那些区域移除鳍部107(但鳍部107的位置仍绘示于图1A中，以指示鳍部107初始位于何处)，以及多个源极/漏极区域117的再成长。依据内文而定，源极/漏极区域可单独指源极或漏极，或者统称为源极与漏极。从未被虚设堆叠115及间隙壁113所保护的那些区域移除鳍部107的操作可利用虚设堆叠115及间隙壁113做为硬罩幕的反应离子蚀刻(RIE)，或者通过任何其他适合的移除工艺进行。前述移除的操作可持续至平坦化鳍部107与第一隔离区域105的表面(如图1A绘示)或者鳍部107低于第一隔离区域105的表面为止。
一旦此些鳍部107的此些部分已移除后，提供及图案化硬罩幕(未单独绘示)，以覆盖虚设栅极电极111，进而阻止其成长，并且源极/漏极区域117可通过与鳍部107的每一者接触的方式再成长。在一实施例中，源极/漏极区域117可以再成长，并且在一些实施例中，源极/漏极区域117可再成长以形成压力源，其将压力传递至位于此些虚设堆叠115下方的鳍部107的多个通道区域。在一实施例中，此些鳍部107包含硅，且鳍式FET为p型装置，源极/漏极区域117可通过选择性磊晶工艺及使用后述的材料进行再成长，材料可例如硅，或晶格常数与通道区域不同的其他材料，例如硅锗。磊晶成长工艺可利用前驱物，例如硅、二氯硅烷、锗烷等，且可持续约5分钟至约120分钟，或例如约30分钟。
一旦源极/漏极区域117形成后，通过适当的掺质植入源极/漏极区域117内进行植入，以补充鳍部107内的掺质。举例而言，可植入如硼、锗、镓、铟等的p型掺质，以形成PMOS装置。另一种方式，可植入如磷、砷、锑等的n型掺质，以形成NMOS装置。此些掺质可利用虚设堆叠115及间隙壁113做为罩幕进行植入。应留意的是，本揭露所属技术领域中具有通常知识者将理解，许多其他工艺、步骤等可用于植入掺质。举例而言，本揭露所属技术领域中具有通常知识者将理解，为了特定目的，利用各种间隙壁及衬垫层的组合进行多个植入工艺，以形成具有特定形状或特性的源极/漏极区域。此些工艺的任何一者可用以植入掺质，且以上描述非意欲限制此些实施例于以上所示的步骤中。
再者，在形成源极/漏极区域117时，覆盖虚设栅极电极111的硬罩幕被移除。在一实施例中，硬罩幕可利用如对于硬罩幕的材料具有选择性的湿式或干式蚀刻工艺进行移除。然而，可采用任何适合的移除工艺。
图1A亦绘示形成第一层间介电(ILD)层119(于图1A中以虚线绘示，以更清楚绘示下层结构)于虚设堆叠115及源极/漏极区域117之上。第一层间介电层119可包含如硼磷硅酸盐玻璃(BPSG)的材料，但可采用任何适合的介电质。第一层间介电层119可利用如电浆辅助化学气相沉积的工艺所形成，但可替代地采用如低压化学气相沉积的其他工艺。一旦第一层间介电层119形成后，第一层间介电层119可利用如化学机械研磨工艺的平坦化工艺与间隙壁113平坦化，但可采用任何适合的工艺。
为了便于说明栅极接触、栅极通孔、源极/漏极接触及源极/漏极通孔的形成，图1B绘示根据一些实施例的图1A沿着切线X-X’的剖面图。
图1C示意性绘示例示性半导体装置100在后续的制造阶段沿着切线Y-Y’于二维视图中的一部分。其他态样未绘示于图1C中或未参照图1C描述，可从以下附图及描述而变得易懂。半导体装置100可为如微处理器、存储单元(例如静态随机存取记忆体[SRAM]的集成电路(IC)，以及/或者其他集成电路的一部分。在一些实施例中，半导体装置100包含P型结构102及N型结构104。在绘示的例子中，P型结构102包含用以形成p型场效晶体管(FETs)的一层磊晶成长层106(于此称作p-EPI层)，且N型结构104包含用以形成n型场效晶体管的一层磊晶成长层108(于此称作n-EPI层)。绘示的例示性磊晶成长层106及磊晶成长层108为在制造如鳍式场效晶体管(鳍式FETs)、环绕式栅极(GAA)场效晶体管或其他晶体管的非平面式场效晶体管的期间的中间结构。
围绕例示性磊晶成长层106及磊晶成长层108沉积的是具有高K值的界面层(IL)110及栅极材料。图案化栅极材料，以使第一功函数金属层112形成为在P型结构102与N型结构104间的阻障层，第二功函数金属层114及第三功函数金属层116沉积于p-EPI层106上方，且第三功函数金属层116而非第一功函数金属层112或第二功函数金属层114沉积于n-EPI层108上。第二功函数金属层114配置成设定由p-EPI层106所构成的p型场效晶体管用的稳定阈值电压(Vt)。
通过图案化操作，阻障层(即第一功函数金属层112)形成于P型结构102与N型结构104间。当P型金属栅极晶体管与N型金属栅极晶体管接壤时，经由穿越过在P型金属栅极晶体管与N型金属栅极晶体管间的边界的金属扩散，污染可能会发生。此污染可降低金属栅极晶体管的阈值电压(Vt)。阻障层112可提供对抗可能发生在N型金属栅极晶体管与P型金属栅极晶体管间的边界的边界效应(boundary effect)的保护。
图2是绘示根据本揭露的各种态样的例示性工艺200的工艺流程图，其中例示性工艺200是用以在具有相邻不同类型晶体管间的阻障层的半导体装置内，形成金属栅极堆叠。图2结合图3A至图3K一并描述，其中图3A至图3K是半导体装置的剖面图，其绘示根据本揭露的例示性工艺200的一些实施例于制造的各种阶段中的半导体装置。工艺200仅为例子，并非意欲将本揭露限制于超出申请专利范围所明确论述的范围外。就例示性工艺200的附加实施例而言，附加的步骤可提供于例示性工艺200之前、期间及之后，并且可移动、取代或删减所述的一些步骤。附图的半导体装置中，附加的特征可加入于附图所绘示的半导体装置中，并且可取代、修改或删除以下描述的一些特征。
可理解的是，通过一般的半导体技术的工艺流程可制造半导体装置的数个部分，且故于此仅简短描述一些工艺。进一步，例示性半导体装置可包含各种其他装置及特征，例如其他类型装置，举例而言，附加的晶体管、双极性接面晶体管、电阻器、电容器、电感器、二极管、保险丝及/或其他逻辑装置等，但为了便于理解本揭露的概念，简化前述的装置。在一些实施例中，例示性半导体装置包含多个半导体装置(如晶体管)，其包含可互连的p型场效晶体管、n型场效晶体管等。其次，需留意的是，包含参照附图所给出的任何描述的工艺200的操作仅为例示性且不意欲限制超过于申请专利范围所明确论述的范围。
图3A至图3K是绘示根据一些实施例的于制造半导体装置的各种阶段中的例示性区域300的放大视图的附图。在一些附图中，绘示于此些附图中的组件或特征的一些元件符号可以省略，以避免模糊其他组件或特征，此是为了易于绘示此些附图。
在方块202中，例示性工艺200包含从具有彼此密切相邻的多个不同类型晶体管的基材中移除虚设栅极。虚设栅极电极及/或栅极介电质可通过适合的蚀刻工艺进行移除。参照图3A的例子，在方块202的实施例中，例示性区域300包含基材302，其中二个N型结构304(NFETs)及一个P型结构306(PFET)设置在半导体基材302上。在一些实施例中，基材302可为如硅基材的半导体基材。基材302可包含各种层，其包含形成于半导体基材上的导电层或绝缘层。如本揭露所属技术领域中具有通常知识者习知，依据设计需求而定，基材302可包含各种掺杂的结构。举例而言，不同的掺杂轮廓(如n井、p井)可形成在对于不同装置类型(例如p型场效晶体管[PFET]、n型场效晶体管[NFET])所设计的区域内的基材302上。适合的掺杂可包含掺质的离子植入及/或扩散工艺。基材302通常具有插设于提供不同装置类型的区域间的隔离特征(如浅沟槽隔离[STI]特征)。基材302亦可包含如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。另一种方式，基材302可包含化合物半导体及/或合金半导体。进一步，基材302可选择性包含磊晶的层(磊晶层)，可为了提升性能而应变，可包括绝缘体上覆硅(SOI)结构，以及/或者具有其他适合的增强特征。
在方块204中，例示性工艺200包含沉积界面层(IL)于晶体管结构上方，以及沉积高K值材料介电层于界面层上方。参照图3B的例子，在方块204的实施例中，例示性区域300包含沉积于N型结构304与P型结构306上的界面层以及高K值材料介电层308。在一些实施例中，界面层可包含如二氧化硅(SiO2)、HfSiO或氧氮化硅(SiON)的介电材料。界面层可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他适合的方法所形成。如于此使用及描述的，高K值栅极介电质包含具有高介电常数的介电材料，举例而言，介电常数大于热氧化硅的介电常数(约3.9)。高K值栅极介电层可包含如二氧化铪(HfO2)的高K值介电层。另一种方式，高K值栅极介电层可包含其他高K值介电质，例如：二氧化钛、氧化锆铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆、硅酸锆(ZrSiO2)、氧化镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3，STO)、钛酸钡(BaTiO3，BTO)、锆酸钡、氧化锆铪、氧化铪镧、硅酸铪、硅酸镧、硅酸铝、氧化铪镧、氧化铪钽、氧化铪钛、钛酸锶钡(BST)、氧化铝(Al2O3)、氮化硅、氧氮化硅(SiON)、前述的材料的组合，或者其他适合的材料。高K值栅极介电层可通过原子层沉积、物理气相沉积(PVD)、化学气相沉积、氧化及/或其他适合的方法所形成。
在方块206中，例示性工艺200包含沉积第一功函数金属。参照图3B的例子，在方块206的实施例中，例示性区域300包含沉积于界面层及高K值材料介电层308上的第一功函数金属层310。第一功函数金属层310可包含过渡金属，例如TiN或任何适合的材料或其组合。第一功函数金属层310可通过化学气相沉积、原子层沉积及/或其他适合的工艺进行沉积。
在方块208中，例示性工艺200包含沉积第一硬罩幕312。参照图3C的例子，在方块208的实施例中，例示性区域300包含沉积于区域300上的第一硬罩幕312。如底部抗反射涂料(BARC)及/或光阻(PR)材料的第一硬罩幕312沉积于例示性区域300上。BARC层可为有机材料，其被涂布于基材上，填充沟槽，并然后在图案化后从基材的部分被移除，例如利用具有光阻层的微影进行图案化。
在方块210中，例示性工艺200包含图案化第一硬罩幕312。为了移除第一功函数金属的一部分，图案化第一硬罩幕312，以暴露出开口。第一硬罩幕312可利用图案化规则进行图案化，图案化规则暴露出第一金属层位于如P型结构306的第一晶体管类型上的一部分，直到此部分与第一晶体管类型与第二晶体管型间的边界相距第一预设距离。参照图3D的例子，在方块210的实施例中，例示性区域300包含图案化的第一硬罩幕312，以于P型结构306上暴露出开口313。进行微影工艺，以形成图案化的多个层于区域300上。图案化的此些层可包含底部抗反射涂料(BARC)层及光阻层。BARC层可为有机材料，其被涂布于基材上，填充沟槽，并然后于图案化后从基材的部分被移除，例如利用具有光阻层的微影进行图案化。在一实施例中，图案化的此些层暴露出某些区域，例如对应于P型鳍式FET结构306的区域，以使在P型鳍式FET结构306的区域上的处理直到与第一晶体管类型与第二晶体管类型间的边界311相距第一预定距离，同时保留剩余区域的完整。在各种实施例中，边界311分隔对应于P型鳍式FET结构306的区域及对应于N型鳍式FET结构304的区域。
在方块212中，例示性工艺200包含移除第一功函数金属的一部分。移除的第一功函数金属的一部分包含在如P型结构306的第一晶体管类型上的第一功函数金属，但未完全到邻近的如N型结构304的第二类型晶体管的边界。参照图3D的例子，在方块212的实施例中，例示性区域300包含第一功函数金属的一部分，于开口313内，此部分在第一晶体管类型(如P型结构306)上已经被移除，但未完全到邻近的如N型结构304的第二晶体管类型的边界311。第一功函数金属的一部分可通过湿式蚀刻操作从P型结构306上进行移除。举例而言，使用蚀刻溶液或在湿式蚀刻槽中的蚀刻溶液中，可通过浸渍、含浸或浸泡基材进行蚀刻工艺。
在方块214中，例示性工艺200包含移除第一硬罩幕312。参照图3E的例子，在方块214的实施例中，例示性区域300包含已移除的第一硬罩幕312。举例而言，第一硬罩幕312可通过灰化工艺进行移除。举例而言，利用氧电浆的灰化工艺可用以移除BARC层。
在方块216中，例示性工艺200包含沉积第二功函数金属。参照图3F的例子，在方块216的实施例中，例示性区域300包含沉积于区域300上的第二功函数金属层314。第二功函数金属层314可包含过渡金属，例如TiN或任何适合的材料，或者其组合。第二功函数金属层314可通过原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、远距电浆化学气相沉积(RPCVD)、电浆辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、溅镀、电镀、其他适合的工艺及/或前述的工艺的组合进行沉积。第二功函数金属层314可具有与第一功函数金属层310相同的化学组成。挑选第二功函数金属层314的材料来调控功函数数值，以使想要的阈值电压(Vt)被将形成于个别区域中的装置所达成。在此例子中，第二功函数金属层314包含P型功函数材料，其可提供用以P型晶体管的栅极电极的想要的功函数数值。
在方块218中，例示性工艺200包含沉积第二硬罩幕。参照图3G的例子，在方块218的实施例中，例示性区域300包含沉积于区域300上的第二硬罩幕316。如底部抗反射涂料(BARC)及/或光阻(PR)材料的第二硬罩幕316沉积于例示性区域300上。BARC层可为有机材料，其被涂布于基材上，填充沟槽，并然后于图案化后从基材的部分被移除，例如利用具有光阻层的微影进行图案化。
在方块220中，例示性工艺200包含图案化第二硬罩幕。为了移除第二功函数金属的一部分，图案化第二硬罩幕，以暴露出开口。第二硬罩幕可利用图案化规则进行图案化，图案化规则暴露出第二金属层位于第二半导体结构上的一部分，直到此部分与在第一半导体结构与第二半导体结构间的边界相距第二预设距离。参照图3H的例子，在方块220的实施例中，例示性区域300包含图案化的第二硬罩幕316，以于N型结构304上暴露出开口317。进行微影工艺，以形成图案化的多个层于区域300上。图案化的此些层可包含底部抗反射涂料(BARC)层及/或光阻层。BARC层可为有机材料，其被涂布于基材上，填充沟槽，并然后于图案化后从基材的部分被移除，例如利用具有光阻层的微影进行图案化。在一实施例中，图案化的此些层暴露出某些区域，例如对应于N型鳍式FET结构304的区域，以使在N型鳍式FET结构304的区域上的处理直到与第一半导体结构与第二半导体结构间的边界311相距第二预定距离，同时保留剩余区域完整。
在方块222中，例示性工艺200包含移除第二功函数金属的一部分及第二功函数金属的一部分下的第一功函数金属的一部分。移除的第一功函数金属的一部分及第二功函数金属的一部分包含在如N型结构304的第二晶体管类型上的第一功函数金属及第二功函数金属，但未完全到邻近的如P型结构306的第一晶体管类型的邻近晶体管的边界。参照图3I的例子，在方块222的实施例中，例示性区域300包含在开口313内的第一功函数金属的一部分及第二功函数金属的一部分，此些部分在如N型结构304的第二晶体管类型上已经被移除，但未完全到邻近的如P型结构306的第一晶体管类型的邻近晶体管的的边界311。第一功函数金属的一部分及第二功函数金属的一部分可通过湿式蚀刻操作进行移除。举例而言，使用蚀刻溶液或在湿式蚀刻槽中的蚀刻溶液中，可通过浸渍、含浸或浸泡基材进行蚀刻工艺。
选择性挑选罩幕图案，以移除第一功函数金属层310及移除第二功函数金属层314，从而产生阻障层，其包含在不同晶体管类型间的边界311的第一功函数金属层310的剩余部分。当N型金属栅极晶体管邻接P型金属栅极晶体管时，经由金属扩散会穿过N型金属栅极晶体管与P型金属栅极晶体管间的边界311，而发生污染。此污染会降低金属栅极晶体管的阈值电压(Vt)。由第一功函数金属层310形成的阻障层可提供保护，以对抗在N型金属栅极晶体管与P型金属栅极晶体管间的边界311可能发生的边界效应(boundary effect)。具有位于边界311的第一功函数金属层310及第二功函数金属层的叠加区域314可降低物质的一些物理性扩散，以达成阻断功效。举例而言，位于边界311的叠加区域可减少第三功函数金属的铝离子垂直扩散至高K值材料中。
在方块224中，例示性工艺200包含移除第二硬罩幕。参照图3J的例子，在方块224的实施例中，例示性区域300包含已移除的第二硬罩幕316。举例而言，第二硬罩幕可通过灰化工艺进行移除。举例而言，利用氧电浆的灰化工艺可用以移除BARC层。
在方块226中，例示性工艺200包含沉积第三功函数金属层。参照图3K的例子，在方块226的实施例中，例示性区域300包含沉积于区域300上的第三功函数金属层318及通过选择性罩幕图案形成的阻障层区域330，罩幕图案用以移除第一功函数金属层310及移除在此些晶体管间的边界区域周围的第二功函数金属层314。在此例子中，第三功函数金属层318包含如TiAl的N型功函数材料，其可提供用以N型晶体管的栅极电极的想要的功函数数值。N型功函数材料可通过任何适合的工艺所形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、远距电浆化学气相沉积(RPCVD)、电浆辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、溅镀、电镀、其他适合的工艺及/或前述的工艺的组合。
除了第一功函数金属层310、第二功函数金属层314及第三功函数金属层318之外，栅极结构可包含不同的或附加的多个层。附加的此些层可包含扩散层、粘附层、其组合或多个前述的层等。附加的此些层可通过原子层沉积、化学气相沉积、物理气相沉积等进行沉积。
在方块228中，例示性工艺200包含继续半导体装置的半导体工艺。未描述于工艺200中的附加的制造操作可发生于包含在工艺200内的方块202至方块226之前、之间及之后。
半导体装置可经历进一步的工艺，以形成本揭露所属技术领域已知的各种特征及区域。举例而言，后续的工艺可形成接触开口、接触金属、以及各种接触、通孔及/或线路，以及多层互连特征(如金属层及层间介电质)于基材上，配置以连接各种特征，进而形成功能性电路，其可包含一或多个多栅极装置。在前述例子的进阶者中，多层互连可包括如通孔或接触的垂直互连，以及如金属线的水平互连。各种互连特征可采用包含铜、钨及/或硅化物的各种导电性材料。在一例子中，镶嵌及/或双镶嵌工艺用以形成与铜相关的多层互连结构。
图3L绘示区域300的一部分的放大视图，以突显阻障层区域330的多个例示性态样。在一实施例中，于阻障层区域330内，第一功函数金属层310的底部尺寸具有尺寸a，其大于0nm(纳米)且小于70nm(0<a<70纳米)。在一实施例中，从阻障层区域330的边缘到在第一晶体管型结构306的侧壁上的第二功函数金属层314的边缘的距离具有尺寸b，其大于0nm(纳米)且小于70纳米(0<b<70纳米)。在一实施例中，从阻障层区域330的边缘到在第二晶体管型结构304的侧壁上的第三功函数金属层318的边缘的距离具有尺寸c，其大于0nm(纳米)且小于70纳米(0<c<70纳米)。在一实施例中，尺寸b与尺寸c的总和为小于70纳米(b+c<70纳米)。
图3L亦绘示从在第一晶体管型结构306与第二晶体管型结构304间的边界点332延伸出的第一线段331，其延伸至在阻障层区域330内的第三功函数金属层318的底部边缘。图3L亦绘示从边界点332延伸出的第二线段333，其延伸至在阻障层区域330内的第二功函数金属层314的底部边缘。第一线段331与阻障层区域330内的第三功函数金属层318的底部间的夹角d为大于或等于45°且小于或等于90°(45°≦d≦90°)。再者，第二线段333与阻障层区域330内的第二功函数金属层314的底部间的夹角e为大于或等于45°且小于或等于90°(45°≦e≦90°)。
图4是工艺流程图，其绘示根据一些实施例的包含在金属栅极形成后的金属漏极(MD)制造及通孔栅极(VG)制造的半导体工艺的例示性方法400。方法400仅为例子，且不意欲限制本揭露于超出在申请专利范围所明确论述的范围。就方法400的附加实施例而言，附加的步骤可提供于方法400之前、期间及之后，并且可移动、取代或删除所述的一些步骤。在其他实施例中，附加的特征可加入于附图所绘示的集成电路中，并且可取代、修改或删除以下描述的一些特征。
图4与图5A至图5E一并描述，其中图5A至图5E是绘示根据一些实施例的包含金属漏极制造及通孔栅极制造的半导体工艺的各种阶段中的例示性区域500的展开视图的附图。在一些附图中，绘示于此些附图中的组件或特征的一些元件符号可以省略，以避免模糊其他组件或特征，此是为了易于绘示此些附图。
在方块402中，例示性方法400包含提供具有金属栅极的基材、在金属栅极的二侧上的间隙壁、形成于金属栅极上的金属盖体、蚀刻终止层(ESL)，以及于源极/漏极区域上的层间介电(ILD)材料。
在方块404中，例示性方法400包含形成第一层间介电层于金属盖体上。第一层间介电层可包含或可为如氮化硅(SiN)的材料，但亦可使用其他适合的材料，例如二氧化硅(SiO2)、氧化铝(AlO)、碳氧化硅(SiOC)、碳化硅(SiC)、氮化锆(ZrN)、氧化锆(ZrO)、前述的材料的组合等。第一层间介电层可利用如电浆辅助原子层沉积(PEALD)、热原子层沉积(热ALD)、电浆辅助化学气相沉积(PECVD)或其他沉积的沉积工艺进行沉积。可采用任何适合的沉积工艺及工艺条件。
在方块406中，例示性方法400包含形成图案化的罩幕，其暴露出层间介电材料位于源极/漏极区域上的一部分。图案化的罩幕可包含光阻层。图案化的罩幕可通过光阻涂布(如旋转涂布)、软烤、罩幕对准、曝光、曝光后烘烤、光阻显影、清洗、烘干(如硬烤)及/或其组合所形成。在一些其他实施例中，各种影像增强层可形成于光阻层下，以增强图案转移。影像增强层可包含包括底部有机层、中间无机层及顶部有机层的三层。影像增强层亦可包含抗反射涂布(ARC)材料、聚合物层、由四乙氧基硅烷(TEOS)衍生的氧化物、氧化硅或含硅的抗反射涂布(ARC)材料，例如42％的含硅的抗反射涂布层。在又一些其他实施例中，图案化的罩幕层包含硬罩幕层。硬罩幕层包含氧化物材料、氮化硅、氧氮化硅、无定形碳材料、碳化硅或四乙氧基硅烷(TEOS)。
参照图5A的例子，在完成方块402、方块404及方块406后的实施例中，绘示区域500，其包含具有金属栅极堆叠502的基材501、在金属栅极堆叠502的二侧上的栅极间隙壁504、形成于金属栅极堆叠502上的金属盖体506、蚀刻终止层(ESL)508、于源极/漏极区域512上的层间介电材料510、于金属盖体506上的第一层间介电层514，以及图案化的罩幕516，其中罩幕516暴露出层间介电材料510位于源极/漏极区域512上的一部分。
在方块408中，例示性方法400包含移除在源极/漏极区域512上的层间介电材料510，以形成暴露出下层的源极/漏极区域512的多个开口。层间介电材料510的暴露出的部分可通过适合的蚀刻工艺进行移除，例如湿式蚀刻、干式蚀刻或其组合。
在方块410中，例示性方法400包含选择性形成硅化物接触于暴露出的源极/漏极区域上。前述选择性硅化物接触可包含钛(如硅化钛[TiSi])，以降低接触的肖特基能障高度。然而，亦可使用其他金属，例如镍、钴、铒、铂、钯等。硅化反应可通过适当的金属层的覆毯式沉积及接续的退火步骤进行，此使得金属与下层的源极/漏极区域暴露出的硅发生反应。
参照图5B的例子，在完成方块408及方块410后的实施例中，区域500包含暴露出其下方的源极/漏极区域512的开口518，以及在暴露的源极/漏极区域512上选择性形成的硅化物接触520。附图绘示出，已移除在源极/漏极区域512上的层间介电材料510，以形成暴露出其下的方源极/漏极区域512的开口518。
在方块412中，例示性方法400包含填充导电性材料于与源极/漏极区域接触的开口内，以形成源极/漏极区域接触。源极/漏极区域接触可包含一或多层。举例而言，在一些实施例中，源极/漏极区域接触包含内衬及金属填充材料(未单独绘示)，内衬及金属填充材料通过如化学气相沉积、原子层沉积、无电沉积(ELD)、物理气相沉积、电镀或其他沉积技术进行沉积。如扩散阻障层、粘附层等的内衬可包含钛、氮化钛、钽、氮化钽等。导电性材料可为铜、铜合金、银、金、钨、钴、铝、钌、镍等。可进行如化学机械研磨的平坦化工艺，以移除多余的内衬及导电性材料。剩余的内衬及导电性材料在开口内形成源极/漏极区域接触。
参照图5C的例子，在完成方块412后的实施例中，区域500包含填充于开口518内且与源极/漏极区域512接触的导电性材料，以形成源极/漏极区域接触522。
在方块414中，例示性方法400包含形成接触蚀刻终止层(CESL)508于源极/漏极区域及栅极区域上。接触蚀刻终止层508可利用一或多个低温沉积工艺进行沉积，例如化学气相沉积、物理气相沉积或原子层沉积。
在方块416中，例示性方法400包含形成第二层间介电层526于接触蚀刻终止层508上。第二层间介电层526可由如氧化物(如二氧化硅[SiO2])的介电材料所形成，且可通过任何可接受的工艺(如化学气相沉积、PEALD、热原子层沉积、PECVD等)沉积于蚀刻终止层508上。第二层间介电层526亦可由其他适合的绝缘材料(如磷硅酸盐玻璃[PSG]、硼硅酸盐玻璃[BSG]、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃[USG]等)所形成，前述绝缘材料通过任何适合的方法(如化学气相沉积、PECVD、流动式化学气相沉积等)进行沉积。在形成第二层间介电层526之后，第二层间介电层526可通过例如紫外光固化工艺进行固化。
参照图5D的例子，在完成方块414及方块416后的实施例中，区域500包含形成于源极/漏极区域与栅极区域上的接触蚀刻终止层524，以及形成于接触蚀刻终止层524上的第二层间介电层526。
在方块418中，例示性方法400包含形成栅极通孔接触及源极/漏极通孔接触用的接触通孔开口于接触蚀刻终止层及第二层间介电层中。栅极通孔接触及源极/漏极通孔接触用的接触通孔开口是通过利用一或多个蚀刻工艺所形成。根据一些实施例，栅极通孔接触用的开口穿过第二层间介电层、接触蚀刻终止层及第一层间介电层所形成，并且源极/漏极通孔接触用的的开口穿过第二层间介电层及接触蚀刻终止层所形成。开口可利用可接受的微影及适合的蚀刻技术的任何组合所形成，例如干式蚀刻工艺(如电浆蚀刻、反应离子蚀刻[RIE]、物理性蚀刻[如离子束蚀刻(IBE)])、湿式蚀刻、前述蚀刻的组合等。然而，可使用任何适合的蚀刻工艺，以形成接触通孔开口。
在方块420中，例示性方法400包含形成栅极通孔接触及源极/漏极通孔接触。栅极通孔接触形成于金属盖体上，并电性耦接至金属盖体，且源极/漏极通孔接触形成于源极/漏极接触上，并电性耦接至源极/漏极接触。栅极通孔接触以及/或者源极/漏极通孔接触可通过沉积金属材料于开口内进行形成。金属材料可通过化学气相沉积、原子层沉积、无电沉积(ELD)、PVD、电镀或其他沉积技术进行沉积。栅极通孔接触以及/或者源极/漏极通孔接触可为或可包含钨、钴、铜、钌、铝、金、银、其合金等，或前述金属的组合。
参照图5E的例子，在完成方块418及方块420后的实施例中，区域500包含栅极通孔接触528及源极/漏极通孔接触(未绘示)。
在方块422中，例示性方法400包含进行进一步的制造操作。半导体装置可经历进一步的工艺，以形成本揭露所属技术领域中具有通常知识者所***互连。各种互连特征可采用包含铜、钨及/或硅化物的各种导电性材料。在一例子中，镶嵌及/或双镶嵌工艺用以形成与铜相关的多层互连结构。再者，根据方法400的各种实施例，附加的工艺步骤可实施于方法400之前、期间及之后，并且可取代或删除上述的一些工艺步骤。
在一实施例中，揭露一种半导体装置的栅极的形成方法，半导体装置具有至少二种不同类型的半导体结构(如P型鳍式FET结构及N型鳍式FET结构)。形成方法包含：形成第一金属层(如第一功函数层)于第一半导体结构及第二半导体结构上；形成第一图案化微影层(如光阻层及/或BARC层)于具有第一开口的第一金属层上，第一开口暴露出第一金属层的第一部分，且第一部分位于第一半导体结构上但未完全到在第一半导体结构与第二半导体结构间的边界；移除第一金属层位于第一半导体结构上的第一部分；移除第一图案化微影层；形成第二金属层(如第二功函数层)于第一半导体结构及第二半导体结构上；形成第二图案化微影层于具有第二开口的第二金属层上，第二开口暴露出第二金属层的第二部分，且第二部分位于第二半导体结构上但未完全到在第一半导体结构与第二半导体结构间的边界；移除第二金属层的第二部分及在第二金属层的第二部分下方的第一金属层的第三部分，第一金属层位于第二半导体结构上，其中在第一半导体结构与第二半导体结构间产生阻障结构，其包含第一金属层的多个剩余部分及在第一金属层的此些剩余部分上的第二金属层的多个剩余部分；移除第二图案化微影层；以及形成第三金属层(如第三功函数层)于第一半导体结构、阻障结构及第二半导体结构上。
在形成方法的一实施例中，形成第一图案化微影层包含：沉积第一硬罩幕；以及利用第一图案化规则图案化第一硬罩幕，第一图案化规则暴露出第一金属层位于第一半导体结构上的第一部分，直到第一部分与第一半导体结构及第二半导体结构间的边界相距第一预设距离。
在形成方法的一实施例中，形成第二图案化微影层包含：沉积第二硬罩幕；以及利用第二图案化规则图案化第二硬罩幕，第二图案化规则暴露出第二金属层位于第二半导体结构上的第二部分，直到第二部分与第一半导体结构与第二半导体结构间的边界相距第二预设距离。
在形成方法的一实施例中，第一金属层具有在阻障结构内的尺寸a，尺寸a为大于0nm(纳米)且小于70纳米(0<a<70纳米)。
在形成方法的一实施例中，第二金属层具有尺寸b，尺寸b介于阻障结构的第一边缘到第一半导体结构的侧壁上的第二金属层的边缘间，尺寸b为大于0nm(纳米)且小于70纳米(0<b<70纳米)。
在形成方法的一实施例中，第三金属层具有尺寸c，尺寸c介于阻障结构的第二边缘到第二半导体结构的侧壁上的第三金属层的边缘间，尺寸c为大于0nm(纳米)且小于70纳米(0<c<70纳米)。
在形成方法的一实施例中，尺寸b与尺寸c的总和为小于70纳米(b+c<70纳米)。
在形成方法的一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第一线段，第一线段延伸至在阻障结构内的第三金属层的底部边缘，且第一线段与阻障结构内的第三金属层的底部间的夹角d为大于或等于45°且小于或等于90°(45°≦d≦90°)。
在形成方法的一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第二线段，第二线段延伸至在阻障结构内的第二金属层的底部边缘，且第二线段与阻障结构内的第二金属层的底部间的夹角e为大于或等于45°且小于或等于90°(45°≦e≦90°)。
在另一实施例中，揭露一种半导体装置，其在基材上包含二种不同类型的半导体结构。半导体装置包含：具有第一类型的第一半导体结构；具有第二类型的第二半导体结构；设置于第一半导体结构与第二半导体结构间的阻障结构；第二金属层；以及第三金属层。阻障结构包含设置于第一半导体结构与第二半导体结构间的第一金属层；第二金属层设置于第一半导体结构及阻障结构的第一金属层之上，但非设置于第二半导体结构之上；第三金属层设置于第一半导体结构、第二半导体结构及阻障结构的第二金属层之上。
在半导体装置的一实施例中，第一金属层具有在阻障结构内的尺寸a，第一金属层的尺寸a为大于0nm(纳米)且小于70纳米(0<a<70纳米)。
在半导体装置的一实施例中，第二金属层具有尺寸b，第二金属层的尺寸b介于阻障结构的第一边缘到第一半导体结构的侧壁上的第二金属层的边缘间，第二金属层的尺寸b为大于0nm(纳米)且小于70纳米(0<b<70纳米)。
在半导体装置的一实施例中，第三金属层具有尺寸c，第三金属层的尺寸c介于阻障结构的第二边缘到第二半导体结构的侧壁上的第三金属层的边缘间，第三金属层的尺寸c为大于0nm(纳米)且小于70纳米(0<c<70纳米)。
在半导体装置的一实施例中，第二金属层的尺寸b与第三金属层的尺寸c的总和为小于70纳米(b+c<70纳米)。
在半导体装置的一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第一线段，第一线段延伸至在阻障结构内的第三金属层的底部边缘，且第一线段与阻障结构内的第三金属层的底部间的夹角d为大于或等于45°且小于或等于90°(45°≦d≦90°)。
在半导体装置的一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第二线段，第二线段延伸至在阻障结构内的第二金属层的底部边缘，且第二线段与阻障结构内的第二金属层的底部间的夹角e为大于或等于45°且小于或等于90°(45°≦e≦90°)。
在半导体装置的一实施例中，阻障结构是通过图案化第一硬罩幕及第二硬罩幕所形成，其中利用第一图案化规则图案化第一硬罩幕，且第一图案化规则暴露出第一金属层位于第一半导体结构上的第一部分，直到第一部分与在第一半导体结构及第二半导体结构间的边界相距第一预设距离；并且利用第二图案化规则图案化第二硬罩幕，其中第二图案化规则暴露出第二金属层位于第二半导体结构上的第二部分，直到第二部分与第一半导体结构及第二半导体结构间的边界相距第二预设距离。
在又一实施例中，揭露一种半导体装置的形成方法，半导体装置具有至少二种不同类型的半导体结构。半导体装置的形成方法包含：形成第一金属层于第一半导体结构及第二半导体结构上；利用第一图案化规则形成第一图案化微影层于第一金属层上，其中第一图案化规则暴露出第一金属层位于第一半导体结构上的第一部分，直到第一部分与第一半导体结构及第二半导体结构间的边界相距第一预设距离；移除第一金属层位于第一半导体结构上的第一部分及第一图案化微影层；形成第二金属层于第一半导体结构及第二半导体结构上；利用第二图案化规则形成第二图案化微影层于第二金属层上，其中第二图案化规则暴露出第二金属层位于第二半导体结构上的第二部分，直到第二部分与在第一半导体结构及第二半导体结构间的边界相距第二预设距离；移除第二金属层的第二部分、在第二金属层的第二部分下方且在第二半导体结构上的第一金属层的第三部分，以及第二图案化微影层，其中在第一半导体结构与第二半导体结构间产生阻障结构，阻障结构包含第一金属层的多个剩余部分及在第一金属层的此些剩余部分上的第二金属层的多个剩余部分；以及形成第三金属层于第一半导体结构、阻障结构及第二半导体结构上。
在形成方法的一实施例中，第一金属层具有在阻障结构内的尺寸a，第一金属层的尺寸a为大于0nm(纳米)且小于70纳米(0<a<70纳米)；第二金属层具有尺寸b，第二金属层的尺寸b介于阻障结构的第一边缘到第一半导体结构的侧壁上的第二金属层的边缘间，尺寸b为大于0nm(纳米)且小于70纳米(0<b<70纳米)；第三金属层具有尺寸c，第三金属层的尺寸c介于阻障结构的第二边缘到第二半导体结构的侧壁上的第三金属层的边缘间，第三金属层的尺寸c为大于0nm(纳米)且小于70纳米(0<c<70纳米)；以及第二金属层的尺寸b与第三金属层的尺寸c的总和为小于70纳米(b+c<70纳米)。
在形成方法的一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第一线段，第一线段延伸至在阻障结构内的第三金属层的底部边缘；从在第一半导体结构与第二半导体结构间的边界点延伸出第二线段，第二线段延伸至在阻障结构内的第二金属层的底部边缘；第一线段与阻障结构内的第三金属层的底部间的夹角d为大于或等于45°且小于或等于90°(45°≦d≦90°)；以及第二线段与阻障结构内的第二金属层的底部间的夹角e为大于或等于45°且小于或等于90°(45°≦e≦90°)。
本揭露的一实施例揭露一种半导体装置的制造方法。半导体装置具有至少二种不同类型的半导体结构。在制造方法中，形成第一金属层于第一半导体结构及第二半导体结构上。形成第一图案化微影层于第一金属层上，其中第一图案化微影层具有第一开口，第一开口暴露出第一金属层的第一部分，且第一部分位于第一半导体结构上但未完全到在第一半导体结构与第二半导体结构间的边界。移除第一金属层位于第一半导体结构上的第一部分。移除第一图案化微影层。形成第二金属层于第一半导体结构及第二半导体结构上。形成第二图案化微影层于第二金属层上，其中第二图案化微影层具有第二开口，第二开口暴露出第二金属层的第二部分，且第二部分位于第二半导体结构上但未完全到在第一半导体结构与第二半导体结构间的边界。移除第二金属层的第二部分及在第二金属层的第二部分下方的第一金属层的第三部分，第一金属层位于第二半导体结构上，其中在第一半导体结构与第二半导体结构间产生阻障结构，阻障结构包含第一金属层的多个剩余部分及在第一金属层的此些剩余部分上的第二金属层的多个剩余部分。移除第二图案化微影层。形成第三金属层于第一半导体结构、阻障结构及第二半导体结构上。
在一实施例中，形成第一图案化微影层的操作包含：沉积第一硬罩幕；以及利用第一图案化规则图案化第一硬罩幕，其中第一图案化规则暴露出第一金属层位于第一半导体结构上的第一部分，直到第一部分与第一半导体结构及第二半导体结构间的边界相距第一预设距离。
在另一实施例中，形成第二图案化微影层的操作包含：沉积第二硬罩幕；以及利用第二图案化规则图案化第二硬罩幕，其中第二图案化规则暴露出第二金属层位于第二半导体结构上的第二部分，直到第二部分与第一半导体结构与第二半导体结构间的边界相距第二预设距离。
在又一实施例中，第一金属层具有在阻障结构内的尺寸a，且第一金属层的尺寸a为大于0纳米且小于70纳米。
在又一实施例中，第二金属层具有尺寸b，第二金属层的尺寸b介于阻障结构的第一边缘到第一半导体结构的一侧壁上的第二金属层的边缘间，且第二金属层的尺寸b为大于0纳米且小于70纳米。
在又一实施例中，第三金属层具有尺寸c，第三金属层的尺寸c介于阻障结构的第二边缘到第二半导体结构的一侧壁上的第三金属层的边缘间，且第三金属层的尺寸c为大于0纳米且小于70纳米。
在又一实施例中，第二金属层的尺寸b与第三金属层的尺寸c的总和为小于70纳米。
在又一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第一线段，第一线段延伸至在阻障结构内的第三金属层的底部边缘，且第一线段与阻障结构内的第三金属层的底部间的夹角d为大于或等于45°且小于或等于90°。
在又一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第二线段，第二线段延伸至在阻障结构内的第二金属层的底部边缘，且第二线段与阻障结构内的第二金属层的底部间的夹角e为大于或等于45°且小于或等于90°。
本揭露的又一实施例揭露一种半导体装置的制造方法。半导体装置具有至少二种不同类型的半导体结构。在制造方法中，形成第一金属层于第一半导体结构及第二半导体结构上。利用第一图案化规则形成第一图案化微影层于第一金属层上，其中第一图案化规则暴露出第一金属层位于第一半导体结构上的第一部分，直到第一部分与第一半导体结构及第二半导体结构间的边界相距第一预设距离。移除第一金属层位于第一半导体结构上的第一部分及第一图案化微影层。形成第二金属层于第一半导体结构及第二半导体结构上。利用第二图案化规则形成第二图案化微影层于第二金属层上，其中第二图案化规则暴露出第二金属层位于第二半导体结构上的第二部分，直到第二部分与在第一半导体结构及第二半导体结构间的边界相距第二预设距离。移除第二金属层的第二部分、在第二金属层的第二部分下方且在第二半导体结构上的第一金属层的第三部分，以及第二图案化微影层，其中在第一半导体结构与第二半导体结构间产生阻障结构，阻障结构包含第一金属层的多个剩余部分及在第一金属层的此些剩余部分上的第二金属层的多个剩余部分。形成第三金属层于第一半导体结构、阻障结构及第二半导体结构上。
在一实施例中，第一金属层具有在阻障结构内的尺寸a，且第一金属层的尺寸a为大于0纳米且小于70纳米。
在另一实施例中，第二金属层具有尺寸b，第二金属层的尺寸b介于阻障结构的第一边缘到第一半导体结构的侧壁上的第二金属层的边缘间，且第二金属层的尺寸b为大于0纳米且小于70纳米。
在又一实施例中，第三金属层具有尺寸c，第三金属层的尺寸c介于阻障结构的第二边缘到第二半导体结构的侧壁上的第三金属层的边缘间，且第三金属层的尺寸c为大于0纳米且小于70纳米。
在又一实施例中，第二金属层的尺寸b与第三金属层的尺寸c的总和为小于70纳米。
在又一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第一线段，第一线段延伸至在阻障结构内的第三金属层的底部边缘，且第一线段与阻障结构内的第三金属层的底部间的夹角d为大于或等于45°且小于或等于90°。
在又一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第二线段，第二线段延伸至在阻障结构内的第二金属层的底部边缘，且在第二线段与阻障结构内的第二金属层的底部间的夹角e为大于或等于45°且小于或等于90°。
在又一实施例中，阻障结构是通过图案化第一硬罩幕及图案化第二硬罩幕所形成，其中利用第一图案化规则图案化第一硬罩幕，且第一图案化规则暴露出第一金属层位于第一半导体结构上的第一部分，直到第一部分与在第一半导体结构及第二半导体结构间的边界相距第一预设距离；并且利用第二图案化规则图案化第二硬罩幕，其中第二图案化规则暴露出第二金属层位于第二半导体结构上的第二部分，直到第二部分与第一半导体结构及第二半导体结构间的边界相距第二预设距离。
在一实施例中，半导体装置具有至少二种不同类型的半导体结构，且制造方法包含：形成第一金属层于第一半导体结构及第二半导体结构上；利用第一图案化规则形成第一图案化微影层于第一金属层上，其中第一图案化规则暴露出第一金属层位于第一半导体结构上的第一部分，直到第一部分与第一半导体结构及第二半导体结构间的边界相距第一预设距离；移除第一金属层位于第一半导体结构上的第一部分及第一图案化微影层；形成第二金属层于第一半导体结构及第二半导体结构上；利用第二图案化规则形成第二图案化微影层于第二金属层上，其中第二图案化规则暴露出第二金属层位于第二半导体结构上的第二部分，直到第二部分与在第一半导体结构及第二半导体结构间的边界相距第二预设距离；移除第二金属层的第二部分、在第二金属层的第二部分下且在第二半导体结构上的第一金属层的第三部分，以及第二图案化微影层，其中在第一半导体结构与第二半导体结构间产生阻障结构，阻障结构包含第一金属层的多个剩余部分及在第一金属层的此些剩余部分上的第二金属层的多个剩余部分；以及形成第三金属层于第一半导体结构、阻障结构及第二半导体结构上。
在另一实施例中，第一金属层具有在阻障结构内的尺寸a，且第一金属层的尺寸a为大于0纳米且小于70纳米；第二金属层具有尺寸b，第二金属层的尺寸b介于阻障结构的第一边缘到第一半导体结构的侧壁上的第二金属层的边缘间，且第二金属层的尺寸b为大于0纳米且小于70纳米；第三金属层具有尺寸c，第三金属层的尺寸c介于阻障结构的第二边缘到第二半导体结构的侧壁上的第三金属层的边缘间，且第三金属层的尺寸c为大于0纳米且小于70纳米；以及第二金属层的尺寸b与第三金属层的尺寸c的总和为小于70纳米。
在另一实施例中，从在第一半导体结构与第二半导体结构间的边界点延伸出第一线段，第一线段延伸至在阻障结构内的第三金属层的底部边缘；从在第一半导体结构与第二半导体结构间的边界点延伸出第二线段，第二线段延伸至在阻障结构内的第二金属层的底部边缘；第一线段与阻障结构内的第三金属层的底部间的夹角d为大于或等于45°且小于或等于90°；以及第二线段与阻障结构内的第二金属层的底部间的夹角e为大于或等于45°且小于或等于90°。
在一些实施例中，半导体装置包含第一半导体结构、第二半导体结构、第一功函数金属层、第二功函数金属层以及第三功函数金属层。第一功函数金属层设置于第一半导体结构与第二半导体结构间。第二功函数金属层设置于第一半导体结构及第一功函数金属层之上，但非设置于第二半导体结构之上。第三功函数金属层设置于第一半导体结构、第二半导体结构及第一功函数金属层上的第二功函数金属层之上。
在一些实施例中，第二功函数金属层接触第三功函数金属层。
在一些实施例中，半导体装置包含第一半导体结构、第二半导体结构、阻障结构、第二功函数金属层以及第三功函数金属层。阻障结构设置于第一半导体结构与第二半导体结构间，其中阻障结构包含第一功函数金属层，且第一功函数金属层设置于第一半导体结构与第二半导体结构间，但非设置于第一半导体结构及第二半导体结构之上。第二功函数金属层设置于第一半导体结构及阻障结构的第一功函数金属层之上。第三功函数金属层设置于第一半导体结构、第二半导体结构及阻障结构的第二功函数金属层之上。
以上概述数个实施例的特征，以使本揭露所属技术领域中具有通常知识者可更好理解本揭露的态样。本揭露所属技术领域中具有通常知识者应理解的是，他们可容易地使用本揭露做为设计或修改其他工艺及结构，以实现本文所介绍的实施例的相同目的及/或实现本文介绍的实施例的相同优点的基础。本揭露所属技术领域中具有通常知识者亦应认知的是，此类等效构造不脱离本揭露的精神及范围，并且他们可在不脱离本揭露的精神及范围的情况下对本文进行各种改变、代替及变更。

Claims (10)

1.一种半导体装置，其特征在于，该半导体装置在一基材上包含二种不同类型的半导体结构，且该半导体装置包含：
具有一第一类型的一第一半导体结构；
具有一第二类型的一第二半导体结构；
一阻障结构，设置于该第一半导体结构与该第二半导体结构间，其中该阻障结构包含一第一金属层，且该第一金属层设置于该第一半导体结构与该第二半导体结构间；
一第二金属层，设置于该第一半导体结构及该阻障结构的该第一金属层之上，但非设置于该第二半导体结构之上；以及
一第三金属层，设置于该第一半导体结构、该第二半导体结构及该阻障结构的该第二金属层之上。
2.如权利要求1所述的半导体装置，其特征在于，该第一金属层具有在该阻障结构内的一尺寸，该第一金属层的该尺寸为大于0纳米且小于70纳米。
3.如权利要求2所述的半导体装置，其特征在于，该第二金属层具有一尺寸，该第二金属层的该尺寸介于该阻障结构的一第一边缘到该第一半导体结构的一侧壁上的该第二金属层的一边缘间，且该第二金属层的该尺寸为大于0纳米且小于70纳米。
4.如权利要求3所述的半导体装置，其特征在于，该第三金属层具有一尺寸，该第三金属层的该尺寸介于该阻障结构的一第二边缘到该第二半导体结构的一侧壁上的该第三金属层的一边缘间，且该第三金属层的该尺寸为大于0纳米且小于70纳米。
5.如权利要求4所述的半导体装置，其特征在于，该第二金属层的该尺寸与该第三金属层的该尺寸的一总和为小于70纳米。
6.如权利要求1所述的半导体装置，其特征在于，从在该第一半导体结构与该第二半导体结构间的一边界点延伸出一第一线段，该第一线段延伸至在该阻障结构内的该第三金属层的一底部边缘，且该第一线段与该阻障结构内的该第三金属层的一底部间的一夹角为大于或等于45°且小于或等于90°。
7.如权利要求6所述的半导体装置，其特征在于，从在该第一半导体结构与该第二半导体结构间的该边界点延伸出一第二线段，该第二线段延伸至在该阻障结构内的该第二金属层的一底部边缘，且该第二线段与该阻障结构内的该第二金属层的一底部间的一夹角为大于或等于45°且小于或等于90°。
8.一种半导体装置，其特征在于，包含：
一第一半导体结构；
一第二半导体结构；
一第一功函数金属层，设置于该第一半导体结构与该第二半导体结构间；
一第二功函数金属层，设置于该第一半导体结构及该第一功函数金属层之上，但非设置于该第二半导体结构之上；以及
一第三功函数金属层，设置于该第一半导体结构、该第二半导体结构及该第一功函数金属层上的该第二功函数金属层之上。
9.如权利要求8所述的半导体装置，其特征在于，该第二功函数金属层接触该第三功函数金属层。
10.一种半导体装置，其特征在于，包含：
一第一半导体结构；
一第二半导体结构；
一阻障结构，设置于该第一半导体结构与该第二半导体结构间，其中该阻障结构包含一第一功函数金属层，且该第一功函数金属层设置于该第一半导体结构与该第二半导体结构间，但非设置于该第一半导体结构及该第二半导体结构之上；
一第二功函数金属层，设置于该第一半导体结构及该阻障结构的该第一功函数金属层之上；以及
一第三功函数金属层，设置于该第一半导体结构、该第二半导体结构及该阻障结构的该第二功函数金属层之上。
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