CN101442060A - 像素阵列及其制造方法 - Google Patents

Abstract

本发明提供一种像素阵列及其制造方法，该像素阵列包括一基板、多条扫描线与多条数据线、多个主动元件、多个第一接垫与多个第二接垫、多条第一配线与多条第二配线、一绝缘层、一有机平坦层、多个第一接垫电极、多个第二接垫电极以及多个像素电极。基板具有一显示区以及一非显示区。主动元件位于显示区中并且与扫描线及数据线电连接。第一接垫与第二接垫位于非显示区中。第一与第二配线位于非显示区且分别与第一及第二接垫连接。有机平坦层覆盖绝缘层。第一与第二接垫电极位于非显示区的有机平坦层上。在不增加工艺步骤与保留有机平坦层的情况下，有效解决已知芯片接合的重工步骤会有第一金属层与第二金属层因接垫电极断线而导致接垫失效的问题。

Description

像素阵列及其制造方法

技术领域

本发明是有关于一种半导体元件阵列结构(semiconductor element arraystructure)，且特别是有关于一种能够提高液晶面板(Liquid Crystal Displaypanel，LCD panel)的生产良率的像素阵列(pixel array)及其制造方法。

背景技术

一般来说，液晶显示面板主要是由薄膜晶体管阵列基板、液晶层以及彩色滤光基板所构成。在制作薄膜晶体管阵列基板的步骤中，通常会先在基板上同时进行多个像素的制作，并适时地于像素阵列工艺中直接在基板上制作接垫以及与测试线路。接垫在后续将与芯片电连接，而测试线路的功能主要是将一测试电压施加于各像素阵列，以检测像素阵列中的像素是否能正常地运作。通常，在将芯片接合至基板上之后，会进行测试步骤。如果测试结果显示不正常，那么将需对芯片接合进行重工，并且再重复进行测试步骤。然而，在目前的像素阵列的设计架构中，芯片接合的重工步骤将可能导致接垫失效的问题，详细说明如下。

图1A为现有一像素阵列的其中一个接垫的剖面示意图，图1B为图1A的像素阵列与芯片重工接合之后的示意图。请先参考图1A，现有像素阵列的接垫10包含位于一基板20上的第一金属层30与第二金属层40、一栅绝缘层50、一绝缘层60、一有机平坦层70以及一接垫电极80。栅绝缘层50位于第一金属层30与第二金属层40之间。绝缘层60与有机平坦层70覆盖第一金属层30与第二金属层40，且绝缘层60及有机平坦层70具有第一接触开口72与第二接触开口74。接垫电极80透过第一接触开口72与第二接触开口74分别与第一金属层30与第二金属层40电连接。后续芯片(未绘示)将接合至基板20上，以使芯片与接垫电极80电性接触。透过接垫电极80，芯片可与接垫10的第一金属层30、第二金属层40电连接。

由于接垫电极80是形成在有机平坦层70的表面上，且因为有机平坦层70与无机绝缘层70之间的粘着力不足。因此当芯片接合于接垫电极80上之后，如要进行重工而将芯片自接垫电极80拔除时，将会使有机平坦层70自无机绝缘层60脱落，进而造成接垫电极80’断线的现象。如此一来，将使得第一金属层30与第二金属层40之间无法电连接，而导致接垫10失效。

当然，于其他现有技术中，为了避免进行芯片接合的重工步骤时产生接垫电极80断线的现象，亦有将接垫10上的有机平坦层70移除。然而，要移除有机平坦层70需另外进行移除工艺，如此将耗费较多的制造成本与时间。

发明内容

本发明提供一种像素阵列，可解决进行芯片接合的重工步骤时，因接垫电极断线而导致接垫失效的问题。

本发明提供一种像素阵列的制造方法，以在不增加工艺步骤的情况下，解决进行芯片接合的重工步骤时，因接垫电极断线而导致接垫失效的问题。

本发明提供一种像素阵列，其包括一基板、多条扫描线与多条数据线、多个主动元件、多个第一接垫与多个第二接垫、多条第一配线与多条第二配线、一绝缘层、一有机平坦层、多个第一接垫电极、多个第二接垫电极以及多个像素电极。基板具有一显示区以及一非显示区。扫描线与数据线位于显示区中。主动元件位于显示区中并且与扫描线与数据线电连接。第一接垫与第二接垫位于非显示区中，其中第一接垫与第二接垫彼此交错配置，且第一接垫及第二接垫属于不同的膜层。第一配线与第二配线位于非显示区且分别与第一接垫及第二接垫连接，其中第一配线的材料与第一接垫的材料相同，且第二配线的材料与第二接垫的材料相同。绝缘层覆盖数据线、扫描线、主动元件、第一接垫、第二接垫、第一配线以及第二配线。有机平坦层覆盖绝缘层，其中有机平坦层与绝缘层中具有多个第一接触开口、多个第二接触开口以及多个第三接触开口。第一接触开口暴露出第一接垫，第二接触开口暴露出第二接垫，且第三接触开口暴露出主动元件的一部分。第一接垫电极位于非显示区的有机平坦层上，且第一接垫电极通过第一接触开口而与第一接垫电连接。第二接垫电极位于非显示区的有机平坦层上，且第二接垫电极通过第二接触开口而与第二接垫电连接。像素电极位于显示区的有机平坦层上，且像素电极通过第三接触开口而与主动元件电连接。

在本发明的一实施例中，上述的第一接垫的材料与第二接垫的材料不相同。

在本发明的一实施例中，上述的第一配线与第二配线与数据线电连接。

在本发明的一实施例中，上述的第一配线与第二配线与扫描线电连接。

在本发明的一实施例中，上述的第一配线与第二配线中有一部分与数据线电连接，且另一部分与扫描线电连接。

在本发明的一实施例中，上述的位于非显示区的有机平坦层的厚度小于位于显示区的有机平坦层的厚度。

在本发明的一实施例中，上述的像素阵列更包括多条第一接线以及多条第二接线。第一接线与第二接线位于非显示区中，且第一接线与第一接垫电连接，第二接线与第二接垫电连接。

在本发明的一实施例中，上述的在非显示区的有机平坦层与绝缘层中更包括多个第四接触开口。第四接触开口暴露出第一接线，且第一接垫电极通过第四接触开口而与第一接线电连接。

在本发明的一实施例中，上述的基板更包括测试区，且测试区具有多个开关元件。开关元件与第一接线及与第二接线电连接。

在本发明的一实施例中，上述的像素阵列更包括多个测试元件。测试元件位于测试区，且测试元件与开关元件电连接。

在本发明的一实施例中，上述的基板更包括测试区，且测试区具有多个测试元件。测试元件与第一接线及与第二接线电连接。

本发明提出一种像素阵列的制造方法。首先，提供一基板。基板具有一显示区以及一非显示区。接着，在显示区中形成多条扫描线、多条数据线以及与扫描线和数据线电连接的多个主动元件。接着，在非显示区中同时形成多条第一配线以及与第一配线连接的多个第一接垫。接着，在非显示区中同时形成多条第二配线以及与第二配线连接的多个第二接垫，其中第一接垫及第二接垫属于不同的膜层，且第一接垫与第二接垫彼此交错配置。接着，在基板上形成一绝缘层。绝缘层覆盖数据线、扫描线、主动元件、第一接垫、第二接垫、第一配线以及第二配线。接着，在绝缘层上形成一有机平坦层，其中有机平坦层中具有多个第一开口、多个第二开口以及多个第三开口。接着，以有机平坦层作为刻蚀掩膜刻蚀绝缘层，以形成多个第一接触开口、多个第二接触开口以及多个第三接触开口。第一接触开口暴露出第一接垫，第二接触开口暴露出第二接垫，且第三接触开口暴露出主动元件的一部分。接着，在非显示区的有机平坦层上形成多个第一接垫电极以及多个第二接垫电极，并且在显示区的有机平坦层上形成多个像素电极。第一接垫电极通过第一接触开口而与第一接垫电连接。第二接垫电极通过第二接触开口而与第二接垫电连接。像素电极通过第三接触开口而与主动元件电连接。

在本发明的一实施例中，上述的第一接垫的材料与第二接垫的材料不相同。

在本发明的一实施例中，上述的第一配线与第二配线与数据线电连接。

在本发明的一实施例中，上述的第一配线与第二配线与扫描线电连接。

在本发明的一实施例中，上述的第一配线与第二配线中有一部分与数据线电连接，且另一部分与扫描线电连接。

在本发明的一实施例中，上述的像素阵列的制造方法，更包括移除非显示区的有机平坦层的局部厚度，以使位于非显示区的有机平坦层的厚度小于位于显示区的有机平坦层的厚度。

在本发明的一实施例中，上述的像素阵列的制造方法，更包括在非显示区中形成多条第一接线以及多条第二接线。第一接线与第一接垫电连接。第二接线与第二接垫电连接。

在本发明的一实施例中，上述的像素阵列的制造方法，更包括在非显示区的有机平坦层与绝缘层中形成多个第四接触开口，且第一接垫电极通过第四接触开口而与第一接线电连接。

在本发明的一实施例中，上述的基板更包括测试区，且方法更包括在测试区形成多个开关元件。开关元件与第一接线及第二接线电连接。

在本发明的一实施例中，上述的像素阵列的制造方法，更包括在测试区形成多个测试元件，且测试元件与开关元件电连接。

在本发明的一实施例中，上述的基板更具有一测试区，且方法更包括在测试区形成多个测试元件。测试元件与第一接线及与第二接线电连接。

基于上述，本发明的接垫不需要透过接垫电极来电连接两金属层，因此当进行芯片接合的重工步骤时不会有接垫电极断线而导致接垫失效的问题。此外，本发明的像素阵列的制造方法，可以在不增加工艺步骤与保留有机平坦层的情况下，有效解决已知芯片接合的重工步骤会有第一金属层与第二金属层因接垫电极断线而导致接垫失效的问题。

附图说明

图1A为现有一像素阵列的其中一个接垫的剖面示意图。

图1B为图1A的像素阵列与芯片重工接合之后的示意图。

图2A为本发明的一实施例的一种像素阵列的上视示意图。

图2B为图2A基板的非显示区与测试区的放大示意图。

图2C为沿图2A的线I-I、图2B的线II-II与线III-III所绘示的剖面示意图。

图2D为一芯片覆盖于图2A的基板的非显示区的示意图。

图2E为本发明的另一实施例的一种像素阵列的示意图。

图2F为本发明点另一实施例的一种像素阵列点基板的非显示区与测试区的放大示意图。

图3A至图3H为本发明点一实施例定一种像素阵列的制造方法的剖面示意图。

附图标号：

10：接垫

20：基板

22：非显示区

30：第一金属层

40：第二金属层

50：栅绝缘层

60：绝缘层

70：有机平坦层

72：第一接触开口

74：第二接触开口

80、80’：接垫电极

100：像素阵列

110：基板

112：显示区

114：非显示区

116：测试区

116a：开关元件

116b：第一测试元件

116c：第二测试元件

116d：第三测试元件

120：主动元件

130a：第一接垫

130b：第二接垫

140a：第一配线

140b：第二配线

150：绝缘层

160：有机平坦层

162：第一开口

162a：第一接触开口

164：第二开口

164a：第二接触开口

166：第三开口

166a：第三接触开口

168：第四开口

168a：第四接触开口

170a：第一接垫电极

170b：第二接垫电极

180：像素电极

190a：第一接线

190b：第二接线

DL：数据线

SL：扫描线

A：主动层

C：芯片

G：栅极

GI：栅绝缘层

S：源极

D：漏极

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

图2A为本发明的一实施例的一种像素阵列的上视示意图，图2B为图2A基板的非显示区与测试区的放大示意图，图2C为沿图2A的线I-I、图2B的线II-II与线III-III所绘示的剖面示意图。图2D为一芯片覆盖于图2A的基板的非显示区的示意图。以下的像素阵列的非显示区以及测试区可以是相同或相似的设计。但本发明不限于此，在其他的实施例中，数据线侧的非显示区以及测试区的元件设计可以与扫描线侧的非显示区以及测试区的元件设计不同。

请同时参考图2A、图2B与图2C，在本实施例中，像素阵列100包括一基板110、多条扫描线SL与多条数据线DL、多个主动元件120、多个第一接垫与130a多个第二接垫130b、多条第一配线140a与多条第二配线140b、一绝缘层150、一有机平坦层160、多个第一接垫电极170a、多个第二接垫电极170b以及多个像素电极180。

详细而言，基板110具有一显示区112以及一非显示区114。扫描线SL与数据线DL位于显示区112中。主动元件120位于显示区112中并且与扫描线SL与数据线DL电连接。在本实施例中，各主动元件120包括一栅极G、一栅绝缘层GI、一主动层A、一源极S以及一漏极D，其中栅极G位于基板110上且栅绝缘层GI覆盖栅极G，主动层A是以非晶硅(亦称为通道层)以及N型重掺杂非晶硅(亦称为欧姆接触层)所组成的双层结构且位于栅绝缘层GI上，源极S与漏极D分别位于部分主动层A的上方。

第一接垫130a与第二接垫130b位于基板110的非显示区114中，特别是，第一接垫130a与第二接垫130b彼此交错配置。在本实施例中，栅绝缘层GI位于基板110的显示区112以及非显示区114，并覆盖位于基板110上的第一接垫130a，而第二接垫130b是位于栅绝缘层GI上。换言之，第一接垫130a及第二接垫130b属于不同的膜层。在本实施例中，第一接垫130a的材料与第二接垫130b的材料不相同，但不限于此，于其他未绘示的实施例中，第一接垫130a的材料与第二接垫130b的材料亦可相同。

第一配线140a与第二配线140b位于基板110的非显示区114，且分别与第一接垫130a及第二接垫130b连接。第一配线140a的材料与第一接垫130a的材料相同，且第二配线140b的材料与第二接垫130b的材料相同。更详细而言，第一配线140a与第一接垫130a属于相同的膜层，且第二配线140b与第二接垫130b属于相同的膜层。在本实施例中，由于第一接垫130a及第二接垫130b属于不同的膜层，因此分别与第一接垫130a及第二接垫130b相连接之第一配线140a与第二配线140b亦不属于同一膜层。

绝缘层150覆盖数据线DL、扫描线SL、主动元件120、第一接垫130a、第二接垫130b、第一配线140a以及第二配线140b。有机平坦层160覆盖绝缘层150，其中有机平坦层160与绝缘层150中具有多个第一接触开口162a(图2C中仅示意地绘示一个)、多个第二接触开口164a(图2C中仅示意地绘示一个)以及多个第三接触开口166a(图2C中仅示意地绘示一个)。第一接触开口162a暴露出第一接垫130a，第二接触开口164a暴露出第二接垫130b，且第三接触开口166a暴露出主动元件120的一部分。特别是，在本实施例中，位于非显示区114的有机平坦层160的厚度小于位于显示区112的有机平坦层160的厚度，其目的在于方便芯片C与非显示区114的接合(请参考图2D)，可增加芯片C与非显示区114的接合良率。

第一接垫电极170a位于非显示区114的有机平坦层160上，且第一接垫电极170a通过第一接触开口162a而与第一接垫130a电连接。第二接垫电极170b位于非显示区114的有机平坦层160上，且第二接垫电极170b通过第二接触开口164a而与第二接垫130b电连接。像素电极180位于显示区112的有机平坦层160上，且像素电极180通过第三接触开口166a而与主动元件120电连接。

另外，请再参考图2B，在本实施例中，像素阵列100更包括多条第一接线190a以及多条第二接线190b。第一接线190a与第二接线190b位于非显示区114中，且第一接线190a与第一接垫130a电连接，第二接线190b与第二接垫130b电连接。在非显示区114的有机平坦层160与绝缘层150中更包括多个第四接触开口168a，其中第四接触开口168a暴露出第一接线190a，且第一接垫电极170a通过第四接触开口168a而与第一接线190a电连接。特别是，第一接线190a与第二接线190b同属同一膜层。

根据本发明的实施例，基板110更包括测试区116，且测试区116具有多个开关元件116a、第一测试元件116b、第二测试元件116c以及第三测试元件116d。开关元件116a分别与第一接线190a及与第二接线190b电连接，第一测试元件116b、第二测试元件116c以及第三测试元件116d与开关元件116a电连接。

值得一提的是，本发明并不限定测试区116的型态，虽然此处所提及的测试区116具体化为多个开关元件116a与第一测试元件116b、第二测试元件116c以及第三测试元件116d电连接，但于其他实施例中，请参考图2F，亦可不需要有开关元件116a，而直接将第一测试元件116b、第二测试元件116c以及第三测试元件116d分别第一接线190a及与第二接线190b电连接，仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。

简言之，在本实施例中，第一接垫130a与第二接垫130b于基板110的非显示区114中彼此交错配置并且属于不同膜层，且第一接垫130a与第二接垫130b可直接与芯片C(请参考图2D)相连，而不需如同已知需透过接垫电极来电连接(转线)两金属层。因此当芯片C需进行重工接合时，不会有已知因接垫电极断线而导致接垫的两金属层无法与芯片电性导通的问题。此外，本实施例的位于非显示区114的有机平坦层160的厚度小于位于显示区112的有机平坦层160的厚度，除了可以在保留有机平坦层160的情况下，有效解决已知芯片重工接合时接垫电极断线所产生的接垫失效问题之外，还可有效增加芯片的接合良率。

在此必须说明的是，本实施例所绘示的像素阵列100是适用于大尺寸的面板，位于像素阵列100的一侧的第一配线140a与第二配线140b是与数据线DL电连接，而其位于像素阵列100的另一侧的第一配线140a与第二配线140b是与扫描线SL电连接，但不限于此。另外，在另一实施例中，其仅在数据线DL侧的非显示区114设计交错配置的第一接垫130a与第二接垫130b，也就是第一配线140a与第二配线140b是与数据线DL电连接。而在扫描线SL侧的非显示区114是设计一般没有交错配置的接垫结构。在又一实施例中，其仅在扫描线SL侧的非显示区114设计交错配置的第一接垫130a与第二接垫130b，也就是第一配线140a与第二配线140b是与扫描线SL电连接。而在数据线DL侧的非显示区114是设计一般没有交错配置的接垫结构。

此外，本发明也可以应用在小尺寸面板的像素阵列中。对于用于小尺寸面板的像素阵列可以仅在像素阵列的一侧设计如上述的非显示区以及测试区，详细说明如下。请参照图2E，像素阵列100’只在其一侧设计有第一配线140a、第二配线140b、第一接垫130a与第二接垫130b。因此，第一配线140a与第二配线140b中有一部分是与数据线DL电连接，且第一配线140a与第二配线140b中另一部分是与扫描线SL电连接。

以上所介绍的像素阵列100可以通过下述的制造方法制出。以下将以图2A中的像素阵列100的结构作为举例说明，并配合图3A至图3H对本发明的像素阵列100的制造方法进行详细的说明。在此必须说明的是，为了方便说明起见，图3A至图3H仅示意地绘示沿图2A的线I-I、沿图2B的线II-II与线III-III的剖面来说明像素阵列100的制造方法。

图3A至图3H为本发明的一实施例的一种像素阵列的制造方法的剖面示意图。请参考图3A，关于本实施例的像素阵列100的制造方法，首先，提供一基板110。基板110具有一显示区112以及一非显示区114。

请同时参考图3A、图2A与图2B，接着，同时在基板110的显示区112中形成多条扫描线SL与多个栅极G，并且在基板110的非显示区114中形成多条第一配线140a以及与第一配线140a连接的多个第一接垫130a，其中扫描线SL与栅极G电连接。实务上，栅极G可为扫描线SL的一部份，当然，栅极G也可以是通过扫描线SL向外延伸而成，在此并不刻意局限。特别是，在本实施例中，第一接垫130a与第一配线140a于同一工艺中同时形成，因此第一配线140a的材料与第一接垫130a的材料相同。

请参考图3B，接着，形成一栅绝缘层GI以覆盖显示区112的栅极G以及非显示区114的第一接垫130a与第一配线140a。接着，在于栅极G上方的栅绝缘层GI上形成一主动层A，其中主动层A是以非晶硅(亦称为通道层)以及N型重掺杂非晶硅(亦称为欧姆接触层)所组成的双层结构。

请同时参考图3C、图2A与图2B，接着，同时于基板110的非显示区114中形成多条第二配线140b以及与第二配线140b连接的多个第二接垫130b，于基板110的显示区112中形成数据线DL于栅绝缘层GI上，形成一源极S及一漏极D于部份主动层A的上方，其中源极S电连接至数据线DL。同时，在基板110的非显示区114中形成多条第一接线190a以及多条第二接线190b。特别是，第二接线190b直接与第二接垫130b连接在一起。第一接线190a与第一接垫130a因属于不同的膜层，因此目前尚未有电连接的关系。

另外，由于第二接垫130b与第二配线140b于同一工艺中同时形成，因此第二配线140b的材料与第二接垫130b的材料相同。此外，第一接线190a及第二接线190b与上述第二接垫130b及第二配线140b是于同一工艺中同时形成，因此第一接线190a及第二接线190b的材料与第二配线140b及第二接垫130b的材料相同。

特别是，在本实施例中，第一接垫130a及第二接垫130b属于不同的膜层，且第一接垫130a与第二接垫130b彼此交错配置。第一接垫130a的材料与第二接垫130b的材料不相同，但不限于此，于其他未绘示的实施例中，第一接垫130a的材料与第二接垫130b的材料亦可相同。至此，在基板110的显示区112中上已大致扫描线SL、数据线DL以及与扫描线SL和数据线DL电连接的主动元件120的制作。值得一提的是，本发明的主动元件120及其结构以底闸型结构为实施范例，但不限于此。于其它实施例中，仅只要变更第一接垫130a及主动层A形成于基板110上的顺序即可成为顶栅型结构。

此外，在此必须说明的是，本实施例一侧的第一配线140a与第二配线140b是与数据线DL电连接，而另一侧的第一配线140a与第二配线140b是与扫描线SL电连接，此种第一配线140a、第二配线140b与数据线DL、扫描线SL的接合方式所形成的像素阵列100是适用于大尺寸的面板，但不限于此。于其他实施例中，像素阵列100亦可以只有一侧的第一配线140a与第二配线140b，且第一配线140a与第二配线140b是与数据线DL或扫描线SL电连接。当然，于其他实施例中，亦可有适于小尺寸面板的像素阵列100’，其第一配线140a与第二配线140b中有一部分是与数据线DL电连接，且第一配线140a与第二配线140b中另一部分是与扫描线SL电连接，请参考图2E。

请同时参考图3D、图2A与图2B，接着，在基板110上形成一绝缘层150，其中绝缘层150显示区112的覆盖数据线DL、扫描线SL、主动元件120以及非显示区114的第一接垫130a、第二接垫130b、第一配线140a以及第二配线140b。

请参考图3E，接着，在绝缘层150上形成一有机平坦层160。请参考图3F，接着，图案化有机平坦层160，以于有机平坦层160中形成多个第一开口162、多个第二开口164、多个第三开口166以及多个第四开口168，并且移除非显示区114的有机平坦层160的局部厚度，以使位于非显示区114的有机平坦层160的厚度小于位于显示区112的有机平坦层160的厚度。在本实施例中，图案化有机平坦层114的方法例如是通过半调掩膜技术(half-tonemask)来达成。详细而言，在本实施例中，位于非显示区114的有机平坦层160的厚度小于位于显示区112的有机平坦层160的厚度，其目的在于方便芯片C与非显示区114的接合(请参考图2D)，可增加芯片与非显示区114的接合良率。

请参考图3G，接着，以有机平坦层160作为刻蚀掩膜刻蚀绝缘层150，以形成多个第一接触开口162a、多个第二接触开口164a、多个第三接触开口166a以及多个第四接触开口168a。详细而言，在本实施例中，第一接触开口162a暴露出第一接垫130a，第二接触开口164a暴露出第二接垫130b，第三接触开口166a暴露出主动元件120的一部分，第四接触开口168a暴露出第一接线190a。

请参考图3H，接着，在非显示区114的有机平坦层160上形成多个第一接垫电极170a以及多个第二接垫电极170b，并且在显示区112的有机平坦层160上形成多个像素电极180。详细而言，第一接垫电极170a通过第一接触开口162a而与第一接垫130a电连接。第二接垫电极170b通过第二接触开口164a而与第二接垫130b电连接。像素电极180通过第三接触开口166a而与主动元件120电连接。另外，第一接垫电极170a更通过第四接触开口168a而与第一接线190a电连接。特别是，在本实施例中，第一接线190a与第二接线190b同属同一膜层，因此，第一接垫130a可通过第四接触开口168a的转线使其与位于不同膜层的第一接线190a电连接。

值得一提的是，请参考图2B，在上述工艺过程中可一并在基板110的测试区116形成多个开关元件116a以及第一测试元件116b、第二测试元件116c以及第三测试元件116d。开关元件116a与第一接线190a及第二接线190b电连接，且第一测试元件116b、第二测试元件116c以及第三测试元件116d与开关元件116a电连接。

值得一提的是，本发明并不限定测试区116的型态，虽然此处所提及的测试区116具体化为多个开关元件116a与第一测试元件116b、第二测试元件116c以及第三测试元件116d电连接，但于其他实施例中，请参考图2F，亦可不需要有开关元件116a，而直接形成第一测试元件116b、第二测试元件116c以及第三测试元件116d，且第一测试元件116b、第二测试元件116c以及第三测试元件116d与第一接线190a及与第二接线190b电连接，仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。

简言之，在本实施例中，第一接垫130a与第二接垫130b于基板110的非显示区114中彼此交错配置并且属于不同膜层，且第一接垫130a与第二接垫130b可直接与芯片C相连。因此当芯片C需进行重工接合时，不会有已知因接垫电极断线而导致接垫结构的两金属层无法与芯片电性不导通的问题。此外，本实施例的像素阵列的制造方法，在保留有机平坦层160与不增加生产步骤的情况下，除了可有效解决已知芯片重工接合时会导致接垫电极断线而产生接垫失效的问题外，还可增加芯片与基板的接合良率。

综上所述，本发明的像素阵列的第一接垫与第二接垫彼此交错配置且属于不同的膜层，且第一接垫与第二接垫直接与接垫电极连接，而没有转线结构的设计。因此当芯片进行重工接合时即使接垫电极发生断线的问题，也不会影响接垫与芯片之间的电连接。此外，本发明的像素阵列及其制造方法，可以在不增加工艺步骤与保留有机平坦层的情况下，有效解决芯片重工接合时第一接垫与第二接垫因接垫断线而产生接垫失效的问题，并且可增加芯片的接合良率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定的为准。

Claims (22)

1.一种像素阵列，其特征在于，所述像素阵列包括：

一基板，其具有一显示区以及一非显示区；

多条扫描线与多条数据线，位于所述显示区中；

多个主动元件，位于所述显示区中并且与所述这些扫描线与所述这些数据线电连接；

多个第一接垫与多个第二接垫，位于所述非显示区中，其中所述这些第一接垫与所述这些第二接垫彼此交错配置，且所述这些第一接垫及所述这些第二接垫属于不同的膜层；

多条第一配线与多条第二配线，位于所述非显示区且分别与所述这些第一及第二接垫连接，其中所述这些第一配线的材料与所述这些第一接垫的材料相同，且所述这些第二配线的材料与所述这些第二接垫的材料相同；

一绝缘层，覆盖所述这些数据线、所述这些扫描线、所述这些主动元件、所述这些第一接垫、所述这些第二接垫、所述这些第一配线以及所述这些第二配线；

一有机平坦层，覆盖所述绝缘层，其中所述有机平坦层与所述绝缘层中具有多个第一接触开口、多个第二接触开口以及多个第三接触开口，所述这些第一接触开口暴露出所述这些第一接垫，所述这些第二接触开口暴露出所述这些第二接垫，且所述这些第三接触开口暴露出所述这些主动元件的一部分；

多个第一接垫电极，位于所述非显示区的所述有机平坦层上，且所述这些第一接垫电极通过所述这些第一接触开口而与所述这些第一接垫电连接；

多个第二接垫电极，位于所述非显示区的所述有机平坦层上，且所述这些第二接垫电极通过所述这些第二接触开口而与所述这些第二接垫电连接；以及

多个像素电极，位于所述显示区的所述有机平坦层上，且所述这些像素电极通过所述这些第三接触开口而与所述这些主动元件电连接。

2.如权利要求1所述的像素阵列，其特征在于，所述这些第一接垫的材料与所述这些第二接垫的材料不相同。

3.如权利要求1所述的像素阵列，其特征在于，所述这些第一配线与所述这些第二配线与所述这些数据线电连接。

4.如权利要求1所述的像素阵列，其特征在于，所述这些第一配线与所述这些第二配线与所述这些扫描线电连接。

5.如权利要求1所述的像素阵列，其特征在于，所述这些第一配线与所述这些第二配线中有一部分与所述这些数据线电连接，且另一部分与所述这些扫描线电连接。

6.如权利要求1所述的像素阵列，其特征在于，位于所述非显示区的所述有机平坦层的厚度小于位于所述显示区的所述有机平坦层的厚度。

7.如权利要求1所述的像素阵列，其特征在于，所述像素阵列更包括多条第一接线以及多条第二接线，位于所述非显示区中，且所述这些第一接线与所述这些第一接垫电连接，所述这些第二接线与所述这些第二接垫电连接。

8.如权利要求7所述的像素阵列，其特征在于，在所述非显示区的所述有机平坦层与所述绝缘层中更包括多个第四接触开口，其暴露出所述这些第一接线，且所述这些第一接垫电极通过所述这些第四接触开口而与所述这些第一接线电连接。

9.如权利要求7所述的像素阵列，其特征在于，所述基板更包括测试区，且所述测试区具有多个开关元件，所述这些开关元件与所述这些第一接线及与所述这些第二接线电连接。

10.如权利要求9所述的像素阵列，其特征在于，所述像素阵列更包括多个测试元件，位于所述测试区，且所述这些测试元件与所述这些开关元件电连接。

11.如权利要求7所述的像素阵列，其特征在于，所述基板更包括测试区，且所述测试区具有多个测试元件，所述这些测试元件与所述这些第一接线及与所述这些第二接线电连接。

12.一种像素阵列的制造方法，其特征在于，所述制造方法包括：

提供一基板，所述基板具有一显示区以及一非显示区；

在所述显示区中形成多条扫描线、多条数据线以及与所述这些扫描线和所述这些数据线电连接的多个主动元件；

在所述非显示区中同时形成多条第一配线以及与所述这些第一配线连接的多个第一接垫；

在所述非显示区中同时形成多条第二配线以及与所述这些第二配线连接的多个第二接垫，其中所述这些第一接垫及所述这些第二接垫属于不同的膜层，且所述这些第一接垫与所述这些第二接垫彼此交错配置；

在所述基板上形成一绝缘层，覆盖所述这些数据线、所述这些扫描线、所述这些主动元件、所述这些第一接垫、所述这些第二接垫、所述这些第一配线以及所述这些第二配线；

在所述绝缘层上形成一有机平坦层，其中所述有机平坦层中具有多个第一开口、多个第二开口以及多个第三开口；

以所述有机平坦层作为刻蚀掩膜刻蚀所述绝缘层，以形成多个第一接触开口、多个第二接触开口以及多个第三接触开口，所述这些第一接触开口暴露出所述这些第一接垫，所述这些第二接触开口暴露出所述这些第二接垫，且所述这些第三接触开口暴露出所述这些主动元件的一部分；以及

在所述非显示区的所述有机平坦层上形成多个第一接垫电极以及多个第二接垫电极，并且在所述显示区的所述有机平坦层上形成多个像素电极，所述这些第一接垫电极通过所述这些第一接触开口而与所述这些第一接垫电连接，所述这些第二接垫电极通过所述这些第二接触开口而与所述这些第二接垫电连接，所述这些像素电极通过所述第三接触开口而与所述这些主动元件电连接。

13.如权利要求12所述的像素阵列的制造方法，其特征在于，所述这些第一接垫的材料与所述这些第二接垫的材料不相同。

14.如权利要求12所述的像素阵列的制造方法，其特征在于，所述这些第一配线与所述这些第二配线与所述这些数据线电连接。

15.如权利要求12所述的像素阵列的制造方法，其特征在于，所述这些第一配线与所述这些第二配线与所述这些扫描线电连接。

16.如权利要求12所述的像素阵列的制造方法，其特征在于，所述这些第一配线与所述这些第二配线中有一部分与所述这些数据线电连接，且另一部分与所述这些扫描线电连接。

17.如权利要求12所述的像素阵列的制造方法，其特征在于，所述制造方法更包括移除所述非显示区的所述有机平坦层的局部厚度，以使位于所述非显示区的所述有机平坦层的厚度小于位于所述显示区的所述有机平坦层的厚度。

18.如权利要求12所述的像素阵列的制造方法，其特征在于，所述制造更包括在所述非显示区中形成多条第一接线以及多条第二接线，所述这些第一接线与所述这些第一接垫电连接，所述这些第二接线与所述这些第二接垫电连接。

19.如权利要求18所述的像素阵列的制造方法，其特征在于，所述制造更包括在所述非显示区的所述有机平坦层与所述绝缘层中形成多个第四接触开口，且所述这些第一接垫电极通过所述第四接触开口而与所述这些第一接线电连接。

20.如权利要求18所述的像素阵列的制造方法，其特征在于，所述基板更具有一测试区，且所述方法更包括：

在所述测试区形成多个开关元件，且所述这些开关元件与所述这些第一接线及所述这些第二接线电连接。

21.如权利要求20所述的像素阵列的制造方法，其特征在于，所述制造更包括在所述测试区形成多个测试元件，且所述这些测试元件与所述这些开关元件电连接。

22.如权利要求18所述的像素阵列的制造方法，其特征在于，所述基板更具有一测试区，且所述方法更包括：

在所述测试区形成多个测试元件，所述这些测试元件与所述这些第一接线及与所述这些第二接线电连接。

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