JP3700797B2 - メモリ試験装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は集積回路化された半導体メモリを試験するメモリ試験装置に関し、特に詳しくは試験の結果を記憶させる不良解析メモリに関する発明である。
【0002】
【従来の技術】
図10に従来のメモリ試験装置の基本構成を示す。メモリ試験装置は、タイミング発生器TGと、パターン発生器PGと、波形整形器FCと、論理比較器DCと、不良解析メモリFMとにより構成されている。
タイミング発生器TGで発生する基準クロックによりパターン発生器PGは被試験メモリMUTに与えるアドレス信号、データ信号、制御信号を発生する。
【0003】
これらの信号は波形整形器FCに与えられ、試験に必要な波形に整形して被試験メモリMUTに印加される。被試験メモリMUTから読み出されたデータ信号は論理比較器DCに与えられ、ここでパターン発生器PGからの期待値データと比較されてその一致、不一致により被試験メモリMUTの良否判定を行う。
不一致の時は、論理比較器DCから不良解析メモリFMにフェイル信号(フェイルデータ)が出力され、パターン発生器PGからのアドレス信号によって指定される不良解析メモリFMのアドレスにフェイルデータを格納する。
【0004】
試験終了後、この不良解析メモリFMに格納したフェイルデータを参照して被試験メモリMUTの不良解析を行う。つまり、例えば不良個所が検出された場合、この不良個所を被試験メモリMUTに設けられている救済手段によって救済が可能か否かを判定すること等に利用される。
不良解析メモリFMは、被試験メモリMUTと同等の動作速度と容量と持ち、被試験メモリMUTと同じアドレス信号が印加される。試験開始前にメモリの内容を0にクリアしておき、試験によって発生したフェイルデータを1として格納する。
【0005】
従来不良解析メモリFMには、高速のスタティック型のSRAMを使用していたが、近年高速SRAMを製造する各メーカーでは容量拡張の計画が無くなる傾向にあり、被試験メモリMUTの容量拡張に対応して容量拡張された高速SRAMを不良解析メモリに使用することが困難になって来ている。そこでSRAMの代わりに随時リフレッシュ動作を必要とするDRAMを使用して不良解析メモリを構成することが考えられるが、この場合DRAMはSARMに比べて動作速度が遅いため、単純にSRAMからDRAMへと置き換え設計を行うとインタリーブ数(並列処理化数)を大きくせざるを得なくなる。
【0006】
ここでメモリのインタリーブ動作について簡単に説明する。メモリのインタリーブ動作とは、同じ容量のメモリブロックを複数用意し、これらメモリブロックを少しずつタイミングをずらして動作させ全体として動作速度を上げる方式。メモリブロックの数をインタリーブ数といい、メモリブロックをインタリーブのバンクとも言う。例えば、サイクル100nsで動作するメモリブロックを4つ用意(4バンク)し、これを25nsずつずらせて動作させると、全体としてサイクル25nsで動作するメモリと等価になる(図11参照)。
【0007】
【発明が解決しようとする課題】
動作が遅いDRAMを用い、更にDRAMをインターリーブ動作させることにより、結果的に高速データの書き込み及び読み出しが可能となる。ところでメモリの試験方法にセル間干渉試験がある。このセル間干渉試験とは被試験メモリ内の或るメモリセルに注目し、そのメモリセルに対して構造的に干渉を与えそうなメモリセルをアクセスしたとき、そのアクセスによって注目したメモリセルのデータが破壊されるかどうかの試験を順次注目するメモリセルを変えながら行なうメモリ試験方法を指す。図12乃至図14にこのセル間干渉試験に用いる試験パターンを示す。図12はギャロッピング・パターン、図13はピンポン・パターン、図14はバタフライ・パターンを示す。図14に示すバタフライ・パターンにおいて、Tcは注目メモリセル、A〜Dは干渉メモリセル、1〜8はアクセス順序を示す。
【0008】
図12乃至図14に示したようにセル間干渉試験では互に近接したテストサイクルで同一アドレス(注目セル)が多数回にわたってアクセスされる。注目セルが不良であった場合、そのアクセス毎にフェイルが発生するから、フェイルデータの書込頻度が高くなる。この書込頻度に追従して書込を実行するにはインターリーブ数を大きく採らなければならなくなる。インターリーブ数を大きく採るものとすると、メモリの使用量が多くなり、安価なDRAMを用いるものとしても不良解析メモリのコストが高くなり、大型化する欠点が生じる。
【0009】
この発明の目的は近接したテストサイクルにおいて、同一アドレスが多数回にわたってアクセスされ、そのアドレスにおいてフェイルが発生してもフェイルデータの書き込み頻度を低減させる手段を設け、この書き込み頻度低減手段(以下の実施例ではフェイルデータ圧縮部と称す)によってフェイルデータの書き込み頻度を低減させ、不良解析メモリのインターリーブ数を低減させ、少ない量のメモリ素子によって不良解析メモリを構成できるようにしようとするものである。
【0010】
【課題を解決するための手段】
この発明では近接したテストサイクルで同一アドレスから多数回にわたってフェイルデータが検出された場合は、その同一アドレスの複数回のフェイル情報を1回の書き込み情報に圧縮し、1回の書き込みで済ませるように構成したものである。
【0011】
従って、この発明によれば近接したテストサイクルで同一アドレスから多数回にわたってフェイルデータが検出されても、そのフェイルデータは1回の書き込みデータに圧縮するから、不良解析メモリへの書き込み頻度を低減させることができる。
この結果、不良解析メモリのインターリーブ数を特に増加させなくても済むことになり、不良解析メモリの規模を小さくできる利点が得られる。
【0012】
【発明の実施の形態】
図1にこの発明によるメモリ試験装置に用いる不良解析メモリFMの全体の構成を示す。図中BAK#1〜BAK#NはDRAMによって構成したDRAMメモリバンク部を示す。この発明ではこのDRAMメモリバンク部BAK#1〜BAK#Nにフェイルデータ圧縮部13で圧縮したフェイルデータFDをデータ分配制御部14で決定したDRAMメモリバンク部BAK#1〜BAK#Nの何れかに書き込むように構成した点を特徴とするものである。
【0013】
メモリバンク部BAK#1〜BAK#NをDRAMによって構成した場合に、DRAMにはリフレッシュ(メモリの記憶保持動作)が一定時間毎に必要なので、タイミング発生器TG(図10参照)の基準クロックで直接動作させることができる。
このため、DRAMによってメモリバンク部BAK#1〜BAK#Nを構成した場合には、DRAM動作用のクロックを発生させるDRAMクロック発生部15が必要になる。タイマ16はこのDRAMクロック発生部15からのクロックを使用してメモリバンク部BAK#1〜BAK#Nに対するリフレッシュ・リクエスト信号RFREQを発生する。
【0014】
アドレス選択部11はパターン発生器PG(図10参照)からのアドレス信号を、メモリバンク部BAK#1〜BAK#Nを構成するDRAMのロウアドレス及びカラムアドレスの構成に合わせてフォーマット(並べ換え)する。アドレス選択部11の出力のロウアドレスRAa 及びカラムアドレスCAa と論理比較器DC(図10参照)からのフェイルデータFDa はタイミング発生器TGから与えられる基準クロックに同期した信号である。同期化回路部12はこれらの信号をDRAMクロック発生部15の動作クロックに同期したロウアドレスRAb 、カラムアドレスCAb 、フェイルデータFDb 信号に変換する。
【0015】
フェイルデータ圧縮部13は近接した試験サイクルの同一アドレスを検出し、一致が検出された場合、それらのフェイルデータをビット毎に論理和をとって1つのデータに圧縮し、1回のフェイルストア動作で処理が完了するデータに変換する。
データ分配制御部14は各DRAMメモリバンク部BAK#1〜BAK#Nに分配されたフェイルデータを各DRAMメモリバンク部BAK#1〜BAK#Nとの書き込み制御信号WT#1〜WT#Nの授受により、どのDRAMメモリバンク部BAK#1〜BAK#Nに格納するかを制御する。
【0016】
各DRAMメモリバンク部BAK#1〜BAK#Nは内部に複数のDRAMを持ち、データ分配制御部14の制御によりフェイルデータの格納を行う。尚、図1において、RAa ,RAb ,RAc はロウアドレス信号を示し、添字のa,b,cにより、タイミングを区別している。同様にCAa ,CAb ,CAc はカラムアドレス信号、FDa ,FDb ,FDc はフェイルデータを示す。
【0017】
図2にフェイルデータ圧縮部13の具体的な実施例を示す。DFA1〜DFA5はフェイルデータの全ビット幅のデータをDRAMクロック発生部15から出力される動作クロックCLK1 に同期して順次後段に向ってシフトさせるパイプライン構造のD型フリップフロップ群を示す。
DFB1〜DFB4はフェイル情報の有無を表わすフェイルストアフラグFSFを伝送するパイプライン構造のフリップフロップ群を示す。つまりオアゲートOR1により、全ビット幅のフェイルデータの入力から1ビットでも1論理のフェイル情報の存在を検出し、その検出した1論理のデータをフェイルストアフラグFSFとしてクロックCLK1 に同期させて順次1段ずつ後段に向かってシフトさせる。
【0018】
DFC1〜DFC5はロウアドレスRAb 及びカラムアドレスCAb を順次シフトさせるパイプライン構造のフリップフロップ群を示す。このフリップフロップ群DFC1〜DFC5によって1段ずつシフトされるロウアドレスRAb 及びカラムアドレスCAb をアドレス比較器13D1 ,13D2 ,13D3 においてフリップフロップDFc4にストアされているロウアドレスRAb 及びカラムアドレスCAb と各段毎にストアされているアドレスとを比較し、アドレスの一致と、フリップフロップDFB4にストアされているフェイルストアフラグFSFが1論理であることが合致すると、ゲート13C1 ,13C2 ,13C3 が1論理を出力する。ゲート13C1 ,13C2 ,13C3 が1論理を出力すると、ゲート13A1 ,13A2 ,13A3 は開の状態に制御され、各フリップフロップDFA1,DFA2,DFA3にストアされているフェイルデータはオアゲートOR2で全て論理和されてフリップフロップDFA5にストアされ、4回分のフェイルデータを1回の書き込みで済むフェイルデータに圧縮される。
【0019】
この圧縮動作が行なわれた場合、ゲート13B1 ,13B2 ,13B3 は閉の状態に制御されるから、フェイルストアフラグFSFは次段に伝達されない。つまり、レジスタDFB1,DFB2,DFB3には0論理が書き込まれ、爾後3回のシフト動作にはフェイルストアフラグFSFは0論理に保持され、DRAMメモリバンク部BAK#1〜BAK#Nへの書き込みが禁止される。
【0020】
他の圧縮動作の例として例えばレジスタDFC1にストアされているアドレス信号とレジスタDFC4にストアされているアドレス信号とが一致し、他は不一致である場合にはゲート13A1 だけが開いてレジスタDFA1にストアされているフェイルデータだけがオアゲートOR2を通じてレジスタDFA4にストアされているフェイルデータ論理和がとられレジスタDFA5にストアされる。このとき、レジスタDFA1にストアされているフェイルデータはレジスタDFA2に送られるが、レジスタDFB2にはゲート13B1 が閉じられるため0論理が書き込まれる。従って、今レジスタDFA2に送り込まれたフェイルデータがレジスタDFA4に送り込まれた状態ではレジスタDFB4に書き込まれるフェイルストアフラグFSFは0論理であるため、DRAMメモリバンク部BAK#1〜BAK#Nへの書き込みは禁止される。つまり、この例では3サイクル前に圧縮されて、DRAMメモリバンク部BAK#1〜BAK#Nの何れかに書き込まれたことになる。
【0021】
尚、ここで不良解析メモリFMでは一般に一度書き込まれたフェイルデータは書き換えを禁止するように構成される。このために、不良解析メモリFMでは書き込み動作をする際にはその書き込みを行なうアドレスのフェイルデータ(多ビットのデータ)を一度読み出し、その読み出したフェイルデータと新たに書き込みしようとするフェイルデータの論理和をとって書き込みを行なっている。従って図2に示したオアゲートOR2には特に図示しないが不良解析メモリから読み出したフェイル情報も与えられる構成とされる。
【0022】
メモリに対して書き込みの前に読み出しを行なう動作を一般にリードモディファイライト動作と呼んでいる。図3及び図4にリードモディファイライト動作の様子を示す。図3は毎回ロウアドレス信号Row及びカラムアドレス信号Columnが変化するランダムアクセスモードの例である。図4はロウアドレス信号Rowは毎回入力せず、カラムアドレス信号Columnだけを毎回入力するファーストページモードまたはハイパーページモードの動作例である。このファーストページモードでは高速のページリードモディファイライト動作を可能とする。従ってこの発明ではアドレスの内、ロウアドレスが同じフェルデータについてはファーストページモード動作を行って同一のDRAMメモリバンク部に書き込を行い、ロウアドレスが異なるフェルデータについてはメモリバンクを切替えてフェイルデータの書き込みを行う。
【0023】
1つのロウアドレスに対してフェルデータが1つの場合には結果的に図3に示したランダムアクセスの動作となる。
図5はフェイルデータを書き込むDRAMバンク部を決定するデータ分配制御部14の具体的な実施例を示す。このデータ分配制御部14はフラグレジスタ群FRBと、フラグレジスタ群FRAと、ゲート群A#1〜A#N及びB#1〜B#Nと、ロウアドレスレジスタ群RARと、アドレス比較器群CMPと、書き込み制御信号WT#1〜WT#Nを取り出すゲート群C#1〜C#Nと、入力された最新のロウアドレスを記憶するロウアドレス記憶器14Aと、書き込み制御信号WT#1〜WT#Nが出力されている状態を検出し、ゲート14Bを閉の状態に制御するゲート14Cと、後述する終了信号EMPTYとリセット信号を論理和して各フラグレジスタ群FRB及びFRAの各リセット端子Rに与えるオアゲート群D#1〜D#Nとによって構成される。
【0024】
このデータ分配制御部14では#NO.(シャープナンバ)が若い程優先順位が高く、#1側から優先的に動作する。つまり、フラグレジスタ群FRA及びFRBを構成している各フラグレジスタFRA#1〜FRA#N及びFRB#1〜FRB#Nは初期状態において全て初期化動作によってリセットされている。このため、ゲートA#1だけが開に制御され、優先順位1位が与えられる。
【0025】
フェイルデータ圧縮部13からフェイルストアフラグFSF(1論理)が出力されると、ゲート14Bが開き、クロックCLK1 がゲートA#1を通じてロウアドレスレジスタRAR#1のクロック入力端子とフラグレジスタFRA#1のセット端子に与えられる。ロウアドレスレジスタRAR#1にクロックCLK1 が与えられることによりフェイルデータ圧縮部13から出力されているフェイルアドレスの中のロウアドレスRAcがこのロウアドレスレジスタRAR#1に取り込まれ、ロウアドレス記憶器14Aに取り込まれた同一のロウアドレスがアドレス比較器CMP#1で比較され、一致していればゲートC#1に1論理を出力する。ゲートC#1には既に1論理のフェイルストアフラグFSFが与えられているから、ゲートC#1は1論理の書き込み制御信号WT#1を出力する。この書き込み制御信号WT#1は図1に示したDRAMメモリバンク部BAK#1にフェイルデータを書き込むための制御信号として与えられる。
【0026】
DRAMメモリバンク部BAK#1でフェイルデータの書き込みが終了すると、このデータ分配制御部14に終了信号EMPTY#1が返送されて来る。この終了信号EMPTY#1が返送されて来ることにより、フラグレジスタFRA#1はリセットされ、これによりゲートA#1が再度開の状態に復帰する(ゲートA#1が閉の状態にあるとき、ゲートA#2が開の状態に制御されている)。
【0027】
従って次にフェイルストアフラグFSFが1論理に反転すると、ロウアドレスレジスタRAR#1に再びフェイルが発生したアドレスのロウアドレス信号がストアされ、再び書き込み制御信号WT#1が出力される。このようにしてフェイルの発生がDRAMメモリバンク部BAK#1における処理時間より後のタイミングで発生している状態ではフェイルデータはメモリバンクBAK#1に集中して書き込まれる。
【0028】
これに対し、近接したテストサイクルにおいて異なるアドレスでフェイルが発生し、メモリバンクBAK#1で書き込みの処理が終了しない状態で次のフェイルが発生したとすると、この場合にはゲートA#2が開いているから、このゲートA#2を通じてロウアドレスレジスタRAR#2にクロックCLK1 が与えられ、そのフェイルが発生したアドレスのロウアドレス信号がロウアドレスレジスタRAR#2に取り込まれる。このとき、ロウアドレス記憶器14Aにも同様のロウアドレス信号が取り込まれるから、アドレス比較器CMP#2が1論理の一致信号を出力し、ゲートC#2から書き込み制御信号WT#2を出力する。ここで更にメモリバンクBAK#1及びメモリバンクBAK#2が書き込み処理中に異なるアドレスで次のフェイルが発生した場合はゲートC#3が書き込み制御信号WT#3を出力し、メモリバンクBAK#3に書き込みが実行され、いわゆるインターリーブ動作によって動作が遅いDRAMメモリバンク部BAKに書込を実行させる。
【0029】
現実には異なるアドレスで近接してフェイルが発生する例は少なく、フェイルは全く生じないか或はわずかしか発生しない。然し乍ら図12乃至図14に示したようにセル間干渉テストパターンを実行した場合に、注目セルが不良の場合には近接したテストサイクルにおいてフェイルが発生する。同一アドレスにフェイルが発生した場合は、図2に示したフェイルデータ圧縮部13で圧縮されるから、同一アドレスが連続してフェイルアドレスとして与えられることはない。現実には同一のロウアドレスでカラムアドレスだけが異なるアドレスでフェイルが発生する率が高い。
【0030】
同一のロウアドレスがフェイルアドレスとしてデータ分配制御部14に与えられた場合、アドレス比較器、例えばCMP#1は1論理の一致信号を出力し続ける。よって同一のロウアドレスが続けて入力されている間は、ゲートC#1は書き込み制御信号WT#1を出力し続ける。よって同一のロウアドレスでカラムアドレスだけが異なるアドレスで発生したフェイルデータはページモードにより同一の例えばメモリバンクBAK#1に書き込まれる。
【0031】
この書き込むべきフェイルデータの数が或る数を越えるとメモリバンクBAK#1に設けたバッファがオーバーフローするおそれがある。その場合にはオーバーフローしたDRAMメモリバンク部BAK#1はフル信号FULL#1を出力し、そのDRAMメモリバンク部BAK#1への書き込みを中断させる。つまり、この状態ではフラグレジスタFRB#1はフル信号FULL#1によってセットされるため、アドレス比較器CMP#1に与えているイネーブル信号が1から0論理に反転する。このために出力も0論理に反転するからゲートC#1は0論理を出力し、書き込み制御信号WT#1は0論理に立下る。
【0032】
一方アドレス比較器CMP#1の出力が0論理に立下るのと同時にゲート14Cは1論理を出力し、ゲート14Bを開に制御する。このとき、ゲートA#1は閉じられており、これに代わってゲートA#2が開の状態に制御されている。従ってロウアドレスレジスタRAR#2に、次に供給されるロウアドレスがストアされる。これと同時にロウアドレス記憶器14AにもクロックCLK1 に同期して同じロウアドレス信号をストアする。よってアドレス比較器CMP#2に同一のロウアドレスが与えられるから、アドレス比較器CMP#2は1論理を出力し、ゲートC#2は書き込み制御信号WT#2を出力する。
【0033】
ゲートC#2が書き込み制御信号WT#2を出力するまでの間又は出力し終った後にDRAMメモリバンク部#1が書き込み処理を終了すると、DRAMメモリバンク部#1は終了信号EMPTY#1を出力する。この終了信号EMPTY#1によってフラグレジスタFRA#1とFRB#1はリセットされ、フェイルデータの入力待ちの状態に戻される。
【0034】
以上のデータ分配制御部の動作を要約すると、
▲1▼DRAMメモリバンク部BAK#1〜BAK#Nの書き込み処理時間より長い周期で、且つ異なるアドレスでフェイルが発生した場合はそのフェイルデータは全てDRAMメモリバンク部BAK#1に書き込まれる。
▲2▼DRAMメモリバンク部BAK#1〜BAK#Nの書き込み処理時間より短い周期で、且つ異なるアドレスでフェイルが発生した場合は、インターリーブ動作により、DRAMメモリバンク部BAK#1,BAK#2,BAK#3,...の順にフェイルデータが書き込まれる。このとき最終バンクBAK#Nに達する前に書き込みの終了したメモリバンク部が存在すれば、そちらにフェイルデータが書き込まれる。
【0035】
▲3▼ロウアドレスが等しいアドレスでフェイルが発生した場合は、同一のメモリバンク例えばBAK#1にフェイルデータが書き込まれる。
▲4▼ロウアドレスが等しいアドレスで連続的にフェイルが発生してFIFOメモリが満ぱいになった場合は、同一のメモリバンクへの書き込みが中断され、メモリバンクが切替られて他のメモリバンクに書き込み制御信号WT#Nが出力される。
【0036】
図6は各DRAMメモリバンク部BAK#1〜#Nの構成を示す。ここでは#Nを代表して示す。メモリバンク部BAK#Nは、制御部17A、カウンタ17B、デコーダ17C、ロウアドレスレジスタ17D、FIFOメモリ(ファーストイン・ファーストアウトメモリ)17E、DRAMコントローラ17F、DRAMメモリ部17Gとによって構成される。
【0037】
制御部17Aは図5に示したデータ分配制御部14から出力される書き込み制御信号WT#Nを受け取ることにより、ロウアドレスレジスタ17DとFIFOメモリ17Eにデータの取り込み指令を与えると共に、カウンタ17Bの値を+1する制御を行なう。
ロウアドレスレジスタ17Dは制御部17Aからデータの取り込み指令を受けると、フェイルが発生したアドレスのロウアドレスRAdを取り込む。これと共に、FIFOメモリ17Eは書き込みクロック端子WCKに書き込みクロックが与えられ、フェイルが発生したアドレスのカラムアドレスCAdと図2に示したフェイルデータ圧縮部13から出力される圧縮処理されたフェイル情報FDdを取り込む。
【0038】
DRAMコントローラ17FはDRAMメモリ部17Gへの書き込みが終了するとNEXT信号を出力し、このNEXT信号を制御部17Aとゲート17Hに入力する。制御部17AはDRAMコントローラ17FからNEXT信号を受け取ると、FIFOメモリ17Eに読み出し指令を与え、FIFOメモリ17Eから1つのデータ(カラムアドレスとフェイルデータ)をDRAMコントローラ17Fに出力する。このときカウンタ17Bの値を−1に制御する。カウンタ17Bの値が0に戻るとデコーダ17Cから出力されるHOLD信号が1論理となり、このHOLD信号が1論理に反転する毎に制御部17Aは終了信号EMPTY#Nを出力する。結局、カウンタ17BはFIFOメモリ17E内に格納されているデータの数を管理する。
【0039】
HOLD信号が1論理の状態ではDRAMコントローラ17FはDRAMメモリ部17Gへの書き込みのタイミングは発生しない。リフレッシュリクエスト信号RFREQ信号が1論理に反転すると、DRAMメモリ部17Gへリフレッシュ動作のタイミングを発生する。HOLD信号が0論理になると、DRAMコントローラ17Fは図4に示したページモードによるリードモディファイライト動作を開始する。1つのフェイルデータをDRAMメモリ部に格納すると、DRAMコントローラ17Fは制御部17AにNEXT信号を返す。このときリフレッシュリクエスト信号RFREQが1論理であればページモードを終了し、リフレッシュ動作のタイミングを発生する。リフレッシュ動作の終了後、HOLD信号が0論理であれば再度ページモードの動作を開始し、ページモードの動作を継続する。つまり、FIFOメモリ17Eにフェイルデータが存在する間はページモードの動作を継続する。
【0040】
FIFOメモリ17Eから最後のフェイルデータを出力すると、NEXT信号に同期してLAST信号が1論理に反転する。LAST信号が1論理に反転すると、DRAMコントローラ17Fはページモードの動作を終了する。FIFOメモリ17Eにフェイルデータを1つしか格納しなかった場合にはDRAMコントローラ17Fは直ちにNEXT信号を出力する。従ってこの場合もNEXT信号に同期してLAST信号が1論理に反転するからDRAMコントローラ17Fは1個のフェイルデータをDRAMメモリ部17Gに書き込んで動作を終了する。つまり、この場合にはDRAMコントローラ17Fは図3に示したランダムモードのタイミングを発生して動作を終了する。
【0041】
DRAMメモリ部17Gは、複数のDRAMで構成され、被試験メモリMUTと同等のメモリ、容量を持ち、DRAMコントローラ17Fにより動作をコントロールされる。
【0042】
【発明の効果】
以上説明したように、この発明によれば図2に示したフェイルデータ圧縮部13を設けたこと及びページモードで書き込みを行なうことにより、不良解析メモリを単純に高速SRAMに代えてDRAMに置き換えて構成した場合より、DRAMメモリバンク部BAKの数を少なくすることができる効果が得られる。
【0043】
以下にその理由を具体的に説明する。
高速SRAMの代わりにDRAMを使用してページモードも採らずに単純にSRAMからDRAMへと置き換え設計を行なった場合、例えば、使用する試験パターンはギャロッピング、ピンポン、バタフライの別なく、自由に採ることができるものとし、更にフェイルが発生する最小周期を10ns、リフレッシュ動作分を計算に入れたランダムアクセスでのフェイルストア動作の動作周期を160nsとすると、バンク数BAはBA=160/10=16となる。即ち、メモリバンク部BAKは16用意する必要がある。
【0044】
これに対し、ページモードでフェイルデータを書き込む場合、DRAMメモリバンク部の最少必要数は、フェイルが発生する最小周期とリフレッシュ動作を計算に入れたフェイルストア動作の1動作周期との関係で決定される。例えば、フェイルが発生する最小周期を10ns、リフレッシュ動作を計算に入れたページモードでのフェイルストア動作の1動作周期を100nsとすると、必要とするバンク数BKはBK=100/10=10となる。即ち、DRAMメモリバンク部BAKを10バンク用意すればよいことになる。
【0045】
ところで、上述のバンク数BK=10ではアドレスが単純に1ずつ増加するようなテストパターンであれば、ページモードでのフェイルストア動作が可能であるが、図12乃至図14に示したようなセル間干渉テストパターンの場合、ロウアドレスも同時に変化する場合が多いので、フェイルが連続して発生すると全てのフェイルをストアすることはむずかしくなる。
【0046】
例えば、図7に示すバタフライパターンで連続的にフェイルが発生したとすると、メモリセルのアクセス順序はA−Tc−B−Tc−C−Tc−D−Tc−E...となり、図7からも解るように近接したテストサイクルの間にロウアドレスは複数の値を採ることになる。つまり、複数のページアドレスのフェイルデータをほぼ同時に格納する必要が発生する。
【0047】
このバタフライパターンの場合、ロウアドレスRAt±n(nは整数)方向のフェイルデータの格納にDRAMメモリ部が4バンク必要になる。ほぼ連続してアクセスされるロウアドレスRAt上のフェイルデータを格納するには8バンク必要になるので、対応するには計12バンク用意する必要が生じる。
この発明では、この問題点を近接したテストサイクルの同一アドレスのフェイルデータを圧縮する機能を付加することで解消し、DRAMメモリバンク部BAK#1〜BAK#Nの必要最小数(この例では10)でも、セル間干渉テストパターンでのフェイルデータの格納を可能にするものである。
【0048】
以下にフェイルデータ圧縮部13を設けたことによる作用効果について詳細に説明する。
先ずフェイルデータ圧縮部13が存在しない場合について説明する。
図7に示すバタフライパターンではメモリセルの読み出しは、A−Tc−B−Tc−C−Tc−D−Tc−E−Tc−F−Tc−G−Tc−H...の順序で行われる。ここでロウアドレスRAt上のセルはロウアドレスが同じなのでページ動作でフェイルストアが可能であるが、RAt−1上のセルA、RAt+1上のセルC、RAt−2上のセルE、RAt+2上のセルG、RAt−3上のセルI...はRAtとは異なるロウアドレスであり、かつ、各ロウアドレスに1フェイルデータなのでページ動作とならず、ランダムアクセスになるので1フェイルデータのフェイルストア動作に160nsかかることになる。
【0049】
RAt−1上のセルAのフェイルストア動作を行ったメモリバンクが160ns後に処理を完了して次のフェイルデータを受け付け可能になるまでの間にセルC,E,G用に各々メモリバンクを割り当てなければならない。つまり、連続してフェイルが発生する最悪条件を考慮するならば、ロウアドレスRAt±n(n=整数)方向のフェイルデータの格納にDRAMメモリバンク部が最低4必要になる。
【0050】
n=1の時8回メモリセルの読み出しを行い、この時ロウアドレスRAt上のセルは図8及び図9に示すように6回読み出しが行われる。アクセスの割合は変らないので、n=100の時800回メモリセルの読み出しを行い、この時ロウアドレスRAt上のセルは600回読み出しが行われることになる。これを残りの6バンクでフェイルストア動作を行わなければならない。
【0051】
フェイルの発生時間は800×10ns=8000nsである。600のフェイルデータを6バンクに分散してフェイルストア動作を行うので1バンク当たり100のフェイルデータを格納することになる。ページ動作のフェイルストア動作は1フェイルデータ当たり100nsなので100×100ns=10000nsの処理時間が必要になる。つまり、8000nsの時間内で処理しなければならないフェイルデータを10000nsかけて処理することになるので処理が間に合わない。フェイルデータ圧縮部13を設けずにこの処理を可能にするには、DRAMメモリバンク部を2つ追加して計8バンクにする必要がある。
【0052】
これに対し、フェイルデータ圧縮部13を設けた場合には、図2に示した実施例によれば近接した4テストサイクルでのフェイルデータ圧縮機能が働くので、DRAMメモリバンク部を2つ追加する必要は無くなる。つまり、メモリセルの読み出しは、A−Tc−B−Tc−C−Tc...と行われるので、メモリセルTcの読み出しは近接した4テストサイクルに2回入る。この2つのフェイルデータをフェイルデータ圧縮部13により1回のフェイルストアで済むフェイルデータに圧縮することができる。従って、n=1の時8回メモリセルの読み出しを行い、この時ロウアドレスRAt上のセルは6回読み出しが行われるが、フェイルデータ圧縮部13の存在によりフェイルデータ数は図8及び図9に示すように4に圧縮される。
【0053】
同様に、n=100の時800回メモリセルの読み出しを行い、この時ロウアドレスRAt上のセルは600回読み出しが行われるが、フェイルデータ数は400に圧縮される。フェイルの発生時間は8000nsで変らないが、400のフェイルデータを6バンクに分散してフェイルストア動作を行うので、1バンク当たり約67のフェイルデータを格納することになる。ページ動作のフェイルストアは1フェイルデータ当たり100nsなので67×100ns=6700nsの処理時間で処理が可能になる。つまり、フェイルデータ圧縮部13を設けたことにより8000nsの時間内で処理しなければならないフェイルデータを6700nsで処理可能になり、処理が十分に間に合うことになる。
【0054】
上述の説明では、DRAMメモリバンク部内のFIFOメモリの深さ(格納できるデータの数の大きさ)について言及していない。それは、発生するフェイル数が多いとFIFOメモリの深さを大きくしてもDRAMに格納する速度によってバンク数が決まるからである。
また、バタフライ・パターン以外のセル間干渉系試験パターンでは、例えば、図12のギャロッピング・パターンでは、近接した6テストサイクルの間に同一アドレスでのアクセスが入り、図13のピンポン・パターンでは、近接した4テストサイクルの間に同一アドレスでのアクセスが入るので、フェイルデータ圧縮部で圧縮する近接テストサイクル数を大きく設定する必要はない。
【0055】
以上に説明したように、フェイルデータ圧縮部13を設けたことによりDRAMメモリバンク部を2追加する必要は無くなるので、DRAMメモリバンク部の最少必要数でもセル間干渉試験パターンでのフェイルデータの格納を可能にするので、不良解析メモリが約2割大型化するのを防ぐことが可能になる。
【図面の簡単な説明】
【図1】この発明によるメモリ試験装置の全体の構成を説明するためのブロック図。
【図2】図1に示したメモリ試験装置に用いるフェイルデータ圧縮部の構成を説明するためのブロック図。
【図3】フェイルメモリの書き込み方法の1つを説明するための波形図。
【図4】フェイルメモリの書き込み方法の他の例を説明するための波形図。
【図5】図1に示したメモリ試験装置に用いるデータ分配制御部の構成を説明するためのブロック図。
【図6】図1に示したメモリ試験装置に用いるメモリバンク部の構成を説明するためのブロック図。
【図7】メモリ試験装置で用いられるセル間干渉テストパターンの1つを説明するための図。
【図8】図7に示したセル間干渉テストパターンによって試験を行なった場合に発生し得るフェイル回数とフェイルデータ圧縮動作の関係を説明するための図。
【図9】図7に示したセル間干渉テストパターンによって試験を行なった場合に発生し得るフェイル回数とフェイル発生時間、フェイル圧縮数との間の関係を説明するための図。
【図10】従来のメモリ試験装置の構成を説明するためのブロック図。
【図11】図10の動作を説明するための波形図。
【図12】メモリ試験装置で用いられるセル間干渉テストパターンの1例を説明するための図。
【図13】メモリ試験装置で用いられるセル間干渉テストパターンの他の例を説明するための図。
【図14】メモリ試験装置で用いられるセル間干渉テストパターンの更に他の例を説明するための図。
【符号の説明】
11 アドレス選択部
12 同期化回路部
13 フェイルデータ圧縮部
14 データ分配制御部
15 DRAMクロック発生部
16 タイマ
BAK#1〜BAK#N メモリバンク部
Claims (4)
- 被試験メモリのフェイルデータを格納する不良解析メモリに記憶保持動作を必要とするメモリ(以下DRAMと称する)を使用したDRAM化不良解析メモリを搭載したメモリ試験装置において、
A.被試験メモリの試験を行なう基準クロックとは別にDRAMを動作させるためのクロックを発生させるDRAMクロック発生部と、
B.上記DRAMの記憶保持のために一定時間毎にリフレッシュリクエスト信号を発生するタイマと、
C.パターン発生器が出力するアドレス信号の中から使用するDRAMのロウ及びカラムアドレスの構成に合せてロウ・カラムアドレスを取り出すアドレス選択部と、
D.このアドレス選択部により選択したロウ及びカラムアドレスと論理比較器からのフェイルデータを上記DRAMクロック発生部から出力されるクロックのタイミングに同期化させる同期化回路部と、
E.この同期化回路部から出力されるロウ・カラムアドレス信号とフェイルデータの中から、同一のアドレスで近接して発生した少なくとも1つのフェイルデータを1つのフェイルデータに圧縮するフェイルデータ圧縮部と、
F.上記圧縮されたフェイルデータを格納するメモリバンク部を複数のDRAMのメモリブロックで構成し、これらを制御してインタリーブ動作させるデータ分配制御部と、によって構成したことを特徴とするメモリ試験装置。 - 請求項1記載のメモリ試験装置においてフェイルデータ圧縮部は、
フェイルが発生したロウ及びカラムアドレス信号と、フェイルデータと、フェイルの発生を表わすフェイルストアフラグとをクロックに同期して次段のレジスタに伝達するパイプライン構造とされ、このパイプラインの終段にストアされたアドレス信号と前段の各段にストアされたアドレス信号とを比較する複数のアドレス比較器と、
各アドレス比較器で終段にストアされたアドレスと同一アドレスが検出される毎に、同一アドレスのフェイルデータの論理和をとるオアゲートと、
同一アドレスが検出された段の上記フェイルストアフラグを次段に伝達することを阻止するゲートと、
によって構成したことを特徴とするメモリ試験装置。 - 請求項1記載のメモリ試験装置においてデータ分配制御部は フェイルデータと共に送られて来るアドレス信号の中のロウアドレス信号を上記DRAMクロック発生部がクロックを出力する毎に記憶するロウアドレス記憶器と、
フェイルデータを格納するメモリバンク部毎に対応して設けられ、メモリバンク部が書き込み動作を終了する毎に出力する終了信号によって待機状態に制御される複数のフラグレジスタと、
この複数のフラグレジスタのそれぞれが待機状態であることと、優先順位に従って常に1個だけ開の状態に制御される複数のゲートと、
この複数のゲートの中の開に制御されたゲートを通じてクロックが与えられ、上記ロウアドレス信号を取り込むロウアドレスレジスタと、
このロウアドレスレジスタに取り込んだロウアドレスと上記ロウアドレス記憶器に記憶したロウアドレスとを比較する複数のアドレス比較器と、
これら複数のアドレス比較器の一致出力と上記フェイルデータ圧縮部が出力するフェイルストアフラグにより複数のメモリバンク部の何れか一つに書き込み制御信号を与えるゲートと、
によって構成したことを特徴とするメモリ試験装置。 - 請求項1記載のメモリ試験装置において、DRAMによって構成した複数のメモリバンク部は、
フェイルが発生したアドレスのロウアドレスを取り込むロウアドレスレジスタと、
フェイルが発生したアドレスのカラムアドレスとフェイルデータを取り込むファーストイン・ファーストアウトメモリと、
上記データ分配制御部が出力する書き込み制御信号によって上記ロウアドレス及びファーストイン・ファーストアウトメモリにデータの取り込み指令を与える制御及び上記ファーストイン・ファーストアウトメモリ内のデータの数を記憶するカウンタの制御を行なう制御部と、
上記ロウアドレスレジスタに取り込んだロウアドレスと、上記ファーストイン・ファーストアウトメモリに取り込んだカラムアドレスとによってDRAMメモリ部をアクセスし、ファーストイン・ファーストアウトメモリに取り込んだフェイルデータを書き込む制御を行なうDRAMコントローラと、
によって構成したことを特徴とするメモリ試験装置。
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