CN101345240B - Mos晶体管的接触结构、毗连的接触结构及半导体sram单元 - Google Patents

Mos晶体管的接触结构、毗连的接触结构及半导体sram单元 Download PDF

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Abstract

本发明涉及一种金属氧化物半导体晶体管的接触结构及半导体静态随机存取存储器单元，上述接触结构包括：第一接触件，形成于第一介电层内，且与MOS晶体管的源极/漏极区域接触；第二接触件，形成于第二介电层内，且与MOS晶体管的栅极区域或该第一接触件接触；以及第三接触件，至少部分形成于该第二介电层内，且与该第二介电层的顶表面实质上共平面，其中该第三接触件与该MOS晶体管的栅极区域接触。本发明能够降低深宽比和降低接触密度，并改善工艺窗口及提升元件合格率。

Description

MOS晶体管的接触结构、毗连的接触结构及半导体SRAM单元
技术领域
本发明涉及一种半导体集成电路，且特别涉及一种具有改善的接触结构的半导体装置。
背景技术
接触结构为典型的垂直式金属互连结构，形成于集成电路内，其将半导体装置内的扩散区域及栅极电极连接至该互连结构的第一层。形成于半导体衬底中的各半导体装置通常通过接触结构而彼此间相互电性连接，以形成功能性的集成电路。希望接触结构具备的特性包括接触电阻最小、易于生产制造及可靠度良好。
图1是示出一个半导体装置的剖面示意图，其采用传统的自对准硅化物与钨接触栓配置。在形成此现有技术的接触结构步骤时，且在晶体管结构完成之后，沉积并图案化硅化物层5于金属氧化物半导体(MOS)晶体管的源极/漏极和栅极区域上，例如MOS晶体管m1的s1、d1、g1区域，MOS晶体管m2的s2、d2、g2区域及另一MOS晶体管(未示出)的g3区域上。硅化物层5用来降低衬底2中源极/漏极扩散区域以及栅极电极的电阻。接着，形成介电层(ILD)于衬底2之上，并且以平坦化工艺将该介电层研磨，以形成平坦表面。接着，涂布并图案化光致抗蚀剂层，并进行干蚀刻工艺，切穿该介电层从而形成穿孔，以提供后续希望形成的接触孔。接着，可借助化学气相沉积法(CVD)沉积钨，并填入该接触孔，再进行另一平坦化工艺，以除去位于该衬底上的残留的钨，并且形成平坦的衬底表面以供后续工艺使用。如图1所示，由此而形成接触结构，可包括规则的、方形的接触件8，其落于MOS晶体管m1和m2的源极/漏极区域及栅极区域上的一面积。此接触结构也可包括矩形的接触件10，与方形的接触件8相比，接触件10具有较大尺寸。接触件10跨越衬底上的两个导电区域，例如MOS晶体管m2的源极区域s2和另一MOS晶体管(未示出)的栅极电极g3，其形成一种配置，一般通称为毗邻的接触结构(butted contact，简称BTC)。BTC接触件10邻接两个导电区域，并且明显地降低所需的接触件数目。大体而言，BTC接触件用来在需较高元件密度的区域中，例如在嵌入式SRAM和DRAM存储单元中形成电性连接，因此，可降低芯片面积，并提升半导体装置的可靠度。
图2示出图1的半导体装置加入传统接触结构的平面布局图。在图2中，两个接触件8具有最小的设计法则尺寸，可用于该MOS晶体管m1的源极区域s1和漏极区域d1中。如现有技术所知，当占据最小的硅面积时，具有最小的设计法则尺寸的接触件展现出高的整体工艺合格率及可靠度。接触件8为方形，其一边的尺寸为“λ”。两个方形的接触件8连接至MOS晶体管m2的漏极区域d1。两个BCT接触件10用来耦接MOS晶体管m2的源极区域s2和另一MOS晶体管(未示出)的栅极电极g3。
然而，随着先进工艺技术的晶体管尺寸持续地缩减，上述及其他的接触结构在许多方面已开始变成限制元件的性能。以下对此做简略说明：
第一，元件尺寸的近一步微缩会导致接触结构变得具有非常大的深宽比(即接触件的深度与接触件的宽度之比)，在某些情况下深宽比接近10∶1。与现有技术以干蚀刻法形成接触孔相比，形成具有如此大深宽比的接触孔通常也需要较长的时间。一种有害的缺陷，称为“条纹(striation)缺陷”，可发生于相邻接触孔之间的表面区域，这是由于在长时间等离子体蚀刻工艺中，接触孔边缘处的光致抗蚀剂层严重漏失所导致的。“条纹缺陷”会导致邻近接触件间的电性短路，以及严重的元件合格率损失。此问题会随着使用先进工艺于晶圆表面接触开口密度增加，而变得更加复杂与严重。
第二，在形成接触件的过程中，通常形成具有倾斜面的接触开口，以形成所希望的阶梯覆盖性的表面供后续填入金属。然而，具有非常大深宽比的倾斜面的接触开口会导致与该源极/漏极区域及栅极区域之间的接触面积降低。由此，进一步导致接触电阻实质增加，且使得元件功能恶化。
第三，该接触开口通过分别的黄光光刻工艺，而与该源极/漏极区域及栅极区域对准。由于元件尺寸微缩，该接触开口与该源极/漏极区域及栅极区域之间的对准偏差的边界宽裕程度也随着先进工艺技术而显著降低。此对准偏差的边界宽裕程度的降低会导致元件合格率损失，或产生严重的元件可靠度问题，尤其是，在毗邻的接触区域，其对准偏差可轻易导致与扩散区域或栅极电极的断线。
有鉴于上述现有技术用于既存半导体元件中的接触件及其他衍生的问题，业界亟需一种改善的接触结构及其制造方法，以因应元件尺寸不断地微缩的趋势，并维持所希望的元件特性，例如低接触电阻，且易于生产制造并保持高可靠度。
发明内容
本发明的实施例提供一种接触结构，可有效地避免及解决上述现有技术的问题及其他衍生的问题，并可达到技术优点。该接触结构包括连至MOS晶体管的接触件，其包括形成于第一介电层内、且与源极/漏极区域接触的第一接触件，以及形成于第二介电层内、且与栅极区域或该第一接触件接触的第二接触件。毗连的接触结构邻接第一晶体管的源极/漏极区域及第二晶体管的栅极电极，其包括形成于第一介电层内、且与该第一晶体管的源极/漏极区域接触的第一接触件，以及形成于第二介电层内的第二接触件，该第二接触件的一端落于该第二晶体管的栅极电极上，且该第二接触件的另一端与该第一接触件接触。该接触结构的优选实施例的优点包括降低深宽比以及降低接触密度，其可改善工艺窗口及提升元件合格率。
本发明的一个实施例提供一种金属氧化物半导体晶体管的接触结构，包括：第一接触件，形成于半导体衬底上的第一介电层内，且与该第一介电层实质上共平面，其中该第一接触件与该MOS晶体管的源极/漏极区域接触，其中该第一接触件具有一长边和一宽边，长边与沟道的宽度方向平行，宽边与沟道的宽度方向垂直，且长边大于宽边；第二接触件，形成于该第一介电层上的第二介电层内，且与该第二介电层实质上共平面，其中该第二接触件与该第一接触件重叠；以及第三接触件，至少部分形成于该第二介电层内，且与该第二介电层的顶表面实质上共平面，其中该第三接触件与该MOS晶体管的栅极区域接触。
上述MOS晶体管的接触结构中，该栅极区域和该第一接触件可实质上与该第一介电层的顶表面共平面，且该第三接触件完全形成于该第二介电层内。
上述MOS晶体管的接触结构中，该第一接触件的厚度范围可介于大约比该栅极区域厚50埃与该栅极区域的一又二分之一的厚度之间，且该第三接触件形成于该第一与该第二介电层内。
上述MOS晶体管的接触结构中，该第一接触件可为矩形，具有与沟道的宽度方向平行的长边并具有最小的设计法则尺寸的宽边。
上述MOS晶体管的接触结构中，该第一介电层与该第二介电层的组成材料可选自包括SiO2、氮化硅、低介电常数材料及其任意组合的一组材料。
上述MOS晶体管的接触结构中，该第一介电层包括覆盖该MOS晶体管的应变诱发层，且该应变诱发层的厚度至少大于三倍的该栅极宽度的最小设计法则尺寸。
上述MOS晶体管的接触结构中，该第一接触件、第二接触件和第三接触件的组成材料可选自包括Cu、W、Al、AlCu、Ni、Co、TiN、TaN、Ta及其任意组合的一组材料。
上述MOS晶体管的接触结构中，该第一接触件的深宽比值可小于4∶1，且该第二接触件与第三接触件的深宽比值小于4.5∶1。
上述MOS晶体管的接触结构中，该MOS晶体管可具有鳍式场效应晶体管配置。
上述MOS晶体管的接触结构中，该第二接触件和第三接触件可连接至第一导电构件与第二导电构件，其分别形成于该第二介电层的顶表面上。
本发明另一实施例提供一种毗连的接触结构，用于金属氧化物半导体(MOS)晶体管，包括：第一接触件，形成于半导体衬底上的第一介电层内，且与该第一介电层实质上共平面，其中该第一接触件与第一MOS晶体管的源极/漏极区域接触，其中该第一接触件具有一长边和一宽边，长边与沟道的宽度方向平行，宽边与沟道的宽度方向垂直，且长边大于宽边；以及第二接触件，至少部分形成于该第一介电层上的第二介电层内，且与该第二介电层实质上共平面，其中该第二接触件的一端与该第一接触件重叠，且该第二接触件的另一端与该第二MOS晶体管的栅极电极接触。
上述毗连的接触结构中，该栅极电极与该第一接触件可实质上与该第一介电层共平面，且该第二接触件完全形成于该第二介电层内。
本发明又一实施例提供一种半导体静态随机存取存储器(SRAM)单元，包括：第一PMOS上拉式(pull-up)晶体管，包括连接高电压供应节点的漏极、连接第二储存节点的源极、及连接第一储存节点的栅极；第一NMOS下拉式(pull-down)晶体管，包括连接低电压供应节点的漏极、连接该第二储存节点的源极、及连接该第一储存节点的栅极；第二PMOS上拉式晶体管，包括连接该高电压供应节点的漏极、连接该第一储存节点的源极、及连接该第一储存节点的栅极；第二NMOS下拉式晶体管，包括连接该低电压供应节点的漏极、连接该第二储存节点的源极、及连接该第一储存节点的栅极；第一介电层，形成于该第一PMOS和NMOS晶体管上，及该第二PMOS和NMOS晶体管上；第一局部互连(interconnection)线，电性连接该第一PMOS的该源极和该第一NMOS的该源极，该第一局部互连线形成于该第一介电层内，且与该第一介电层实质上共平面；第二局部互连线，电性连接该第一PMOS的该源极和该第一NMOS的该源极，该第二局部互连线形成于该第一介电层内，且与该第一介电层实质上共平面；第二介电层，形成于该第一介电层、该第一局部互连线及该第二局部互连线上；第三局部互连线，位于该第一局部互连线上方，电性连接该第一局部互连线与该PMOS的该栅极和该NMOS晶体管的该栅极，该第三局部互连线至少部分形成于该第二介电层内，且与第二介电层的顶表面实质上共平面；以及第四局部互连线，位于该第二局部互连线上方，电性连接该第二局部互连线与该PMOS的该栅极和该NMOS晶体管的该栅极，该第四局部互连线至少部分形成于该第二介电层内，且与第二介电层的顶表面实质上共平面。
上述半导体SRAM单元，还可包括：第一接触栓，与该第一PMOS上拉式晶体管的该漏极区域接触，该第一接触栓形成于该第一介电层内，且与该第一介电层实质上共平面；第二接触栓，与该第一接触栓重叠，且连接该第一接触栓至该高电压供应，该第二接触栓形成于该第二介电层内，且与该第二介电层实质上共平面；第三接触栓，与该第一NMOS下拉式晶体管的该漏极区域接触，该第三接触栓形成于该第一介电层内，且与该第一介电层实质上共平面；以及第四接触栓，与该第三接触栓重叠，且连接该第三接触栓至该低电压供应，该第四接触栓形成于该第二介电层内，且与该第二介电层实质上共平面。为使本发明的上述目的、特征和优点能更明显易懂，下文特举优选实施例并配合附图进行详细说明。
附图说明
图1是示出一个半导体装置的剖面示意图，其采用传统的自对准硅化物与钨接触栓配置；
图2示出图1的半导体装置加入传统接触结构的平面布局图；
图3、图4、图5A、图5B、图6A、图6B、图7A及图7B是示出根据本发明实施例的在各工艺步骤形成半导体元件的剖面示意和平面布局图；
图8A是示出一个传统的含六个MOS晶体管的SRAM单元的示意图；
图8B是示出根据本发明实施例的SRAM单元的布局平面图，其中SRAM单元具有前述实施例的接触结构配置；
图8C是示出本发明实施例图8B所示的SRAM单元的剖面示意图；
图9是示出现有技术的鳍式场效应(FinFET)MOS晶体管的立体透视图；
图10A是示出现有技术以已知的材料和工艺形成于介电衬底上的鳍式场效应晶体管的剖面示意图；
图10B-图10C分别示出形成对鳍式场效应晶体管的接触件的各步骤的剖面示意图；以及
图11示出鳍式场效应晶体管的平面布局图，其电性连接至源极/漏极区域和栅极岛，已采用本发明实施例的接触结构。
其中，附图标记说明如下：
2～衬底；           3～栅极间隙壁；
5～硅化物层；       8～方形的接触件；
10～矩形的接触件；
m1、m2～MOS晶体管； g1、g2、g3～栅极电极；
d1、d2～漏极区域；  s1、s2～源极区域；
ILD～介电层；       STI～浅沟槽绝缘；
ILD_I～第一介电层； 12～钨接触栓；
ILD_II～第二介电层；14、16～接触件；
λ～最小设计法则接触尺寸；
IMD～额外的介电层； M1～第一互连线；
20～SRAM单元；      22～第一转换器；
24～第二转换器；
P1、P2～PMOS上拉式晶体管；
N1、N2～NMOS下拉式晶体管；
N3、N4～存取晶体管；
A～第一储存节点；    B～第二储存节点；
Vdd～电压供应源；    GND～接地；
G～栅极电极；        D～漏极区域；
S～源极区域；        WL～第一有源字线；
BL～位线；           CONT1、CONT2～接触件；
30～鳍式场效应MOS晶体管；35～绝缘衬底；
40～硅源极岛；        42～硅漏极岛；
44A、44B～硅鳍(沟道)；46～栅极岛；
48～栅极氧化物；      50、52～接触件。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分均使用相同的附图标记。且在附图中，实施例的形状或是厚度可扩大，以简化或方便标示。此外，附图中各元件的部分将分别描述说明，值得注意的是，图中未示出或描述的元件，为所属技术领域中普通技术人员所知的形式，另外，特定的实施例仅为公开本发明使用的特定方式，而并非用以限定本发明。
本发明实施例所公开的接触结构包括连接至MOS晶体管的源极/漏极区域的第一型接触件，其具有底部分与顶部分。该接触结构还包括连接至第一型接触件或者MOS晶体管的栅极区域的第二型接触件。此接触结构展现出先进世代技术所希望具备的接触特性。此外，形成本发明实施例的接触结构的工艺步骤不会增加工艺的复杂度，且可避免易于发生错误的工艺步骤。为了能清楚描述及避免重复，图1-图2中所采用的相同标记，将在后续的附图中延续用于不同构件。此外在此处，不再详细描述图1-图2中使用过的标记涵义。
请参阅图3，首先提供半导体衬底2。在一个实施例中，衬底2为硅衬底，内含所希望的掺杂浓度。在另一实施例中，衬底2可为硅锗、砷化镓、化合物半导体、多层半导体、绝缘层上硅(SOI)、绝缘层上锗(GeOI)及其他半导体材料。接着，采取已知的材料及工艺，在半导体衬底2的所希望的区域处形成MOS晶体管m1和m2，MOS晶体管m1和m2具有源极/漏极区域及栅极电极，分别表示为s1、d1、g1及s2、d2、g2。第三MOS晶体管(未示出)的栅极电极g3已形成于浅沟槽绝缘(STI)区域之上，位于MOS晶体管m1与MOS晶体管m2之间，邻近MOS晶体管m2的源极区域s2。在一个实施例中，栅极电极g1、g2及g3包括多晶硅层(未示出)，形成于栅极氧化物层(未示出)上。在另一实施例中，栅极电极g1、g2及g3包括金属栅极电极，形成于具有高介电常数(high-k)的栅极介电层上。栅极电极g1、g2及g3也可包括栅极间隙壁3，栅极间隙壁3覆盖栅极侧壁与衬底2之间的角落。在其他实施例中，可采用已知的硅化物工艺，将硅化物层5形成于栅极电极g1、g2及g3的顶部上以及MOS晶体管m1和m2的源极/漏极区域s1/d1和s2/d2，以降低该栅极电极与扩散区域的电阻。适合的硅化物包括NiSi2、CoSi2、TiSi2或其他硅化物材料。
MOS晶体管m1和m2以及其他邻近的元件(未示出)彼此间以形成于衬底2内的浅沟槽绝缘隔离。可借助蚀刻法在衬底2中形成浅沟槽，并以绝缘材料例如二氧化硅(SiO2)填入该浅沟槽，来形成上述浅沟槽绝缘。以下用“半导体衬底”来泛指起始的半导体衬底2，而用“衬底”来泛指在各实施例中于中间工艺步骤后所完成的晶圆表面。
请参阅图4，接着在该半导体衬底2之上形成第一介电层ILD_I。在一个实施例中，第一介电层ILD_I为CVD SiO2层。在其他实施例中，第一介电层ILD_I可为氮化硅(例如Si3N4、SiNx)，然而并不排除其他适用的介电材料及工艺。接着，施以已知的平坦化工艺，例如化学机械研磨(CMP)，从该衬底表面除去多余的第一介电层ILD_I的介电材料，且形成平坦表面。在一个实施例中，至此所完成的第一介电层ILD_I的厚度约为1500埃
Figure GSB00000649189400081
其大约为栅极电极g1、g2及g3的厚度的一又二分之一倍。在其他实施例中，所完成的晶圆表面上具有第一介电层ILD_I，其厚度范围介于约500埃至1100埃，大约比栅极电极g1、g2及g3的厚度厚50～100埃。此薄第一介电层ILD_I留在该电极的顶表面，以保护下层的硅化物层5，使其避免在后续工艺步骤中受到损伤。在本发明又一个实施例中，所完成的第一介电层ILD_I的厚度实质上约等于栅极电极的厚度，使得栅极电极g1、g2及g3实质上与第一介电层ILD_I共平面。在本发明再一个和/或可选择的实施例中，该第一介电层ILD_I的厚度可使得其内部能够形成具有小于4∶1的深宽比的接触开口。
另外可选择地，在形成第一介电层ILD_I的步骤之前，可先形成应变诱发层(未示出)，应变诱发层可例如由以下材料构成：氮化硅、氮氧化硅、硅锗、或上述材料的任意组合。可利用任何已知的工艺，将此应变诱发层形成于PMOS晶体管之上，以产生压应变于该PMOS晶体管的沟道区域，由此提升PMOS元件的性能。相类似地，应变诱发层(未示出)可由以下材料构成，例如氮化硅、氮氧化硅、氧化物、SiC、SiCN、SiON、CoSi2(Co硅化物)、NiSi2(Ni硅化物)、或上述材料的任意组合。可利用任何已知的工艺，将此应变诱发层形成于NMOS晶体管之上，以产生张应变于该NMOS晶体管的沟道区域，由此提升NMOS元件的功能。在一个实施例中，该应变诱发层的厚度为栅极多晶硅宽度的最小设计法则的至少三倍。在其他实施例中，第一介电层ILD_I具有多层配置，包括至少一个氧化硅及一个氮化硅层。在又一个实施例中，可采用低介电常数(low-k)材料做为该第一介电层ILD_I。
接着，请参阅图5A，形成第一光掩模层MSK_I(未示出)，定义接触MOS晶体管m1和m2的源极/漏极区域s1/d1和s2/d2的接触开口。可采用已知的黄光光刻工艺，将第一光掩模层MSK_I内的接触图案转移至该衬底上的第一介电层ILD_I中。接着，在光刻工艺后，施以已知的蚀刻工艺，例如各向异性等离子体蚀刻工艺，以除去不想要的第一介电层ILD_I的材料，且形成接触开口于第一介电层ILD_I中。自此，可采用已知的工艺，将CVD钨填入于该接触开口中，来形成钨接触栓12。接着，施以已知的平坦化工艺，例如CMP，以从该衬底表面除去多余的钨，且提供平坦的表面，以利后续工艺步骤进行。当上述工艺步骤完成后，每个MOS晶体管m1和m2的源极/漏极区域s1/d1和s2/d2连接至这些接触件12其中之一。因此，形成于第一介电层ILD_I中的这些接触件12此后泛称接触件CONT1。在目前工艺步骤完成后，此元件的布局图如图5B所示。
应注意的是，在本发明再一个和/或可选择的实施例中，这些接触件的组成材料选自包括Cu、W、Al、AlCu、Ni、Co、TiN、TaN、Ta及其任意组合的一组材料。
上述完成的矩形接触件CONT1具有以下优点特征，第一，不像图1-图2所示的用于现有技术的接触结构，现有技术用于源极/漏极区域的多重方形接触件8各别具有最小设计法则尺寸，与此相对地，目前实施例的接触件CONT1为矩形形状，如图5B所示，其纵轴(长度)方向为平形沟道的宽度方向。在一个实施例中，其宽度(即沿着沟道的长度方向的尺寸)最小设计法则接触尺寸“λ”，而其长度(即沿着沟道宽度方向的尺寸)为至少二又二分之一倍的“λ”。更有甚者，单一接触件可用于MOS晶体管的源极/漏极区域中。
在另一实施例中，矩形接触件CONT1的宽度可略小于“λ”，而其长度可为至少二又二分之一倍的“λ”。该目前的接触件CONT1配置提供额外的空间，以供元件沿着元件沟道长度方向进一步微缩所需的空间。在上述两个实施例的任一实施例中，在源极/漏极区域中，由于优选的接触件CONT1配置，所增加的接触面积可导致元件功能改善。在一个实施例中，施以光致抗蚀剂重复涂布工艺，以形成具有窄于最小设计法则边缘的接触开口。
第二，矩形接触件CONT1的深宽比显然小于图1中现有技术的接触件8的深宽比。用于形成接触件CONT1开口的蚀刻步骤得以具有改善的工艺窗口，并且在源极/漏极区域中，所希望较大的接触面积也因此得以实现。第三，由于在目前的工艺中，仅在源极/漏极区域中形成接触开口，因此接触开口的密度显著地降低。因此，能够避免接触件的“条纹缺陷”导致致命效应。此外，由于在此阶段并不形成BTC开口，因此这些优点特征也改善了接触开口的对准误差边界裕度。
请参阅图6A，形成第二介电层ILD_II于该衬底之上。在一个实施例中，形成第二介电层ILD_II的材料与形成第一介电层ILD_I的介电材料相同，例如为以已知的沉积工艺形成的CVD SiO2及氮化硅。在另一实施例中，第二介电层ILD_II的材料为低介电常数材料。然而，应注意的是，在本发明其他实施例中，并不排除以其他适用的介电材料及工艺形成第二介电层ILD_II。在一个实施例中，第二介电层ILD_II层的厚度范围介于约500埃至3000埃。在另一实施例中，第二介电层ILD_II的厚度大于100埃。在又一个实施例中，第二介电层ILD_II的厚度比较不关键，只要形成于该层内的接触开口的深宽比大于4.5∶1即可。在其他实施例中，第二介电层ILD_II具有多层配置，包括至少一个氧化硅及一个氮化硅层。在又一个实施例中，可采用低介电常数材料做为第二介电层ILD_II层。
在完成第二介电层ILD_II的工艺步骤之后，形成第二光掩模层MSK_II(未示出)，定义出多个接触开口，上述多个接触开口对应于第一介电层ILD_I中先前形成的接触件CONT1以及形成于衬底2内的MOS晶体管的栅极区域g1、g2及g3。可采用已知的黄光光刻工艺，将第二光掩模层MSK_II内的接触图案转移至该衬底上的第二介电层ILD_II中。接着，在光刻工艺后，施以已知的蚀刻工艺，例如各向异性等离子体蚀刻工艺，以除去不想要的第二介电层ILD_II的材料，并形成接触开口于第二介电层ILD_II中。自此，可采用已知的工艺，将CVD钨填入该接触开口中，来形成钨栓塞14和16，如图6A所示。接触件14为规则的方形接触件，且具有最小设计法则尺寸。在该MOS晶体管m1和m2的源极/漏极区域s1/d1和s2/d2中，该接触件14形成于堆叠在先前形成于第一介电层ILD_I中的接触件12的顶表面上。在该MOS晶体管的栅极区域中，例如m1和m2的g1及g2中，该接触件14直接接触栅极电极。此外，形成接触件14以接触先前形成于第一介电层ILD_I中的接触件12和栅极区域，涉及切穿第二介电层ILD_II及先前留在栅极区域g1、g2上的任意第一介电层ILD_I。在需要电性连接两个相邻的导电区域例如栅极区域g3和s2之处，形成矩形接触件16，接触件16的一端落于MOS晶体管(未示出)的栅极区域g3上，而另一端堆叠在形成于第一介电层ILD_I内的接触件12上。在本发明实施例中，施以干式蚀刻法形成接触开口涉及一个约20％的过蚀刻时间间隔，以确定完全除去第二介电层ILD_II层及残留在用于形成接触件14和16的开口的底部的任意第一介电层ILD_I。结果是露出接触件CONT1与栅极区域g1、g2及g3的表面，以形成接触件14和16。为了简化说明，已形成的接触件14和16此后泛称接触件CONT1。
应注意的是，在本发明又一个和/或可选择的实施例中，可采用铜形成CONT2。在可选择的实施例中，CONT2的组成材料选自包括Cu、W、Al、AlCu、Ni、Co、TiN、TaN、Ta及其任意组合的一组材料，然而在本发明其他实施例中，并未排除其他适用的接触材料。接着，在该衬底表面施以已知的平坦化工艺，例如CMP，以除去多余的接触填入材料(例如钨、铜及其他同性质的材料)，且提供平坦的表面，以利后续工艺步骤进行。根据本发明实施例，在填入导电接触材料的步骤之前，可采用已知的工艺形成导电阻障层(未示出)于CONT2开口的底部。导电阻障层例如是厚度为50-100埃的钛、氮化钛、钽、氮化钽或其他同性质的材料层。于是，所形成的阻障层可避免接触材料，例如铜，扩散进入第一介电层ILD_I和第二介电层ILD_II。此阻障层也可避免发生致命的效应，例如电迁移(electromigration)，因此可改善元件的可靠度。
图6B是示出在目前工艺步骤完成后的元件布局平面图。形成目前的CONT2配置需采取额外的步骤。第一，如先前所述，在源极/漏极区域s1/d1、s2/d2和栅极区域g1、g2等位置处，无需形成毗邻的接触件，因而所形成的接触件CONT214具有一般的方形，且具有最小的设计法则尺寸。第二，当设计布局阶段时，因受限于额外的因素，将接触件CONT2置于虚拟的等距格点上，使其具有的间距尺寸实质上等于接触至接触空间的最小设计法则(如图6B中所示的破折号格线)，并且相邻格线位置的接触件CONT2彼此间以相互错置的位向排列。第三，当需要矩形的BCT CONT216时，其纵轴方向垂直于与其连接的接触件CONT1的纵轴方向。这些与其他的方法均可实现所希望的高接触件CONT2密度，且维持接触件CONT2至CONT2间的空间实质上大于该最小设计法则空间。
在完成形成接触件14和16的步骤之后，采用已知的工艺步骤，在衬底上沉积适用于第一互连线(M1)的金属，例如铝、铜或其他同性质的材料。接着施以已知的黄光光刻及蚀刻工艺，以将所沉积的材料图案化并形成M1导线。另外可选择地，可采用单镶嵌工艺来形成M1导线。若如此做，则需增加以已知的CVD工艺形成于第二介电层ILD_II上的额外的介电层IMD。接着，可在该晶圆上施以已知的金属沉积工艺，以形成M1导线。在形成沟槽于额外的介电层IMD中的步骤中，采取一个约20％时间间隔的过蚀刻步骤，以确定完全除去IMD层及残留在沟槽底部的任意第二介电层ILD_II，因此露出CONT2的顶表面，以利后续形成M1导线。接着，施以研磨工艺，例如CMP，以除去沟槽外的M1导线。图7A是示出形成M1导线步骤之后的剖面示意图。
当使用铜做为接触件CONT2和M1导线时，可采用已知的双镶嵌工艺同时形成接触件CONT2和M1导线，因而降低工艺成本，并且可形成更多导电层于集成电路中。在一个实施例中，在形成第二介电层ILD_II的工艺步骤后，另以已知的CVD工艺形成另一介电层IMD。接着，施以已知的黄光光刻及蚀刻工艺，以形成CONT2开口于第二介电层ILD_II中，且形成沟槽于IMD中，以供后续填入M1导线。接着，可在该晶圆上施以已知的金属沉积工艺，例如CVD或电镀，以同时形成铜接触件CONT2和M1导线。接着，施以研磨工艺，例如CMP，以除去沟槽外的铜。图7B是示出形成M1导线步骤之后的半导体装置的剖面示意图。
在完成上述工艺步骤的同时，可由不同的接触结构形成位于半导体衬底中的MOS晶体管m1和m2与第一互连线层之间的电性连接。接触至MOS晶体管m1和m2的源极/漏极区域s1/d1、s2/d2各自包括方形、最小设计法则尺寸的接触件14，接触件14形成于第二介电层ILD_II中，且堆叠于形成于第一介电层ILD_I中的接触件12上。接触至MOS晶体管m1和m2的栅极电极g1、g2各包括方形、最小设计法则尺寸的接触件14，接触件14形成于第二介电层ILD_II中。连接至MOS晶体管m2的源极区域s2及MOS晶体管(未示出)的栅极电极g3的BTC接触件包括形成于第一介电层ILD_I中、连接至源极区域s2的矩形接触件12，以及形成于第二介电层ILD_II中、一端落于栅极电极g3上且另一端与源极区域s2上的接触件12接触的矩形接触件16。在一个实施例中，接触件16的纵轴与接触件12的纵轴彼此相互垂直。
在另一实施例中，上述接触结构的实施例可应用于先进工艺中的一种含六个MOS晶体管的SRAM单元。图8A是示出一个传统的含六个MOS晶体管的SRAM单元20的示意图。在SRAM单元20中，第一转换器(inverter)22包括PMOS上拉式晶体管P1和NMOS下拉式晶体管N1。第一转换器22与第二转换器24交叉耦合。第二转换器24包括PMOS上拉式晶体管P2和NMOS下拉式晶体管N2。各个晶体管的源极、漏极和栅极分别标示为“S”、“D”和“G”。晶体管P1和N1的栅极电极以及晶体管P2和N2的源极区域构成第一储存节点“A”。晶体管P2和N2的栅极电极以及晶体管P1和N1的源极区域构成第二储存节点“B”。晶体管P1和P2的漏极与晶体管N1和N2的漏极分别耦接至电压供应源Vdd与接地GND。在操作时，数据由第一有源字线WL耦接至存取晶体管N3和N4，而写入SRAM单元20中。接着，载于位线BL的数字位将通过该第二储存节点“B”，且载于位线BL的互补的数字位将通过该第一储存节点“A”。此状态维持且持续，直到新的数据施于存取晶体管N3和N4。
图8B是示出根据本发明实施例具有前述实施例的接触结构配置的SRAM单元的布局平面图，其中各区域中的标记对应于图8A中的示意图。图8C是示出本发明实施例图8B所示的SRAM单元的剖面示意图。图8C示出该供应电压Vdd如何电性耦接至晶体管P1的漏极区域D，以及该BTC接触件如何用于第二储存节点“B”，以电性耦接晶体管P1的源极区域S、晶体管N1(未示出)的源极区域S、及晶体管P1和N2(未示出)的栅极电极G。
请参阅图8A-图8C所示，该接触件将该供应电压Vdd耦接至晶体管P1的漏极区域D，该接触件包括方形、最小设计法则尺寸的接触件CONT2，接触件CONT2形成于第二介电层ILD_II中，且堆叠于形成于第一介电层ILD_I中的矩形接触件CONT1上。该接触件CONT1具有实质上与该栅极电极的高度相同的深度，以及略小于该接触件CONT2的最小设计法则尺寸“λ”的宽度。该BTC接触件在第二储存节点“B”耦接晶体管P1的源极区域S、晶体管N1的源极区域S、及晶体管P1和N2的栅极电极G，该BTC接触件包括形成于第一介电层ILD_I中的矩形接触件CONT1以及形成于第二介电层ILD_II中的矩形接触件CONT2，其中矩形接触件CONT1将晶体管P1的源极区域S耦接至晶体管N1的源极区域S，矩形接触件CONT2将矩形接触件CONT1耦接至晶体管P1和N2的栅极电极G。如图8B所示，位于第一储存节点“A”与第二储存节点“B”处的接触件CONT1的功能是做为局部的桥接，分别耦接晶体管N2/P2与晶体管N1/P1的源极区域。图8B和图8B实施例所公开的形成该接触件的方法，与本发明先前实施例所公开的方法相似。
图9是示出现有技术的鳍式场效应MOS晶体管30的立体透视图。由先前现有技术可知，与传统平面式MOS装置配置相比，该鳍式场效应MOS晶体管30具有3-D配置。对于鳍式场效应晶体管结构来说，当元件的尺寸缩至纳米级时，因其配置可抑制短沟道效应及可维持想要的驱动电流，因此公知具有应用于先进工艺中的潜力。在图9中，制作于绝缘衬底35上的鳍式场效应MOS晶体管30包括硅源极岛40和漏极岛42，硅源极岛40和漏极岛42由两个硅材质鳍式沟道44A和44B连接。多晶硅栅极46延伸越过鳍式沟道44A和44B，并且以栅极氧化物48与沟道44A和44B绝缘。沟道44A和44B在衬底35上水平地延伸，且栅极46分别位于沟道44A和44B的两边之一。
在本发明的更进一步的实施例中，上述的接述结构可用来电性连接现有技术的鳍式场效应MOS晶体管30。在图9中，可用鳍式场效应MOS晶体管30沿切割线A-A’的剖面示意图来解说，如何形成电性接触至鳍式场效应MOS晶体管30。
图10A是示出以已知的材料和工艺在介电衬底上形成的现有技术鳍式场效应MOS晶体管30的剖面示意图。鳍式场效应MOS晶体管30包括栅极岛46和两个硅沟道44A和44B。两个沟道44A和44B接连接至漏极岛42(如图9所示)。图10B-图10C分别示出形成连接至鳍式场效应MOS晶体管30的接触件的各步骤的剖面示意图。如图10B所示，形成第一介电层ILD_I于衬底35上，第一介电层ILD_I的厚度实质上等于栅极岛46的厚度。在其他的设计方案中，该第一介电层ILD_I的厚度比栅极岛46的厚度厚大约留在栅极岛46的顶表面上的薄第一介电层ILD_I做为保护层，可避免其下层于栅极岛46上的硅化物层(未示出)受到后续工艺损伤。在其他的设计方案中，该第一介电层ILD_I的厚度可使得其内部能够形成接触开口，该接触开口具有小于4∶1的深宽比。接着，以相似于先前实施例中形成接触件CONT1的工艺及材料，形成接触件50于第一介电层ILD_I中，接触件50连接该漏极42端的硅沟道44A和44B。同时形成相似的接触件连接该源极40端的硅沟道(未示出)。根据本发明的一个实施例，接触件50是由钨形成的，具有矩形形状且其高度实质上等于栅极岛46的高度。在另一实施例中，接触件50可由其他适合的导电接触材料制成，例如Cu、W、Al、AlCu、TiN、TiW、Ti、TaN、Ta、其他金属氮化物或上述材料的任意组合。
请参阅图10C，形成第二介电层ILD_II于第一介电层ILD_I的顶部上，其厚度大约等于第一介电层ILD_I的厚度。在另一实施例中，第二介电层ILD_II的厚度比较不关键，只要形成于其内部的接触开口的深宽比大于4.5∶1。接着，形成具有最小设计法则尺寸的接触件52于第二介电层ILD_II中，接触件52连接至该接触件50和栅极岛46。可利用先前实施例所公开的制作接触件CONT2的工艺和材料来制作接触件52。在填入接触金属的步骤之前，可采用已知的工艺在接触件52开口的底部形成导电阻障层(未示出)。导电阻障层例如厚度为50-100埃，材料为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其他相同性质的材料。于是，所形成的阻障层可避免发生致命的效应，例如电迁移(electromigration)，因此可改善元件的可靠度，详细内容如同先前实施例所述。
图11示出鳍式场效应MOS晶体管30的平面布局图，其电性连接至源极/漏极区域40、42和栅极岛46，已采用本发明实施例的接触结构。该鳍式场效应MOS晶体管的接触结构及其制作方法的优点特征包括以显著的表面形貌，例如上述3-D鳍式场效应MOS晶体管30，解决了在衬底上形成接触件的问题，然而并非以此为限。此外，第一介电层ILD_I中的接触开口用于形成源极/漏极区域40和42，因而可降低接触密度。第一介电层ILD_I中的较小深宽比的接触开口可显著改善蚀刻步骤的工艺窗口。更有甚者，由于较小的接触件52可设置于第二介电层ILD_II中，且与第一介电层ILD_I中较大尺寸的源极/漏极接触件50相接触，因此第二介电层ILD_II中的接触密度也可显著降低。
虽然本发明实施例及其优点已详细公开如上，然而应注意的是，在不脱离本发明的精神和范围内，当可做一定的改变、取代、更动与修改，因此本发明的保护范围应以所附权利要求为准。例如，在本发明其他实施例中，可采用低介电常数材料于第一介电层ILD_I和第二介电层ILD_II层中，以降低寄生电容，并进一步在IC电路中，降低RC信号延迟与加强信号整合度。在另一实施例中，在芯片上***(system-on-chip，简称SOC)的配置中，在形成第一介电层ILD_I层于衬底上的步骤之前，可在逻辑区域的MOS晶体管上先形成氮化硅应变诱发层，其厚度至少三倍大于该MOS晶体管沟道的长度。再借助结合先前实施例的接触结构，可显著地增加晶体管驱动电流，因而强化其电路功能。又例如，任何所属技术领域中普通技术人员应可了解的是，形成本发明实施例的工艺步骤及参数，在不脱离本发明的精神和范围内，也可做一定的不同的变化。
进一步说明，本发明的应用的精神和范围，并非用以限定说明书各实施例所公开的工艺、机构、制法、组成、方法与步骤。任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可做一定的更动与修改，因此本发明的保护范围应以所附权利要求为准。

Claims (13)

1.一种金属氧化物半导体晶体管的接触结构，包括：
第一接触件，形成于半导体衬底上的第一介电层内，且与该第一介电层实质上共平面，其中该第一接触件与该MOS晶体管的源极/漏极区域接触，其中该第一接触件具有一长边和一宽边，长边与沟道的宽度方向平行，宽边与沟道的宽度方向垂直，且长边大于宽边；
第二接触件，形成于该第一介电层上的第二介电层内，且与该第二介电层实质上共平面，其中该第二接触件与该第一接触件重叠，其中该第二接触件为方形；以及
第三接触件，至少部分形成于该第二介电层内，且与该第二介电层的顶表面实质上共平面，其中该第三接触件与该MOS晶体管的栅极区域接触。
2.如权利要求1所述的MOS晶体管的接触结构，其中该栅极区域和该第一接触件实质上与该第一介电层的顶表面共平面，且该第三接触件完全形成于该第二介电层内。
3.如权利要求1所述的MOS晶体管的接触结构，其中该第一接触件的厚度范围介于比该栅极区域厚50埃与该栅极区域的一又二分之一的厚度之间，且该第三接触件形成于该第一与该第二介电层内。
4.如权利要求1所述的MOS晶体管的接触结构，其中该第一接触件为矩形，具有最小的设计法则尺寸的宽边。
5.如权利要求1所述的MOS晶体管的接触结构，其中该第一介电层与该第二介电层的组成材料选自包括SiO2、氮化硅、低介电常数材料及其任意组合的一组材料。
6.如权利要求1所述的MOS晶体管的接触结构，其中该第一介电层包括覆盖该MOS晶体管的应变诱发层，且该应变诱发层的厚度至少大于三倍的该栅极宽度的最小设计法则尺寸。
7.如权利要求1所述的MOS晶体管的接触结构，其中该第一接触件、第二接触件和第三接触件的组成材料选自包括Cu、W、Al、AlCu、Ni、Co、TiN、TaN、Ta及其任意组合的一组材料。
8.如权利要求1所述的MOS晶体管的接触结构，其中该第一接触件的深宽比值小于4∶1，且该第二接触件与第三接触件的深宽比值小于4.5∶1。
9.如权利要求1所述的MOS晶体管的接触结构，其中该MOS晶体管具有鳍式场效应晶体管配置。
10.如权利要求1所述的MOS晶体管的接触结构，其中该第二接触件和第三接触件连接至第一导电构件与第二导电构件，其分别形成于该第二介电层的顶表面上。
11.一种毗连的接触结构，用于金属氧化物半导体晶体管，包括：
第一接触件，形成于半导体衬底上的第一介电层内，且与该第一介电层实质上共平面，其中该第一接触件与第一MOS晶体管的源极/漏极区域接触，其中该第一接触件具有一长边和一宽边，长边与沟道的宽度方向平行，宽边与沟道的宽度方向垂直，且长边大于宽边；以及
第二接触件，至少部分形成于该第一介电层上的第二介电层内，且与该第二介电层实质上共平面，其中该第二接触件的一端与该第一接触件重叠，而该第二接触件的另一端与该第二MOS晶体管的栅极电极上的硅化物层直接接触。
12.如权利要求11所述的毗连的接触结构，其中该栅极电极与该第一接触件实质上与该第一介电层共平面，且该第二接触件完全形成于该第二介电层内。
13.一种半导体静态随机存取存储器单元，包括：
第一PMOS上拉式晶体管，包括连接高电压供应节点的漏极、连接第二储存节点的源极、及连接第一储存节点的栅极；
第一NMOS下拉式晶体管，包括连接低电压供应节点的漏极、连接该第二储存节点的源极、及连接该第一储存节点的栅极；
第二PMOS上拉式晶体管，包括连接该高电压供应节点的漏极、连接该第一储存节点的源极、及连接该第二储存节点的栅极；
第二NMOS下拉式晶体管，包括连接该低电压供应节点的漏极、连接该第一储存节点的源极、及连接该第二储存节点的栅极；
第一介电层，形成于该第一PMOS上拉式晶体管和第一NMOS下拉式晶体管上，及该第二PMOS上拉式晶体管和第二NMOS下拉式晶体管上；
第一局部互连线，电性连接该第一PMOS上拉式晶体管的该源极和该第一NMOS下拉式晶体管的该源极，该第一局部互连线形成于该第一介电层内，且与该第一介电层实质上共平面；
第二局部互连线，电性连接该第一PMOS上拉式晶体管的该源极和该第一NMOS下拉式晶体管的该源极，该第二局部互连线形成于该第一介电层内，且与该第一介电层实质上共平面；
第二介电层形成于该第一介电层，该第一局部互连线及该第二局部互连线上；
第三局部互连线，位于该第一局部互连线上方，电性连接该第一局部互连线与该PMOS的该栅极和该NMOS晶体管的该栅极，该第三局部互连线至少部分形成于该第二介电层内，且与第二介电层的顶表面实质上共平面；
第四局部互连线，位于该第二局部互连线上方，电性连接该第二局部互连线与该PMOS的该栅极和该NMOS晶体管的该栅极，该第四局部互连线至少部分形成于该第二介电层内，且与第二介电层的顶表面实质上共平面；
第一接触栓，与该第一PMOS上拉式晶体管的该漏极区域接触，该第一接触栓形成于该第一介电层内，且与该第一介电层实质上共平面；
第二接触栓，与该第一接触栓重叠，且连接该第一接触栓至该高电压供应，该第二接触栓形成于该第二介电层内，且与该第二介电层实质上共平面；
第三接触栓，与该第一NMOS下拉式晶体管的该漏极区域接触，该第三接触栓形成于该第一介电层内，且与该第一介电层实质上共平面；以及
第四接触栓，与该第三接触栓重叠，且连接该第三接触栓至该低电压供应，该第四接触栓形成于该第二介电层内，且与该第二介电层实质上共平面，
其中该第一接触栓都具有一长边和一宽边，长边与该第一PMOS上拉式晶体管的沟道的宽度方向平行，宽边与该第一PMOS上拉式晶体管沟道的宽度方向垂直，且长边大于宽边，其中该第二接触栓为方形。
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