KR102575420B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 기판 상에 형성된 게이트 구조물들, 상기 게이트 구조물들에 인접한 상기 기판의 부분들 상에 각각 형성된 소스/드레인 층들, 상기 소스/드레인 층들 상면에 각각 접촉하는 제1 콘택 플러그들, 상기 게이트 구조물들 중 하나의 상면에 접촉하며, 그 측벽이 절연 스페이서에 의해 커버된 제2 콘택 플러그, 및 상기 게이트 구조물들 중 적어도 하나의 상면 및 상기 제1 콘택 플러그들 중 적어도 하나에 공통적으로 접촉하며, 그 측벽의 적어도 일부는 절연 스페이서에 의해 커버되지 않는 제3 콘택 플러그를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 자세하게 본 발명은 콘택 플러그들을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래에는 게이트 구조물 상면에 접촉하는 제1 콘택 플러그가 소자 분리막 상에만 형성되어 소스/드레인 층 상면에 접촉하는 제2 콘택 플러그와의 거리가 멀어서 이들 사이에 전기적 쇼트가 발생하지 않았다. 하지만, 최근 셀 사이즈의 감소로 상기 제1 콘택 플러그가 소자 분리막뿐만 아니라 소스/드레인 층 상에도 형성됨으로써 상기 제 및 제2 콘택 플러그들 사이의 거리가 감소되어, 이들 사이의 전기적 쇼트가 발생할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물들, 상기 게이트 구조물들에 인접한 상기 기판의 부분들 상에 각각 형성된 소스/드레인 층들, 상기 소스/드레인 층들 상면에 각각 접촉하는 제1 콘택 플러그들, 상기 게이트 구조물들 중 하나의 상면에 접촉하며, 그 측벽이 절연 스페이서에 의해 커버된 제2 콘택 플러그, 및 상기 게이트 구조물들 중 적어도 하나의 상면 및 상기 제1 콘택 플러그들 중 적어도 하나에 공통적으로 접촉하며, 그 측벽의 적어도 일부는 절연 스페이서에 의해 커버되지 않는 제3 콘택 플러그를 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물들, 상기 게이트 구조물들에 인접한 상기 기판의 부분들 상에 각각 형성된 소스/드레인 층들, 상기 소스/드레인 층들 중 일부의 상면에 각각 접촉하며, 상면이 제1 높이를 갖는 제1 콘택 플러그들, 상기 소스/드레인 층들 중 일부의 상면에 접촉하며, 상면이 상기 제1 높이보다 큰 제2 높이를 갖는 적어도 하나의 제2 콘택 플러그, 상기 제1 및 제2 콘택 플러그들의 적어도 상부 측벽을 커버하고 실리콘 산화물을 포함하며, 적어도 일부 상부는 하부에 비해 높은 함량의 실리콘을 포함하는 층간 절연막, 상기 게이트 구조물들 중 하나의 상면에 접촉하며, 상기 제1 콘택 플러그들 사이에 형성된 제3 콘택 플러그, 및 상기 게이트 구조물들 중 하나의 상면 및 상기 적어도 하나의 제2 콘택 플러그에 공통적으로 접촉하는 제4 콘택 플러그를 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 평행한 제1 방향으로 각각 연장되고 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 배치되며 하부 측벽이 소자 분리막에 의해 커버된 액티브 핀들, 상기 액티브 핀들 사이에 하나 혹은 복수 개로 배치되어, 상기 제1 방향으로 연장되며 상기 소자 분리막에 의해 커버된 더미 액티브 핀, 상기 액티브 핀들 및 상기 소자 분리막 상에 상기 제2 방향으로 각각 연장되며 상기 제1 방향을 따라 복수 개로 배치된 게이트 구조물들, 상기 게이트 구조물들에 상기 제1 방향으로 인접한 상기 액티브 핀들 및 상기 소자 분리막 상에 형성된 소스/드레인 층들, 상기 소스/드레인 층들 상면에 각각 접촉하는 제1 콘택 플러그들 및 제2 콘택 플러그, 상기 게이트 구조물들 중 하나의 상면에 접촉하며, 그 측벽이 절연 스페이서에 의해 커버된 제3 콘택 플러그, 상기 게이트 구조물들 중 적어도 하나의 상면 및 상기 제2 콘택 플러그에 공통적으로 접촉하는 제4 콘택 플러그, 및 상기 제1 내지 제4 콘택 플러그들 상부에서 상기 제1 방향으로 각각 연장되며 상기 제2 방향을 따라 복수 개로 배치된 배선들을 포함할 수 있으며, 상기 제3 콘택 플러그는, 상기 배선들 중에서 상기 소스/드레인 층들에 수직적으로 오버랩되는 배선에 전기적으로 연결될 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 게이트 구조물 및 이에 인접한 소스/드레인 층을 각각 포함하는 트랜지스터들을 기판 상에 형성할 수 있다. 상기 트랜지스터들을 커버하는 제1 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 제1 층간 절연막을 관통하여 상기 소스/드레인 층들 상면에 각각 접촉하는 제1 콘택 플러그들 및 제2 콘택 플러그를 형성할 수 있다. 상기 제1 층간 절연막, 및 상기 제1 및 제2 콘택 플러그들 상에 제2 층간 절연막을 형성할 수 있다. 상기 제1 및 제2 층간 절연막들을 관통하여 상기 게이트 구조물들 중 하나를 노출시키는 제1 개구, 및 상기 게이트 구조물들 중 적어도 하나와 이에 인접하는 상기 제2 콘택 플러그를 공통적으로 노출시키는 제2 개구를 형성할 수 있다. 상기 제1 개구의 측벽에 제1 절연 스페이서를 형성할 수 있다. 상기 제1 및 제2 개구들 내에 제3 및 제4 콘택 플러그들을 각각 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 게이트 구조물 및 이에 인접한 소스/드레인 층을 각각 포함하는 트랜지스터들을 기판 상에 형성할 수 있다. 상기 트랜지스터들을 커버하는 제1 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 제1 층간 절연막을 관통하면서 상기 소스/드레인 층들 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들을 형성할 수 있다. 상기 제1 콘택 플러그들의 상부를 제거할 수 있다. 상기 제1 층간 절연막 상부에 이온을 주입할 수 있다. 상기 제1 층간 절연막 및 상기 제1 및 제2 콘택 플러그들 상에 제2 층간 절연막을 형성할 수 있다. 상기 제1 및 제2 층간 절연막들을 관통하여 상기 게이트 구조물들 중 하나의 상면에 접촉하는 제3 콘택 플러그, 및 상기 게이트 구조물들 중 적어도 하나와 이에 인접하는 상기 제2 콘택 플러그에 공통적으로 접촉하는 제4 콘택 플러그를 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 셀 사이즈가 감소하더라도 콘택 플러그들의 사이의 전기적 절연성이 향상될 수 있으며, 전기적 쇼트 발생이 감소할 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 6 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 36은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 37 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 40 및 도 41은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
[실시예]
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2 내지 도 5는 단면도들이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이며, 도 4는 도 1의 C-C'선을 따라 절단한 단면도이고, 도 5는 도 1의 D-D'선을 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물들(280), 게이트 구조물들(280)에 인접한 기판(100)의 부분들 상에 각각 형성된 소스/드레인 층들(210), 소스/드레인 층들(210) 중 일부의 상면에 각각 접촉하며 상면이 제1 높이를 갖는 제1 콘택 플러그들(332), 소스/드레인 층들(210) 중 일부의 상면에 접촉하며 상면이 제2 높이를 갖는 적어도 하나의 제2 콘택 플러그(334), 게이트 구조물들(280) 중 하나의 상면에 접촉하며 제1 콘택 플러그들(332) 사이에 형성된 제3 콘택 플러그(392), 및 게이트 구조물들(280) 중 하나의 상면 및 제2 콘택 플러그(334)에 공통적으로 접촉하는 제4 콘택 플러그(394)를 포함할 수 있다.
또한 상기 반도체 장치는 절연막(220), 제1 내지 제3 층간 절연막들(300, 360, 400), 절연성 강화층(305), 제1 절연 스페이서(382), 제1 및 제2 비아들(412, 414), 배선들(420) 등을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100) 상에는 제1 리세스(110) 및 이를 부분적으로 채우는 소자 분리 패턴(120)이 형성될 수 있으며, 이에 따라 기판(100)은 상부로 돌출된 핀(fin) 형상을 갖는 액티브 영역(105) 및 필드 영역으로 구분될 수 있다. 이때, 액티브 영역(105)은 액티브 핀으로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)으로 구분될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀들(105) 중 일부는 상부 액티브 패턴(105a)이 제거되어 더미(dummy) 액티브 핀을 형성할 수 있다. 상기 더미 액티브 핀은 하부 액티브 패턴(105b)의 일부만을 포함할 수 있으며, 이에 따라 그 측벽은 소자 분리 패턴(120)에 의해 커버될 수 있고, 그 상면은 절연막(220)에 의해 커버될 수 있다. 상기 더미 액티브 핀은 액티브 핀(105)과는 달리 그 상면에 소스/드레인 층(210)이 형성되지 않을 수 있다. 예시적인 실시예들에 있어서, 상기 더미 액티브 핀은 액티브 핀들(105) 사이에 하나 혹은 복수 개로 형성될 수 있으며, 상기 제1 방향으로 연장될 수 있다.
소자 분리 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(280)은 액티브 핀(105) 및 소자 분리 패턴(120) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 따라 복수 개로 형성될 수 있다. 게이트 구조물(280)은 순차적으로 적층된 인터페이스 패턴(240), 게이트 절연 패턴(250), 일함수 조절 패턴(260) 및 게이트 전극(270)을 포함할 수 있으며, 소스/드레인 층(210)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(210)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
인터페이스 패턴(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(250)은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 일함수 조절 패턴(260)은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함할 수 있고, 게이트 전극(270)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함할 수 있다.
한편, 게이트 구조물(280)의 상기 제1 방향으로의 각 측벽에는 게이트 스페이서(160)가 형성될 수 있으며, 액티브 핀(105)의 상기 제2 방향으로의 양 측벽에는 핀 스페이서(170)가 형성될 수 있다. 게이트 스페이서(160) 및 핀 스페이서(170)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
소스/드레인 층(210)은 게이트 구조물(280)에 상기 제1 방향으로 인접한 액티브 핀(105) 상에 형성된 제2 리세스(190)를 채울 수 있으며, 그 상면은 게이트 스페이서(160)의 측벽에 접촉할 수 있다. 예시적인 실시예들에 있어서, 소스/드레인 층(210)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다.
일 실시예에 있어서, 소스/드레인 층(210)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층일 수 있다. 다른 실시예에 있어서, 소스/드레인 층(210)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층, 혹은 n형 불순물이 도핑된 단결정 실리콘 층일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 상면에 형성된 각 소스/드레인 층들(210)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(105) 상부로 각각 성장한 2개의 소스/드레인 층들(210)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(210)이 서로 병합될 수 있다.
한편, 서로 병합된 소스/드레인 층들(210)과 소자 분리 패턴(120) 사이에는 에어 갭(225)이 형성될 수 있다.
절연막(220)은 액티브 핀(105), 상기 더미 액티브 핀, 및 소자 분리 패턴(120) 상에 형성되어 상기 트랜지스터의 게이트 구조물(280) 측벽 및 소스/드레인 층(210)을 커버할 수 있으며, 예를 들어, 토즈(TOSZ), 혹은 실리콘 산화물을 포함할 수 있다.
게이트 구조물(280) 및 절연막(220) 상에는 캐핑막(290) 및 제1 층간 절연막(300)이 순차적으로 형성될 수 있다. 캐핑막(290)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 층간 절연막(300)은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
제1 및 제2 콘택 플러그들(332, 334)은 제1 층간 절연막(300), 캐핑막(290) 및 절연막(220)을 관통하여 소스/드레인 층들(210)의 상면에 각각 접촉할 수 있다. 각 제1 및 제2 콘택 플러그들(332, 334)과 소스/드레인 층(210)이 접촉하는 부분에는 제1 금속 실리사이드 패턴(320)이 형성될 수 있다. 제1 금속 실리사이드 패턴(320)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
일 실시예에 있어서, 각 제1 및 제2 콘택 플러그들(332, 334)은 높은 종횡비를 갖도록 형성될 수 있으며, 이에 따라 상부에서 하부로 갈수록 그 폭이 점차 줄어들 수 있다. 다만, 각 제1 콘택 플러그들(332)은 제2 콘택 플러그(334)와 함께 형성된 후 그 상부가 제거될 수 있으며(도 25 내지 도 28 참조), 상대적으로 큰 폭을 갖는 상부가 제거됨에 따라 제1 콘택 플러그들(332) 사이의 거리가 감소될 수 있다. 이에 따라, 제2 콘택 플러그(334)의 상면이 제2 높이를 갖는 경우, 각 제1 콘택 플러그들(332)의 상면은 이보다 작은 제1 높이를 가질 수 있다.
한편, 상기 제1 콘택 플러그들(332)의 상부 제거 공정을 수행함에 따라서, 제1 층간 절연막(300) 상부에는 제4 리세스들(350)이 형성될 수 있으며, 이에 따라 제1 층간 절연막(300)은 상면의 높이가 일정하지 않을 수 있다. 결과적으로, 제1 콘택 플러그들(332)은 제4 리세스들(350) 하부에 각각 형성될 수 있다.
각 제1 및 제2 콘택 플러그들(332, 334)은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하는 제2 금속 패턴(도시되지 않음), 및 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하며 상기 제2 금속 패턴의 저면 및 측벽을 커버하는 제1 배리어 패턴(도시되지 않음)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 콘택 플러그들(332, 334)은 액티브 핀들(105) 상면에 형성된 소스/드레인 층들(210) 상에 형성되므로, 일부 잔류하는 하부 액티브 패턴(105b)만을 포함하는 상기 더미 액티브 핀에는 수직적으로 오버랩되지 않을 수 있다.
한편, 각 제1 콘택 플러그들(332)은 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 콘택 플러그(334)는 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 하나 혹은 복수 개로 형성될 수 있다. 도면 상에서는 예시적으로, 2개의 제2 콘택 플러그들(334)이 도시되어 있다.
한편, 제1 층간 절연막(300) 상부에는 이온 주입 공정에 의해 형성된 절연성 강화층(305)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(300)이 실리콘 산화물을 포함하는 경우, 제1 층간 절연막(300)에 실리콘 이온이 더 주입되어 절연성 강화층(305)은 실리콘 리치 실리콘 산화물을 포함할 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 절연성 강화층(305)은 제1 층간 절연막(300)이 포함하는 물질에 다양한 이온이 주입되어 형성될 수 있다.
예시적인 실시예들에 있어서, 절연성 강화층(305)은 제1 층간 절연막(300)의 상면을 따라 일정한 두께로 형성될 수 있다. 제1 층간 절연막(300)의 상면이 일정한 높이를 갖지 않음에 따라 절연성 강화층(305) 역시 일정한 높이를 갖지 않을 수 있다.
한편, 상기 이온 주입 공정에 의해서 각 제1 콘택 플러그들(332) 상부에도 이온이 주입될 수 있으며, 이에 따라 각 제1 콘택 플러그들(332) 상부에는 제2 금속 실리사이드 패턴(336)이 형성될 수 있다.
제2 층간 절연막(360)은 절연성 강화층(305)이 형성된 제1 층간 절연막(300), 제2 금속 실리사이드 패턴(336)이 형성된 제1 콘택 플러그들(332), 및 제2 콘택 플러그(334) 상에 형성될 수 있으며, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제3 콘택 플러그(392)는 제2 층간 절연막(360), 절연성 강화층(305)이 형성된 제1 층간 절연막(300), 및 캐핑막(290)을 관통하여 게이트 구조물들(280) 중 하나의 상면에 접촉할 수 있으며, 제4 콘택 플러그(394)는 제2 층간 절연막(360), 제1 층간 절연막(300), 제2 콘택 플러그(334)의 일부, 및 캐핑막(290)을 관통하여 게이트 구조물들(280) 중 적어도 하나의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그(392)는 소스/드레인 층들(210) 상에 형성되어 게이트 구조물(280)을 사이에 두고 상기 제1 방향으로 서로 인접하는 제1 콘택 플러그들(332) 사이에 형성될 수 있으며, 이에 따라 상기 더미 액티브 핀 상에 수직적으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 제4 콘택 플러그(394)는 제2 콘택 플러그(334)의 일부 측벽에 접촉할 수 있으며, 예를 들어, 게이트 구조물(280)을 사이에 두고 상기 제1 방향으로 서로 인접하도록 2개의 제2 콘택 플러그들(334)이 형성된 경우, 이들의 서로 마주보는 각 일 측벽들에 접촉할 수 있다.
각 제3 및 제4 콘택 플러그들(392, 394)은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하는 제3 금속 패턴(도시되지 않음), 및 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하며 상기 제3 금속 패턴의 저면 및 측벽을 커버하는 제2 배리어 패턴(도시되지 않음)을 포함할 수 있다. 이와는 달리, 각 제3 및 제4 콘택 플러그들(392, 394)는 제3 금속 패턴(도시되지 않음)만을 포함할 수도 있다.
한편, 제3 콘택 플러그(392)의 측벽은 제1 절연 스페이서(382)에 의해 커버될 수 있다. 제1 절연 스페이서(382)는 가운데가 빈 실린더 형상을 가질 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그(392)는 상기 제1 방향을 따라 서로 인접하는 제1 콘택 플러그들(332) 사이에 형성될 수 있으며, 제3 콘택 플러그(392) 형성을 위한 제4 개구(370, 도 29 및 도 30 참조) 형성 시 미스얼라인이 발생하더라도 그 측벽이 제1 절연 스페이서(382)에 의해 커버되므로, 제1 콘택 플러그들(332)과 전기적으로 절연될 수 있다.
또한, 각 제1 콘택 플러그들(332)은 상대적으로 큰 폭을 갖는 상부가 제거되었으므로, 이에 인접하도록 형성되는 제3 콘택 플러그(392)와의 거리가 증가된 효과를 가질 수 있어, 이들 사이의 접촉 가능성이 감소할 수 있다.
나아가, 제1 콘택 플러그들(332)이 형성되는 제1 층간 절연막(300) 상부에 절연성 강화층(305)이 형성되어 있으므로, 서로 인접하는 제1 및 제3 콘택 플러그들(332, 392) 사이의 전기적 절연성이 향상될 수 있다.
이에 따라, 종래 상기 더미 액티브 핀에 수직적으로 오버랩되도록 제3 콘택 플러그(392)가 형성되는 것에 비해서, 상기 반도체 장치의 셀 사이즈 감소에 의해서, 제3 콘택 플러그(392)가 제1 콘택 플러그들(332)과 상기 제1 방향으로 인접하도록 형성되더라도, 이들 사이의 전기적 절연성이 향상될 수 있으며, 전기적 쇼트 발생이 감소할 수 있다.
한편, 게이트 구조물(280) 상면 및 이에 인접하는 제2 콘택 플러그(334)에 공통적으로 접촉하는 제4 콘택 플러그(394)는 제3 콘택 플러그(392)와는 달리 그 측벽이 절연 스페이서에 의해 커버되지 않을 수 있으며, 이에 따라 제2 콘택 플러그(334)와의 접촉 저항이 커지지 않을 수 있다.
제3 층간 절연막(400)은 제2 층간 절연막(360), 제3 및 제4 콘택 플러그들(392, 394) 및 제1 절연 스페이서(382) 상에 형성될 수 있으며, 제1 내지 제4 콘택 플러그들(332, 334, 392, 394) 중 일부에 전기적으로 연결되는 배선들(420)이 제3 층간 절연막(400) 내에 형성할 수 있다.
예시적인 실시예들에 있어서, 각 배선들(420)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
일 실시예에 있어서, 배선들(420) 중 일부는 제1 콘택 플러그(332)와 전기적으로 연결될 수 있으며, 이는 제2 및 제3 층간 절연막들(360, 400)을 관통하여 배선(420)의 저면 및 제1 콘택 플러그(332)의 상면에 접촉하는 제1 비아(412)를 통해 수행될 수 있다. 또한, 배선들(420) 중 일부는 제3 콘택 플러그(392)에 전기적으로 연결될 수 있으며, 이는 제3 층간 절연막(400)을 관통하여 배선(420)의 저면 및 제3 콘택 플러그(392)의 상면에 접촉하는 제2 비아(414)를 통해 수행될 수 있다.
다만, 도 1 내지 도 5에 도시된 배선들(420) 및 비아들(412, 414)은 예시적인 것으로서, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 하부의 콘택 플러그들(332, 334, 392, 394)과 상부의 배선들(420)은 다양한 구조물 및/또는 방법들에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 배선들(420) 및 제1 및 제2 비아들(412, 414)은 예를 들어, 제4 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 배선들(420) 중 일부는 상기 더미 액티브 핀들에 수직적으로 오버랩되도록 형성될 수 있으며, 또한 배선들(420) 중 일부는 액티브 핀들(105) 혹은 그 상부에 형성된 소스/드레인 층들(210)에 수직적으로 오버랩되도록 형성될 수 있다.
이때, 소스/드레인 층들(210) 상면에 형성된 제1 콘택 플러그들(332) 사이에서 게이트 구조물(280) 상면에 접촉하는 제3 콘택 플러그(392)는 상기 더미 액티브 핀들에 수직적으로 오버랩되지 않을 수 있으며, 이에 따라 배선들(420) 중에서 상기 더미 액티브 핀들에 수직적으로 오버랩되지 않는 것에 전기적으로 연결될 수 있다.
그런데, 전술한 바와 같이, 비록 셀 레이아웃에 따라 제3 콘택 플러그(392)가 제1 콘택 플러그들(332)에 인접하도록 형성되더라도, 제1 절연 스페이서(382), 제4 리세스(350) 및 절연성 강화층(305) 등을 형성함에 따라서, 제1 및 제3 콘택 플러그들(332, 392) 사이에 전기적 쇼트가 발생할 가능성이 낮아질 수 있다.
도 6 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 11, 15, 18, 22, 25, 32는 평면도들이고, 도 7, 9-10, 12-14, 15-17, 19-21, 23-24, 26-31 및 33-34는 단면도들이다. 이때, 도 7, 12, 14, 16, 19, 23 및 26은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 9 및 20은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 10, 13, 17, 21, 24, 27, 29 및 33은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 28, 30, 31 및 34는 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 6 및 도 7을 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 리세스(110)를 형성한 후, 제1 리세스(110)의 하부를 채우는 소자 분리 패턴(120)을 형성할 수 있다.
기판(100) 상에 제1 리세스(110)가 형성됨에 따라 액티브 영역(105) 및 필드 영역이 정의될 수 있다. 이때, 액티브 영역(105)은 액티브 핀(105)으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(120)은 제1 리세스(110)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다.
기판(100) 상에 소자 분리 패턴(120)이 형성됨에 따라서, 액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)으로 구분될 수 있다.
도 8 내지 도 10을 참조하면, 기판(100) 상에 더미 게이트 구조물을 형성할 수 있다.
구체적으로, 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(150)를 기판(100) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 더미 게이트 구조물을 형성할 수 있다.
이에 따라, 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)를 포함하는 상기 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(105) 상면에만 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 11 내지 도 13을 참조하면, 상기 더미 게이트 구조물의 측벽에 게이트 스페이서(160)를 형성할 수 있다.
게이트 스페이서(160)는 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 상기 더미 게이트 구조물을 커버하는 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이때, 게이트 스페이서(160)는 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 형성될 수 있으며, 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 핀 스페이서(170)가 형성될 수 있다.
도 14를 참조하면, 액티브 핀들(105) 중 일부는 커버하고 일부는 노출시키는 제1 마스크(180)를 형성한 후, 이를 식각 마스크로 사용하여 상기 노출된 액티브 핀들(105)의 각 상부 액티브 패턴(105a)을 제거함으로써, 하부 액티브 패턴들(105b)만을 포함하는 더미(dummy) 액티브 핀들을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 마스크(180)는 하나 혹은 복수 개의 액티브 핀들(105)을 노출시킬 수 있으며, 이에 따라 하나 혹은 복수 개의 더미 액티브 핀들이 형성될 수 있다. 도 9에는 서로 인접하는 2개의 액티브 핀들(105)의 상부 액티브 패턴들(105a)이 제거되어 2개의 더미 액티브 핀들이 형성되는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
한편, 상기 더미 액티브 핀들을 형성할 때, 상부 액티브 패턴들(105a)의 측벽에 형성된 핀 스페이서들(170)도 함께 제거될 수 있다.
도 15 내지 도 17을 참조하면, 먼저 제1 마스크(180)를 제거한 후, 게이트 스페이서(160)에 인접한 액티브 핀(105)의 상부를 식각하여 제2 리세스(190)를 형성한다.
구체적으로, 상기 더미 게이트 구조물 및 이의 측벽에 형성된 게이트 스페이서(160)를 식각 마스크로 사용하는 건식 식각 공정을 통해 액티브 핀(105)의 상부를 제거함으로써 제2 리세스(190)를 형성할 수 있다. 제2 리세스(190)가 형성될 때, 액티브 핀(105)에 인접하여 형성된 핀 스페이서(170)도 대부분 제거될 수 있으나, 그 하부는 잔류할 수도 있다. 또한, 상기 더미 액티브 핀들의 하부 액티브 패턴들(105b) 역시 부분적으로 혹은 전부가 제거되어 제3 리세스(200)가 형성될 수 있다.
한편 도면 상에서는, 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부만이 식각되어 제2 리세스(190)가 형성됨에 따라서, 제2 리세스(190)의 저면이 하부 액티브 패턴(105b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
제3 리세스(200)를 커버하는 제2 마스크(도시하지 않음)를 형성한 후, 제2 리세스(190)를 채우는 소스/드레인 층(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)은 제2 리세스(190)에 의해 노출된 액티브 핀(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정을 수행함에 따라서, 소스/드레인 층(210)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(210)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(210)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
소스/드레인 층(210)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(190)를 채울 수 있으며, 상부가 게이트 스페이서(160) 측벽에 접촉하도록 성장할 수도 있다.
다만, 예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 상으로 성장하는 각 소스/드레인 층들(210)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(105) 상부로 각각 성장한 2개의 소스/드레인 층들(210)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(210)이 서로 병합될 수 있다.
지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(210)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(210)을 형성할 수도 있다.
이에 따라, 소스/드레인 층(210)으로서 단결정 실리콘 탄화물 층 혹은 단결정 실리콘 층이 형성될 수 있다. 한편, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
도 18 내지 도 21을 참조하면, 상기 제2 마스크를 제거한 후, 상기 더미 게이트 구조물, 게이트 스페이서(160), 소스/드레인 층(210) 및 핀 스페이서(170)를 커버하는 절연막(220)을 기판(100) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(140)의 상면이 노출될 때까지 절연막(220)을 평탄화한다.
이때, 더미 게이트 마스크(150)도 함께 제거될 수 있으며, 게이트 스페이서(160)의 상부도 제거될 수 있다. 한편, 서로 병합된 소스/드레인 층들(210)과 소자 분리 패턴(120) 사이에는 절연막(220)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(225)이 형성될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)을 제거하여, 게이트 스페이서(160)의 내측벽 및 액티브 핀(105)의 상면을 노출시키는 제1 개구(230)를 형성하고, 제1 개구(230)를 채우는 게이트 구조물(280)을 형성할 수 있다.
게이트 구조물(280)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 제1 개구(230)에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(240)을 형성한 후, 인터페이스 패턴(240), 소자 분리 패턴(120), 게이트 스페이서(160) 및 절연막(220) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 제1 개구(230)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
한편, 인터페이스 패턴(240)은 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(240)은 액티브 핀(105) 상면뿐만 아니라 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에도 형성될 수 있다.
이후, 절연막(220)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(240) 상면, 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(250) 및 일함수 조절 패턴(260)을 형성하고, 일함수 조절 패턴(260) 상에 제1 개구(230)의 나머지 부분을 채우는 게이트 전극(270)을 형성할 수 있다. 이에 따라, 게이트 전극(270)의 저면 및 측벽은 일함수 조절 패턴(260)에 의해 커버될 수 있다.
순차적으로 적층된 인터페이스 패턴(240), 게이트 절연 패턴(250), 일함수 조절 패턴(260) 및 게이트 전극(270)은 게이트 구조물(280)을 형성할 수 있으며, 소스/드레인 층(210)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(210)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 22 내지 도 24를 참조하면, 절연막(220), 게이트 구조물(280), 및 게이트 스페이서(160) 상에 캐핑막(290) 및 제1 층간 절연막(300)을 순차적으로 형성하고, 절연막(220), 캐핑막(290) 및 제1 층간 절연막(300)을 관통하면서 소스/드레인 층들(210)의 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들(332, 334)을 형성한다.
제1 및 제2 콘택 플러그들(332, 334)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 절연막(220), 캐핑막(290) 및 제1 층간 절연막(300)을 관통하면서 소스/드레인 층들(210)의 상면을 각각 노출시키는 제2 및 제3 개구들(310, 315)을 형성하고, 상기 노출된 소스/드레인 층들(210)의 상면, 제2 및 제3 개구들(310, 315)의 측벽 및 제1 층간 절연막(300) 상면에 제1 금속막을 형성한 후, 열처리 공정을 수행하여 소스/드레인 층(210) 상부에 제1 금속 실리사이드 패턴(320)을 형성할 수 있다.
일 실시예에 있어서, 제2 및 제3 개구들(310, 315)은 높은 종횡비를 갖도록 형성될 수 있으며, 이에 따라 상부에서 하부로 갈수록 그 폭이 점차 줄어들 수 있다.
이후, 제1 금속 실리사이드 패턴(320) 상면, 제2 및 제3 개구들(310, 315)의 측벽 및 제1 층간 절연막(300) 상면에 제1 배리어 막을 형성하고, 상기 제1 배리어 막 상에 제2 및 제3 개구들(310, 315)을 채우는 제2 금속막을 형성한 후, 제1 층간 절연막(300) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제1 배리어 막을 평탄화할 수 있다.
이에 따라, 제1 금속 실리사이드 패턴(320) 상에 제2 및 제3 개구들(310, 315)을 각각 채우는 제1 및 제2 콘택 플러그들(332, 334)이 형성될 수 있다.
각 제1 및 제2 콘택 플러그들(332, 334)는 제2 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(도시되지 않음)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 콘택 플러그들(332, 334)은 액티브 핀들(105) 상면에 형성된 소스/드레인 층들(210) 상에 형성되므로, 일부 잔류하는 하부 액티브 패턴(105b)만을 포함하는 상기 더미 액티브 핀에는 수직적으로 오버랩되지 않을 수 있다.
한편, 각 제1 콘택 플러그들(332)은 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 콘택 플러그(334)는 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 하나 혹은 복수 개로 형성될 수 있다. 도면 상에서는 예시적으로, 2개의 제2 콘택 플러그들(334)이 도시되어 있다.
또한 전술한 바와 같이, 각 제2 및 제3 개구들(310, 315)이 상부에서 하부로 갈수록 점차 줄어드는 폭을 가질 수 있으므로, 이들을 각각 채우는 제1 및 제2 콘택 플러그들(332, 334) 역시 상부에서 하부로 갈수록 점차 줄어드는 폭을 가질 수 있다.
도 25 내지 도 28을 참조하면, 제2 콘택 플러그(334)를 커버하는 제3 마스크(340)를 제1 층간 절연막(300) 상에 형성한 후, 이를 식각 마스크로 사용하는 식각 공정을 통해 각 제1 콘택 플러그들(332)의 상부를 제거함으로써 제4 리세스(350)를 형성할 수 있다.
각 제1 콘택 플러그들(332)은 상대적으로 하부에서보다 상부에서 큰 폭을 가질 수 있으며, 상기 상부를 제거하여 제4 리세스(350)를 형성함에 따라서, 제1 콘택 플러그들(332) 사이의 거리가 증가할 수 있다.
이후, 제3 마스크(340)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 제1 층간 절연막(300) 상부에 이온을 주입할 수 있으며, 이에 따라 절연성 강화층(305)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 이온은 실리콘을 포함할 수 있으며, 제1 층간 절연막(300)이 실리콘 산화물을 포함하는 경우, 상기 이온 주입 공정을 통해 제1 층간 절연막(300) 상부에는 절연성 강화층(305)으로서 실리콘 리치 실리콘 산화물 층이 형성될 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 이온은 제1 층간 절연막(300)의 절연성을 강화할 수 있는 다양한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 절연성 강화층(305)은 제1 층간 절연막(300)의 상면을 따라 일정한 두께로 형성될 수 있다. 제4 리세스들(350) 형성 공정에 의해서, 제1 층간 절연막(300)의 상면은 일정한 높이를 갖지 않을 수 있으며, 이에 따라 절연성 강화층(305) 역시 일정한 높이를 갖지 않을 수 있다.
한편, 상기 이온 주입 공정에 의해서 각 제1 콘택 플러그들(332) 상부에도 이온이 주입될 수 있으며, 예를 들어, 실리콘 이온이 주입되는 경우, 각 제1 콘택 플러그들(332) 상부에는 제2 금속 실리사이드 패턴(336)이 형성될 수 있다.
도 29 및 도 30을 참조하면, 제3 마스크(340)를 제거한 후, 절연성 강화층(305)이 형성된 제1 층간 절연막(300), 제2 금속 실리사이드 패턴(336)이 형성된 제1 콘택 플러그들(332), 및 제2 콘택 플러그(334) 상에 제2 층간 절연막(360)을 형성할 수 있다.
이후, 제2 층간 절연막(360), 절연성 강화층(305)이 형성된 제1 층간 절연막(300), 및 캐핑막(290)을 관통하여 게이트 구조물들(280) 중 하나의 상면을 노출시키는 제4 개구(370)와, 제2 층간 절연막(360), 제1 층간 절연막(300), 제2 콘택 플러그(334)의 일부, 및 캐핑막(290)을 관통하여 게이트 구조물들(280) 중 적어도 하나의 상면을 노출시키는 제5 개구(375)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 개구(370)는 소스/드레인 층들(210) 상에 형성되어 게이트 구조물(280)을 사이에 두고 상기 제1 방향으로 서로 인접하는 제1 콘택 플러그들(332) 사이에 형성될 수 있으며, 이에 따라 상기 더미 액티브 핀 상에 수직적으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 제5 개구(375)는 제2 콘택 플러그(334)의 일부 측벽을 노출시킬 수 있으며, 예를 들어, 게이트 구조물(280)을 사이에 두고 상기 제1 방향으로 서로 인접하도록 2개의 제2 콘택 플러그들(334)이 형성된 경우, 이들의 서로 마주보는 각 일 측벽들을 노출시킬 수 있다.
이후, 제4 및 제5 개구들(370, 375)의 측벽들 상에 제1 및 제2 절연 스페이서들(382, 384)을 각각 형성할 수 있다. 이에 따라, 제5 개구(375)에 의해 노출된 제2 콘택 플러그(334)의 측벽이 제2 절연 스페이서(384)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 절연 스페이서들(382, 384)은 제4 및 제5 개구들(370, 375)의 저면 및 측벽, 및 제2 층간 절연막(360) 상에 절연 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다.
상기 절연 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 절연 스페이서들(382, 384)은 가운데가 빈 실린더 형상을 가질 수 있다.
도 31을 참조하면, 제4 개구(370)를 커버하는 제4 마스크(377)를 제2 층간 절연막(360) 상에 형성한 후, 이를 식각 마스크로 사용하는 식각 공정을 통해 제5 개구(375) 내에 형성된 제2 절연 스페이서(384)를 제거할 수 있다.
이에 따라, 제2 절연 스페이서(384)에 의해 커버된 제2 콘택 플러그(334)의 측벽이 다시 노출될 수 있다.
도 32 내지 도 34를 참조하면, 제4 및 제5 개구들(370, 375)을 각각 채우는 제3 및 제4 콘택 플러그들(392, 394)을 형성할 수 있다.
일 실시예에 있어서, 제3 및 제4 콘택 플러그들(392, 394)은 제4 개구(370)의 저면, 제1 절연 스페이서(382), 제5 개구(375)의 저면 및 측벽, 및 제2 층간 절연막(360) 상면에 제2 배리어 막을 형성하고, 상기 제2 배리어 막 상에 제4 및 제5 개구들(370, 375)을 채우는 제3 금속막을 형성한 후, 제2 층간 절연막(360) 상면이 노출될 때까지 상기 제3 금속막 및 상기 제2 배리어 막을 평탄화함으로써 형성할 수 있다.
이에 따라, 게이트 구조물(280) 중 하나의 상면에 제1 절연 스페이서(382)에 의해 측벽이 커버된 제3 콘택 플러그(392)와, 게이트 구조물(280) 중 적어도 하나의 상면에 제5 개구(375)를 채우는 제4 콘택 플러그(394)가 형성될 수 있다. 각 제3 및 제4 콘택 플러그들(392, 394)는 제3 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(도시되지 않음)을 포함할 수 있다.
이와는 달리, 상기 제2 배리어 막은 형성되지 않을 수도 있으며, 이에 따라 각 제3 및 제4 콘택 플러그들(392, 394)는 제3 금속 패턴(도시되지 않음)만을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 각 제3 및 제4 콘택 플러그들(392, 394)은 소스/드레인 층들(210) 상에 형성된 제1 및 제2 콘택 플러그들(332, 334)에 상기 제1 방향으로 인접하도록 형성되므로, 일부 잔류하는 하부 액티브 패턴(105b)만을 포함하는 상기 더미 액티브 핀에는 수직적으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그(392)는 상기 제1 방향을 따라 서로 인접하는 제1 콘택 플러그들(332) 사이에 형성될 수 있으며, 제3 콘택 플러그(392) 형성을 위한 제4 개구(370) 형성 시 미스얼라인이 발생하더라도 그 측벽이 제1 절연 스페이서(382)에 의해 커버되므로, 제1 콘택 플러그들(332)과 전기적으로 절연될 수 있다.
또한, 각 제1 콘택 플러그들(332)은 상대적으로 큰 폭을 갖는 상부가 제거되었으므로, 이에 인접하도록 형성되는 제3 콘택 플러그(392)와의 거리가 증가된 효과를 가질 수 있어, 이들 사이의 접촉 가능성이 감소할 수 있다.
나아가, 이온 주입 공정에 의해 제1 콘택 플러그들(332)이 형성되는 제1 층간 절연막(300) 상부에 절연성 강화층(305)이 형성되었으므로, 서로 인접하는 제1 및 제3 콘택 플러그들(332, 392) 사이의 전기적 절연성을 향상시킬 수 있다.
한편, 제5 개구(375)의 측벽에 형성된 제2 절연 스페이서(384)를 제거함으로써, 제5 개구(375)를 채우며 게이트 구조물(280) 상면 및 이에 인접하는 제2 콘택 플러그(334)에 공통적으로 접촉하도록 형성되는 제4 콘택 플러그(394)는 제3 콘택 플러그(392)와는 달리 그 측벽이 절연 스페이서에 의해 커버되지 않을 수 있으며, 이에 따라 제2 콘택 플러그(334)와의 접촉 저항이 커지는 것을 방지할 수 있다.
다시 도 1 내지 도 5를 참조하면, 제2 층간 절연막(360), 제3 및 제4 콘택 플러그들(392, 394) 및 제1 절연 스페이서(382) 상에 제3 층간 절연막(400)을 형성하고, 제1 내지 제4 콘택 플러그들(332, 334, 392, 394) 중 일부에 전기적으로 연결되는 배선들(420)을 제3 층간 절연막(400) 내에 형성할 수 있다.
예시적인 실시예들에 있어서, 각 배선들(420)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
일 실시예에 있어서, 배선들(420) 중 일부는 제1 콘택 플러그(332)와 전기적으로 연결될 수 있으며, 이는 제2 및 제3 층간 절연막들(360, 400)을 관통하여 배선(420)의 저면 및 제1 콘택 플러그(332)의 상면에 접촉하는 제1 비아(412)를 통해 수행될 수 있다. 또한, 배선들(420) 중 일부는 제3 콘택 플러그(392)에 전기적으로 연결될 수 있으며, 이는 제3 층간 절연막(400)을 관통하여 배선(420)의 저면 및 제3 콘택 플러그(392)의 상면에 접촉하는 제2 비아(414)를 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 배선들(420) 및 제1 및 제2 비아들(412, 414)은 듀얼 다마신(dual damascene) 공정에 의해 동시에 형성될 수 있다. 이에 따라, 각 배선들(420) 및 제1 및 제2 비아들(412, 414)은 예를 들어, 제4 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
이와는 달리, 배선들(420) 및 제1 및 제2 비아들(412, 414)은 싱글 다마신(single damascene) 공정에 의해 독립적으로 형성될 수도 있다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 제1 및 제2 콘택 플러그들이 형성되는 위치를 제외하고는, 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 35를 참조하면, 각 제1 및 제2 콘택 플러그들(332, 334)은 액티브 핀(105)에 수직적으로 오버랩될 수 있다. 즉, 도 1 내지 도 5를 참조로 설명한 반도체 장치에서 각 제1 및 제2 콘택 플러그들(332, 334)은 이웃하는 액티브 핀들(105) 상에 성장한 소스/드레인 층들(210)이 서로 병합된 부분 상에 형성되어 소자 분리 패턴(120)에 수직적으로 오버랩되었으나, 본 발명의 개념은 이에 한정되지 않는다. 이에 따라, 도 35에 도시된 바와 같이, 제1 및 제2 콘택 플러그들(332, 334)은 액티브 핀(105) 바로 위에 성장한 소스/드레인 층(210) 상면에 접촉할 수도 있다.
도 36은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 제1 층간 절연막 및 제2 콘택 플러그를 제외하고는, 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 36을 참조하면, 제1 층간 절연막(300) 상부에는 제4 리세스(350)뿐만 아니라 제5 리세스(355)도 형성될 수 있으며, 제5 리세스(355) 하부에는 제2 콘택 플러그(334)가 형성될 수 있다. 또한, 제2 콘택 플러그(334) 상부에는 제3 금속 실리사이드 패턴(338)이 형성될 수 있다.
도 37 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 37은 평면도이고, 도 38-39는 도 37의 D-D'선을 따라 절단한 단면도들이다. 상기 반도체 장치 제조 방법은 도 6 내지 도 34를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하며, 이에 따라 이들에 대한 자세한 설명은 생략한다.
먼저 도 6 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 37 및 도 38을 참조하면, 도 25 내지 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 제2 콘택 플러그(334)를 커버하는 제3 마스크(340)를 형성하지 않으며, 이에 따라 제1 및 제2 콘택 플러그들(332, 334)의 각 상부들이 식각되어 제4 및 제5 리세스들(350, 355)이 각각 형성될 수 있다. 또한, 이온 주입 공정을 통해 제1 층간 절연막(300)의 전 영역에 걸쳐 절연성 강화층(305)이 형성될 수 있으며, 제1 및 제2 콘택 플러그들(332, 334)의 각 상부들에는 예를 들어, 제2 및 제3 금속 실리사이드 패턴들(336, 338)이 각각 형성될 수 있다.
도 39를 참조하면, 도 29 및 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제4 및 제5 개구들(370, 375)의 측벽들에는 제1 및 제2 절연 스페이서들(382, 384)이 각각 형성될 수 있다.
다시 도 36을 참조하면, 도 31 내지 도 34 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 40 및 도 41은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 상기 반도체 장치는 제4 콘택 플러그를 제외하고는, 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 40을 참조하면, 도 1 내지 도 5를 참조로 설명한 것과는 달리, 제4 콘택 플러그(394)가 게이트 구조물(280) 상면 및 이에 인접하는 하나의 제2 콘택 플러그(334)에만 공통적으로 접촉할 수 있다.
한편, 도 41을 참조하면, 도 36를 참조로 설명한 반도체 장치와 유사하게, 제1 층간 절연막(300) 상부에는 제4 리세스(350)뿐만 아니라 제5 리세스(355)도 형성될 수 있으며, 제5 리세스(355) 하부에는 제2 콘택 플러그(334)가 형성될 수 있다. 또한, 제2 콘택 플러그(334) 상부에는 제3 금속 실리사이드 패턴(338)이 형성될 수 있다.
전술한 반도체 장치 및 그 제조 방법은 콘택 플러그들을 포함하는 다양한 메모리 장치 및 시스템을 제조하는 데 사용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
110, 190, 200, 350, 355: 제1 내지 제5 리세스
120: 소자 분리 패턴 130: 더미 게이트 절연 패턴
140: 더미 게이트 전극 150: 더미 게이트 마스크
160: 게이트 스페이서 170: 핀 스페이서
180, 340, 377: 제1, 제3, 제4 마스크 210: 소스/드레인 층
220: 절연막
230, 310, 315, 370, 375: 제1 내지 제5 개구
280: 게이트 구조물 290: 캐핑막
300, 360, 400: 제1 내지 제3 층간 절연막
320, 336, 338: 제1 내지 제3 금속 실리사이드 패턴
332, 334, 392, 394: 제1 내지 제4 콘택 플러그
382, 384: 제1, 제2 절연 스페이서 412, 414: 제1, 제2 비아
420: 배선

Claims (20)

  1. 기판 상에 형성되며, 상기 기판의 상면에 평행한 제2 방향으로 연장되는 게이트 구조물들;
    상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 상기 게이트 구조물들에 인접한 상기 기판의 부분들 상에 각각 형성된 소스/드레인 층들;
    상기 소스/드레인 층들 상면에 각각 접촉하는 제1 콘택 플러그들;
    상기 게이트 구조물들 중 하나의 상면에 접촉하며, 그 측벽이 절연 스페이서에 의해 커버되고, 상기 제1 방향을 따라 상기 제1 콘택 플러그들에 인접하는 제2 콘택 플러그; 및
    상기 게이트 구조물들 중 적어도 하나의 상면, 및 상기 제1 콘택 플러그들 중에서 상기 게이트 구조물들 중 적어도 하나의 상기 제1 방향으로의 양측에 형성된 2개의 제1 콘택 플러그들에 공통적으로 접촉하며, 그 측벽의 적어도 일부는 절연 스페이서에 의해 커버되지 않는 제3 콘택 플러그를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 콘택 플러그는 상기 제1 콘택 플러그들 사이에 형성되며 이들과 전기적으로 절연된 반도체 장치.
  3. 제1항에 있어서, 상기 절연 스페이서는 가운데가 빈 실린더 형상을 가지며, 실리콘 산화물을 포함하는 반도체 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 제3 콘택 플러그는 상기 제1 콘택 플러그들 중에서, 상기 게이트 구조물들 중 적어도 하나의 상기 제1 방향으로 인접하는 하나의 제1 콘택 플러그에 접촉하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 및 제2 방향들은 직교하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 콘택 플러그들 중에서 상기 제3 콘택 플러그에 접촉하는 것의 상면은 그렇지 않은 것들의 상면보다 높은 반도체 장치.
  9. 제8항에 있어서, 상기 제1 콘택 플러그들은 금속을 포함하며,
    상기 제1 콘택 플러그들 중에서 상기 제3 콘택 플러그에 접촉하지 않는 것들은 각 상부에 금속 실리사이드를 포함하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 콘택 플러그들 중에서 상기 제3 콘택 플러그에 접촉하는 것의 상면과 그렇지 않은 것들의 상면은 실질적으로 서로 동일한 높이에 형성된 반도체 장치.
  11. 제10항에 있어서, 상기 제1 콘택 플러그들은 금속을 포함하며,
    상기 제1 콘택 플러그들은 각 상부에 금속 실리사이드를 포함하는 반도체 장치.
  12. 제1항에 있어서, 상기 제1 콘택 플러그들의 적어도 상부 측벽을 커버하는 층간 절연막을 더 포함하며,
    상기 층간 절연막은 상면의 높이가 일정하지 않은 반도체 장치.
  13. 제12항에 있어서, 상기 층간 절연막은 실리콘 산화물을 포함하며,
    상기 층간 절연막의 적어도 일부 상부는 하부에 비해 실리콘의 함량이 상대적으로 높은 실리콘 리치 실리콘 산화물 층을 포함하는 반도체 장치.
  14. 기판 상에 형성된 게이트 구조물들;
    상기 게이트 구조물들에 인접한 상기 기판의 부분들 상에 각각 형성된 소스/드레인 층들;
    상기 소스/드레인 층들 중 일부의 상면에 각각 접촉하며, 상면이 제1 높이를 갖는 제1 콘택 플러그들;
    상기 소스/드레인 층들 중 일부의 상면에 접촉하며, 상면이 상기 제1 높이보다 큰 제2 높이를 갖는 적어도 하나의 제2 콘택 플러그;
    상기 제1 및 제2 콘택 플러그들의 적어도 상부 측벽을 커버하고 실리콘 산화물을 포함하며, 적어도 일부 상부는 하부에 비해 높은 함량의 실리콘을 포함하는 층간 절연막;
    상기 게이트 구조물들 중 하나의 상면에 접촉하며, 상기 제1 콘택 플러그들 사이에 형성된 제3 콘택 플러그; 및
    상기 게이트 구조물들 중 하나의 상면 및 상기 적어도 하나의 제2 콘택 플러그에 공통적으로 접촉하는 제4 콘택 플러그를 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 제1 및 제2 콘택 플러그들은 금속을 포함하며,
    상기 제1 콘택 플러그들은 각 상부에 금속 실리사이드를 포함하는 반도체 장치.
  16. 제15항에 있어서, 상기 층간 절연막은 상부에 리세스들이 형성되며, 상기 리세스들 하부에 상기 제1 콘택 플러그들이 형성된 반도체 장치.
  17. 제15항에 있어서, 상기 제3 콘택 플러그의 측벽을 커버하는 절연 스페이서를 더 포함하는 반도체 장치.
  18. 기판 상면에 평행한 제1 방향으로 각각 연장되고 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 배치되며 하부 측벽이 소자 분리막에 의해 커버된 액티브 핀들;
    상기 액티브 핀들 사이에 하나 혹은 복수 개로 배치되어, 상기 제1 방향으로 연장되며 상기 소자 분리막에 의해 커버된 더미 액티브 핀;
    상기 액티브 핀들 및 상기 소자 분리막 상에 상기 제2 방향으로 각각 연장되며 상기 제1 방향을 따라 복수 개로 배치된 게이트 구조물들;
    상기 게이트 구조물들에 상기 제1 방향으로 인접한 상기 액티브 핀들 및 상기 소자 분리막 상에 형성된 소스/드레인 층들;
    상기 소스/드레인 층들 상면에 각각 접촉하는 제1 콘택 플러그들 및 제2 콘택 플러그;
    상기 게이트 구조물들 중 하나의 상면에 접촉하며, 그 측벽이 절연 스페이서에 의해 커버된 제3 콘택 플러그;
    상기 게이트 구조물들 중 적어도 하나의 상면 및 상기 제2 콘택 플러그에 공통적으로 접촉하는 제4 콘택 플러그; 및
    상기 제1 내지 제4 콘택 플러그들 상부에서 상기 제1 방향으로 각각 연장되며 상기 제2 방향을 따라 복수 개로 배치된 배선들을 포함하며,
    상기 제3 콘택 플러그는, 상기 배선들 중에서 상기 소스/드레인 층들에 수직적으로 오버랩되는 배선에 전기적으로 연결된 반도체 장치.
  19. 기판 상에 상기 기판의 상면에 평행한 제2 방향으로 연장되는 게이트 구조물 및 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 상기 게이트 구조물에 인접한 소스/드레인 층을 각각 포함하는 트랜지스터들을 기판 상에 형성하고;
    상기 트랜지스터들을 커버하는 제1 층간 절연막을 상기 기판 상에 형성하고;
    상기 제1 층간 절연막을 관통하여 상기 소스/드레인 층들 상면에 각각 접촉하는 제1 콘택 플러그들 및 제2 콘택 플러그를 형성하고;
    상기 제1 층간 절연막, 및 상기 제1 및 제2 콘택 플러그들 상에 제2 층간 절연막을 형성하고;
    상기 제1 및 제2 층간 절연막들을 관통하여 상기 게이트 구조물들 중 하나를 노출시키는 제1 개구, 및 상기 게이트 구조물들 중 적어도 하나의 상기 제1 방향으로의 양측에 형성된 2개의 상기 제2 콘택 플러그들을 공통적으로 노출시키는 제2 개구를 형성하고;
    상기 제1 개구의 측벽에 제1 절연 스페이서를 형성하고; 그리고
    상기 제1 및 제2 개구들 내에 제3 및 제4 콘택 플러그들을 각각 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 게이트 구조물 및 이에 인접한 소스/드레인 층을 각각 포함하는 트랜지스터들을 기판 상에 형성하고;
    상기 트랜지스터들을 커버하는 제1 층간 절연막을 상기 기판 상에 형성하고;
    상기 제1 층간 절연막을 관통하면서 상기 소스/드레인 층들 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들을 형성하고;
    상기 제1 콘택 플러그들의 상부를 제거하고;
    상기 제1 층간 절연막 상부에 이온을 주입하고;
    상기 제1 층간 절연막 및 상기 제1 및 제2 콘택 플러그들 상에 제2 층간 절연막을 형성하고; 그리고
    상기 제1 및 제2 층간 절연막들을 관통하여 상기 게이트 구조물들 중 하나의 상면에 접촉하는 제3 콘택 플러그, 및 상기 게이트 구조물들 중 적어도 하나와 이에 인접하는 상기 제2 콘택 플러그에 공통적으로 접촉하는 제4 콘택 플러그를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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