CN101330038B - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN101330038B
CN101330038B CN2008101376717A CN200810137671A CN101330038B CN 101330038 B CN101330038 B CN 101330038B CN 2008101376717 A CN2008101376717 A CN 2008101376717A CN 200810137671 A CN200810137671 A CN 200810137671A CN 101330038 B CN101330038 B CN 101330038B
Authority
CN
China
Prior art keywords
oxide film
silicon oxide
silicon
film
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008101376717A
Other languages
English (en)
Other versions
CN101330038A (zh
Inventor
金光贤司
森山卓史
细田直宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN101330038A publication Critical patent/CN101330038A/zh
Application granted granted Critical
Publication of CN101330038B publication Critical patent/CN101330038B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H23/00—Tumbler or rocker switches, i.e. switches characterised by being operated by rocking an operating member in the form of a rocker button
    • H01H23/02—Details
    • H01H23/12—Movable parts; Contacts mounted thereon
    • H01H23/14—Tumblers
    • H01H23/148—Tumblers actuated by superimposed sliding element
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60J—WINDOWS, WINDSCREENS, NON-FIXED ROOFS, DOORS, OR SIMILAR DEVICES FOR VEHICLES; REMOVABLE EXTERNAL PROTECTIVE COVERINGS SPECIALLY ADAPTED FOR VEHICLES
    • B60J7/00—Non-fixed roofs; Roofs with movable panels, e.g. rotary sunroofs
    • B60J7/02—Non-fixed roofs; Roofs with movable panels, e.g. rotary sunroofs of sliding type, e.g. comprising guide shoes
    • B60J7/04—Non-fixed roofs; Roofs with movable panels, e.g. rotary sunroofs of sliding type, e.g. comprising guide shoes with rigid plate-like element or elements, e.g. open roofs with harmonica-type folding rigid panels
    • B60J7/057—Driving or actuating arrangements e.g. manually operated levers or knobs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H2231/00—Applications
    • H01H2231/026—Car

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种制造半导体器件的方法，用于防止在形成元件隔离槽的步骤中在沟槽内部由针状突起引起的栅电极的介电击穿，其中包括在作为元件隔离槽蚀刻掩模的氮化硅膜之上形成一层氧化硅膜，然后在用其下带有抗反射膜的光刻胶膜作掩模对氮化硅膜构图的步骤之前，用氢氟酸蚀刻溶液清洗衬底表面，移除在氧化硅膜表面上沉积的异物。

Description

制造半导体器件的方法
相关申请
本申请要求2004年1月14日提交的日本专利申请No.2004-007167的优先权，其内容并入本申请作为参考。
发明背景
本申请涉及一种制造半导体器件的技术，更特别地，它涉及一种能有效用于在半导体衬底(substrate)上制造浅沟槽隔离(STI)之方法的技术。
下面描述在半导体衬底上形成浅沟槽隔离的一般方法。首先，将单晶硅衬底热氧化，在其表面形成薄的氧化硅膜，并通过CVD法(化学气相沉积法)在其上面再沉积一层氮化硅膜，然后用光刻胶(photoresist)膜作掩模进行干蚀刻，除去元件隔离区域中的氮化硅膜和氧化硅膜。然后，除去光刻胶膜，并用氮化硅膜作掩模进行干蚀刻在衬底上形成沟槽，在这之后将衬底热氧化，在沟槽的内壁形成薄的氧化硅膜。形成该氧化硅膜是为了消除对沟槽内壁造成的蚀刻损坏和使通过后续步骤填埋在沟槽内的氧化硅膜的应力松弛。
然后，通过CVD法在衬底上包括沟槽的内部沉积一层厚的氧化硅膜，在这之后将该衬底热处理，收缩配合(密实化)填埋在沟槽内的氧化硅膜。接着，通过化学机械抛光法(CMP)除去氮化硅膜之上的氧化硅膜，只留下沟槽内的氧化硅膜，然后通过蚀刻除去不再需要的氮化硅膜。
在通过上述方法形成的浅沟槽隔离中，当除去氮化硅膜时，由于在硅衬底表面和浅沟槽隔离中的氧化硅膜表面之间形成一个台阶，这造成一个现象，即浅沟槽隔离末端的氧化硅膜在随后的清洗步骤中向下凹。
相应地，已知在活性区域中衬底表面形成的栅氧化膜厚度在活性区域的末端(肩部)局部减小，并且栅压的电场集中到肩部，造成漏电流流动(称为纽结性)的问题，即使是在低栅压下也是如此，而作为解决该问题的措施，已经提出了圆整活性区域中肩部的技术等。
例如，日本未审查专利公开昭和No.63(1998)-2371(称为专利文献1)指出一个问题，所谓的窄沟道效应，即在浅沟槽隔离包围的衬底的活性区域中形成沟道宽为1μm或更小的微细MISFET时阈值电压(Vth)会降低，使得其不可能用作器件。然后，为了消除该窄沟道效应，它公开了一种技术，通过在衬底上形成沟槽之后在950℃下进行湿氧化，提供具有弧度(圆整)的活性区域中的肩部，并通过增大活性区域肩部处的栅氧化膜的厚度，防止阈值电压的降低。
在日本未审查专利公开平成2(1990)-260660(称为专利文献2)中，活性区域中的肩部基本上通过下列方法圆整。首先，用掩模覆盖半导体衬底的器件形成区域，该掩模包含由氧化物膜和抗氧化膜构成的叠膜，并且在该状态下将衬底热氧化，由此在元件隔离区域的表面形成氧化物膜，使其一端侵入该器件形成区域。然后，用抗氧化膜作掩模进行湿蚀刻，除去元件隔离区域中的氧化物膜，接着，用抗氧化膜作掩模进行反应离子蚀刻，在元件隔离区域的衬底中形成沟槽，然后将衬底热氧化，在沟槽的内壁表面形成热氧化膜，并且同时给沟槽的肩部提供圆整。
日本未审查专利公开No.2000-200878(相应的美国专利公开No.2003-0038337A1)(称为专利文献3)描述了一种在活性区域和元件隔离槽的拐角处形成下列结构的方法。也就是说，活性区域的肩部形成一个倾斜表面，其朝着元件隔离槽侧壁的方向下降。倾斜表面包括两个不同倾斜角度的倾斜面(S1，S2)。第一个倾斜面(S1)靠近活性区域L的中心部分，是一个相对陡峭的倾斜面，而第二个倾斜面(S2)靠近元件隔离槽2的侧壁，是一个比第一个倾斜面(S1)平缓的倾斜面。此外，在活性区域L肩部处的衬底1表面为完全圆整的，并且不存在角形区域。
[专利文献1]日本未审查专利公开昭和No.63(1998)-2371
[专利文献2]日本未审查专利公开平成2(1990)-260660
[专利文献3]日本未审查专利公开No.2000-200878
发明概述
本发明人对现有的形成元件隔离槽的方法进行了研究，结果还发现了下列问题。如上所述，在形成元件隔离槽的步骤中，在硅衬底上形成一层薄的热氧化硅膜之后首先沉积一层氮化硅膜，然后用光刻胶膜作掩模进行干蚀刻，除去元件隔离区域中的氮化硅膜。在蚀刻元件隔离区域中的硅衬底的过程中以氮化硅膜作掩模，因为其具有不容易氧化的特性，所以它也起到抗氧化膜的作用，防止其下的硅衬底的表面被氧化。
另外，当在氮化硅膜之上形成光刻胶膜时，氮化硅膜的表面会形成异物(obstalce)。该异物被认为是主要由沉积在光刻胶膜之下的一层抗反射膜中的成分衍生而来，并且该异物会导致生产故障。
本发明想要提供一种能消除在形成元件隔离槽步骤中引起生产故障的因素的技术。
本发明进一步想要提供一种能改善半导体器件可靠性的技术。
通过说明书的说明并结合附图，本发明的上述及其它目的和新颖的特征将变得明显。
下面将简要描述本申请中所公开内容中典型发明的概要。
一种根据本发明的制造半导体器件的方法，其包括下列步骤：
(a)在硅衬底的主要表面之上形成第一氧化硅膜之后，形成一层氮化硅膜；
(b)在氮化硅膜之上形成第二氧化硅膜，然后形成光刻胶膜，其中元件隔离区域在第二氧化硅膜之上是开放的；
(c)在步骤(b)之后，对元件隔离区域暴露的第二氧化硅膜进行湿蚀刻处理；
(d)在步骤(c)之后通过用光刻胶作掩模干蚀刻氮化硅膜和第一氧化硅膜，由此暴露出元件隔离区域中的硅衬底；
(e)除去光刻胶层；
(f)在步骤(e)之后通过用氮化硅作掩模干蚀刻硅衬底，由此在元件隔离区域中的硅衬底上形成沟槽；
(g)在硅衬底上包括沟槽的内部形成第三氧化硅膜，然后通过化学机械抛光法或在化学机械抛光法之后进行回蚀刻(etching back)，除去沟槽之外的第三氧化硅膜，留下沟槽内部的第三氧化硅膜，由此在元件隔离区域中的硅衬底上形成元件隔离槽；和
(h)除去氮化硅膜。
一种根据本发明的制造半导体器件的方法，其包括下列步骤：
(a)在硅衬底的主要表面之上形成第一氧化硅膜之后，形成一层氮化硅膜；
(b)在氮化硅膜之上形成第二氧化硅膜，然后形成光刻胶膜，其中元件隔离区域在第二氧化硅膜之上是开放的；
(c)在步骤(b)之后，对元件隔离区域暴露的第二氧化硅膜进行湿蚀刻处理；
(d)在步骤(c)之后通过用光刻胶作掩模干蚀刻氮化硅膜和第一氧化硅膜，由此暴露出元件隔离区域中的硅衬底；
(e)除去光刻胶膜；
(f)在步骤(e)之后通过用氮化硅膜作掩模干蚀刻硅衬底，由此在元件隔离区域中的硅衬底上形成沟槽；
(g)在步骤(f)之后通过采用ISSG氧化法分别氧化沟槽内部暴露的硅衬底和氮化硅膜，由此在沟槽内壁上形成第三氧化硅膜和在氮化硅膜的上表面和侧壁上形成第四氧化硅膜；
(h)在步骤(g)之后在硅衬底之上包括沟槽内部形成第五氧化硅膜，在步骤(g)之后通过化学机械抛光法或在化学机械抛光法之后进行回蚀刻，除去沟槽之外的第五氧化硅膜，由此在元件隔离区域中的硅衬底上形成元件隔离槽；
(i)通过湿蚀刻除去氮化硅膜；和
(j)在步骤(i)之后，对第一、第四和第五氧化硅膜进行湿蚀刻处理。
这样能够消除在形成浅沟槽隔离步骤中引起制造故障的原因。
此外，还可改善半导体器件的可靠性。
附图的简要说明
图1是半导体衬底主要部分的横截面视图，展现了作为根据本发明的一个优选实施方式的半导体器件的制造步骤。
图2是半导体衬底主要部分的横截面视图，展现了图1之后的半导体器件的制造步骤。
图3是半导体衬底主要部分的横截面视图，展现了图2之后的半导体器件的制造步骤。
图4是图3中主要部分的放大横截面视图。
图5是半导体衬底主要部分的放大横截面视图，展现了图3之后的半导体器件的制造步骤。
图6是半导体衬底主要部分的横截面视图，展现了图5之后的半导体器件的制造步骤。
图7是图6中主要部分的放大横截面视图。
图8是半导体衬底主要部分的横截面视图，展现了图6之后的半导体器件的制造步骤。
图9是图8中主要部分的放大横截面视图。
图10是半导体衬底主要部分的放大横截面视图，展现了图8之后的半导体器件的制造步骤。
图11是半导体衬底主要部分的放大横截面视图，展现了图10之后的半导体器件的制造步骤。
图12是半导体衬底主要部分的放大横截面视图，展现了图11之后的半导体器件的制造步骤。
图13是半导体衬底主要部分的放大横截面视图，展现了图12之后的半导体器件的制造步骤。
图14是半导体衬底主要部分的放大横截面视图，展现了图13之后的半导体器件的制造步骤。
图15是半导体衬底主要部分的放大横截面视图，展现了图14之后的半导体器件的制造步骤。
图16是半导体衬底主要部分的放大横截面视图，展现了图15之后的半导体器件的制造步骤。
图17是半导体衬底主要部分的放大横截面视图，展现了图16之后的半导体器件的制造步骤。
图18是半导体衬底主要部分的放大横截面视图，展现了图17之后的半导体器件的制造步骤。
图19是图18中主要部分的放大横截面视图。
图20是半导体衬底主要部分的放大横截面视图，展现了图18之后的半导体器件的制造步骤。
图21是半导体衬底主要部分的放大横截面视图，展现对比实施例的制造步骤。
图22是半导体衬底主要部分的放大横截面视图，展现了图20之后的半导体器件的制造步骤。
图23是半导体衬底主要部分的放大横截面视图，展现了图22之后的半导体器件的制造步骤。
图24是一个平面图，展现了在各个p型井和n型井上形成的栅电极。
图25是半导体衬底主要部分的放大横截面视图，展现了图23之后的半导体器件的制造步骤；和
图26是半导体衬底主要部分的放大横截面视图，展现了由现有制造方法引起的制造故障。
优选实施方式的详细说明
通过优选的实施方式并参考附图将详细描述本发明。在所有用于解释优选实施方式的附图中，同一个部件一般用同一个参考标记表示，以省去重复说明。
首先，将描述由本发明人最新发现的在形成元件隔离槽的步骤中的制造故障。在形成元件隔离槽的步骤中，在硅衬底形成一层薄的热氧化硅膜之后首先沉积一层氮化硅膜，然后用光刻胶膜作掩模进行干蚀刻，除去元件隔离区域中的氮化硅膜。在蚀刻元件隔离区域中的硅衬底的过程中以氮化硅膜作掩模，因为其具有不容易氧化的特性，所以它也起到抗氧化膜的作用，防止位于下面的硅衬底的表面被氧化。
但是，当在氮化硅膜之上形成光刻胶膜时，氮化硅膜的表面会形成异物。该异物被认为是主要由沉积在光刻胶膜之下的一层抗反射膜中的成分衍生而来。然后，在沉积了异物的状态下干蚀刻元件隔离区域中的氮化硅膜时，该异物起蚀刻掩模的作用，并且其下的氮化硅膜没有被除去。相应地，当用氮化硅膜作掩模进行干蚀刻在硅衬底上形成沟槽时，因为在异物之下保留的氮化硅膜之下的部分的硅衬底没有蚀刻，所以在沟槽内部形成针状的硅突起。
因为针状硅突起的顶端非常尖细，所以该突起具有顶端几乎不被氧化的特点，即使在下个步骤中通过热氧化硅衬底在沟槽内壁上形成薄的氧化硅膜之时，并且还具有电场容易集中到突起顶端的特点。相应地，当氧化硅被填埋在沟槽内部形成元件隔离沟槽，然后在活性区域的硅衬底的表面上形成栅氧化膜，并进一步地在其上形成栅电极时，它导致一个问题，即在横越元件隔离槽的栅电极和针状硅突起之间引起介电击穿(dielectric breakdown)。图26是展现由现有制造方法引起的制造中故障的视图。可以看到由于该针状硅突起而导致在元件隔离槽30中形成的针状硅突起31和横越元件隔离槽30所形成的栅电极32之间引起介电击穿。
参考图1至25按照步骤顺序描述根据该实施方式的MISFET的制造方法。
首先，如图1所示，在约800～1000℃下热氧化具有特定电阻率例如约1～10Ωcm的p型单晶硅衬底(简称为衬底)1，在表面上形成厚度约11nm的薄氧化硅膜2，然后通过CVD法在氧化硅膜2之上沉积一层厚度约190nm～200nm的氮化硅膜3。在蚀刻元件隔离区域中的衬底1以形成沟槽的过程中氮化硅膜3被用作掩模，因为它具有不容易氧化的特性，所以它还起到抗氧化膜的作用，防止位于下面的衬底1的表面被氧化。在氮化硅膜3下面形成氧化硅膜2是为了缓和在衬底1和氮化硅膜3之间的边界处产生的应力，并防止出现缺陷，例如因应力而造成的衬底1的表面上的位错。
然后，如图2所示，在氮化硅膜3之上形成作为绝缘膜的例如厚13nm的氧化硅膜4。通过例如作为热氧化法之一的ISSG(现场蒸汽生成)氧化法(该方法为在减压下将氢气和氧气直接注入热加工室中，并在加热的衬底之上进行自由基氧化反应)，形成氧化硅膜4。除ISSG氧化法之外，还可以通过采用CVD法沉积氧化硅膜4。
然后，如图3所示，在氧化硅膜4之上层叠形成抗反射膜(BARC：底部抗反射涂层)5和光刻胶膜6之后，运用曝光和显影除去区域中的抗反射膜5和光刻胶膜6，形成元件隔离槽。在该情况中，如图4所示，氧化硅膜4的表面上会形成异物7。该异物7被认为是主要由氧化硅膜4上形成的抗反射膜5中的成分衍生而来。
然后，在该实施方式中，在运用曝光和显影处理之后，用氢氟酸蚀刻溶液清洗衬底1的表面。由于对如图5所示的暴露在已除去光刻胶膜6和抗反射膜5的区域(元件隔离区域)的氧化硅膜4进行蚀刻，因而移除了在该区域中氧化硅膜4的表面上沉积的异物7。也就是说，绝缘膜(氧化硅膜4)作为保护膜形成，防止在氮化硅膜3上形成异物。而作为***到氮化硅膜3和抗反射膜5之间的氧化硅膜4，其并不限于氧化硅膜，其它薄膜也可以，只要能通过不溶解氮化硅膜3的蚀刻溶液除去，例如也可以***多晶硅膜或非晶硅膜。在该情况中，它们也能起到像氧化硅膜4一样的保护膜的作用，防止在氮化硅膜3上形成异物。
然后，如图6所示，用光刻胶膜6和抗反射膜5作掩模进行干蚀刻，除去元件隔离区域中的氮化硅膜3和其下层的氧化硅膜2，暴露出衬底1的表面。如果在暴露的衬底1的表面仍留有氧化硅膜2，它会导致出现异物，因此衬底1被过度蚀刻，以完全除去氧化硅膜2。衬底1的过度蚀刻的量可以为约10～30nm。
图7为通过干蚀刻暴露的衬底1的放大横截面视图。在用氢氟酸的清洗处理中，如果氧化硅膜4的蚀刻量不够，则有时会部分保留未移除的异物。在该情况中，因为对于干蚀刻，该保留的异物起到掩模的作用，所以当干蚀刻其下层中的氮化硅膜3和氧化硅膜2时，异物7之下的绝缘膜(氧化硅膜4，氮化硅膜3和氧化硅膜2)不会被蚀刻掉，而是保留在衬底1上。通过下面将要描述的步骤除去该异物7和其下的绝缘膜(氧化硅膜4，氮化硅膜3和氧化硅膜2)。
然后，如图8所示，通过灰化除去光刻胶膜6和抗反射膜5，接着，用SC-1溶液(氨水/过氧化氢水溶液的混合溶液)和SC-2溶液(盐酸/过氧化氢水溶液的混合溶液)清洗衬底1的表面，并用氢氟酸蚀刻溶液进行清洗。当进行氢氟酸清洗时，如图9所示，暴露在氮化硅膜3末端之下的氧化硅膜2(图中箭头所示的部分)被蚀刻，并相对氮化硅膜3末端向内侧(活性区域一侧)凹陷。在该情况中，当氧化硅膜2的凹陷量增加时，由于氮化硅膜3和氧化硅膜2的接触面积减少，容易引起它们之间边界处的剥离，因此希望限制凹陷量在不大幅超过氧化硅膜2厚度的范围内。
然后，如图10所示，在约800～1100℃下热氧化衬底1，在暴露于元件隔离区域的衬底1的表面上形成厚度大于氧化硅膜2厚度(例如，约20nm)的氧化硅膜8。通过热氧化，氧化硅膜8从氮化硅膜3末端到其内侧(活性区域一侧)形成鸟嘴形。
然后，如图11所示，用氢氟酸蚀刻溶液除去热氧化形成的氧化硅膜8。通过蚀刻处理，在氮化硅膜3末端之下的衬底1的表面上形成一个适度倾斜的表面，并除去氮化硅膜3之上的氧化硅膜4。此外，即使由于残留的异物使得元件隔离区域中衬底表面上仍留有绝缘膜(氧化硅膜4、氮化硅膜3和氧化硅膜2)，由于氮化硅膜3之下的氧化硅膜2被除去，所以其上的氮化硅膜3和异物7也被移除。也就是说，即使在用氢氟酸蚀刻溶液清洗氮化硅膜3之上的氧化硅膜4的步骤中(参见图5)部分保留了未移除的异物7，它们也会在用氢氟酸蚀刻溶液除去氧化硅膜8的步骤中被同时除去(参见图11)。
然后，如图12所示，用氮化硅膜3作掩模干蚀刻衬底1，在元件隔离区域中的衬底1上形成深度为330nm的沟槽9a。在该加工过程中，当控制蚀刻气体的组成在沟槽9a的侧壁提供一个约80°的锥度时，在随后的步骤中容易向沟槽9a内填充氧化硅膜(11)。
然后，在用SC-1溶液、SC-2溶液和稀释的氢氟酸进行清洗除去沉积在沟槽9a内壁上的蚀刻残留物之后，氧化衬底1在沟槽9a的壁上形成厚度约20nm的氧化硅膜10，如图13所示。氧化硅膜10的形成是为了恢复干蚀刻在沟槽9a内壁上形成的损坏和缓和在下个步骤中填埋在沟槽9a内的氧化硅膜(11)和衬底1之间的边界处所产生的应力。
在该实施方式中，作为氧化衬底1在沟槽9a内壁上形成氧化硅膜10的方法，可采用ISSG氧化法。如上所述，ISSG氧化法是一种在减压下将氢气和氧气直接注入热加工室中并在加热的衬底上进行自由基氧化反应的方法，它具有强大的氧化作用，不仅氧化硅，而且氧化氮化硅。相应地，当采用ISSG氧化法在沟槽9a的内壁上形成氧化硅膜10时，在氮化硅膜3的侧壁和上表面上形成了一层厚度约13nm的氧化硅膜10’，如图14所示。通过ISSG氧化法形成的氧化硅膜10、10’具有一个特点，即相比于通过CVD法沉积的氧化硅膜和通过现有湿氧化法形成的热氧化膜，其对氢氟酸的抗蚀性更高(蚀刻速率更小)。也就是说，相比于将在后续步骤中通过CVD法形成的绝缘膜(氧化硅膜11)，它对含氢氟酸的溶液具有更小的蚀刻速率。也就是说，绝缘膜11是作为一层提供对氢氟酸的抗蚀性的膜形成。如在该实施方式中所述，通常作为抗氧化膜的氮化硅膜3被氧化，在其表面上形成氧化硅膜10’。
然后，如图15所示，在沟槽9a中沉积一层绝缘膜。该绝缘膜可采用例如高密度等离子体CVD法沉积，在衬底1之上包括沟槽9a内部形成氧化硅膜11。所沉积的氧化硅膜11具有很大的厚度，使得沟槽9a上方的膜厚度为约600nm，并且氧化硅膜11在沟槽9a内无间隙地填充。在沟槽9a的内壁和氧化硅膜10之间还可以薄薄地沉积一层氮化硅膜(未说明)。在使填埋在沟槽9a中的氧化硅膜11密实化(收缩配合)时，该氮化硅膜具有抑制在活性区域一侧沟槽9a内壁所形成的氧化硅膜10的厚度增大的效果。形成该氮化硅膜的方法包括在形成氧化硅膜10之前通过CVD法沉积的方法或者在含氮气氛中运用热处理的形成方法。
然后，在进行密实化(收缩配合)-即通过在氮气氛中在1150℃下将衬底热氧化改善填埋在沟槽9a中的氧化硅膜11的膜质量-之后，采用化学机械抛光(CMP)法抛光沟槽9a上方的氧化硅膜11，使其表面平整，如图16所示。用氮化硅膜3作为停止点(stopper)进行抛光，终点为直至氧化硅膜11表面高度与氮化硅膜3相同。相应地，在进行抛光时，在除去氮化硅膜3上表面的氧化硅膜10’的同时，保留了氮化硅膜3侧壁上的氧化硅膜10’。到该步骤为止，完成了元件隔离槽9，其中在沟槽9a内部填埋了氧化硅膜11。此外，在通过CMP法抛光氧化硅膜11时，它也可以通过例如回蚀刻等其它方法进行。可选择地，它还可以通过在进行CMP法之后结合回蚀刻法进行。
然后，在密实化(收缩配合)之后，还可以用光刻胶膜作掩模(未说明)进行干蚀刻，预先除去氮化硅膜3之上的氧化硅膜11。作为该情况中的光刻胶膜构图，可使用在干蚀刻元件隔离区域中的氮化硅膜3的过程中所用的光刻胶膜的反向构图。如上所述，通过预先除去氧化硅膜11，由于可以减少在CMP步骤中对氧化硅膜11的抛光量，因此可缩短CMP步骤中的加工时间。此外，通过减少氧化硅膜11的抛光量，可以减少在各个元件隔离区域中抛光之后膜厚度的散布(scattering)。
然后，如图17所示，回蚀刻元件隔离槽9中填埋的氧化硅膜11和氮化硅膜3侧壁上的氧化硅膜10’，由此使得其表面相对于氮化硅膜3的表面轻微地凹陷，在这之后，采用热磷酸进行湿蚀刻，除去氮化硅膜3，如图18所示。在采用热磷酸的湿蚀刻中，由于氮化硅的蚀刻选择性相对于氧化硅为约30，所以即使当氮化硅膜3完全被除去时，氧化硅膜2、10、10’、11的蚀刻量仍很小。相应地，当采用热磷酸进行湿蚀刻除去氮化硅膜3时，在活性区域中衬底1之上的氧化硅膜2表面和元件隔离槽9中氧化硅膜11表面之间形成一个台阶，并且氮化硅膜3的侧壁上形成的氧化硅膜10’仍保留在氧化硅膜11的侧壁上，如图9中放大的比例尺寸所示。
然后，如图20所示，用氢氟酸蚀刻溶液湿蚀刻氧化硅膜2、10’和11，以降低该台阶。当进行湿蚀刻时，在元件隔离槽9的中心部分附近只有其上表面暴露给蚀刻溶液，而在元件隔离槽9的末端处其上表面和侧边都暴露给蚀刻溶液。然后，由于通过ISSG氧化法形成的氧化硅膜10’相比于通过CVD法沉积的氧化硅膜11具有更小的氢氟酸蚀刻速率(约0.83)，如果在氧化硅膜11的侧壁上形成氧化硅膜10’，则可抑制元件隔离槽末端处硅膜11的凹陷量。相反，如果在氧化硅膜11的侧壁上没有形成氧化硅膜10’，则元件隔离槽9末端处的氧化硅膜11相比于中心部分的氧化硅膜11会大幅向下凹陷，如图21所示。如上所述，根据该实施方式，形成了蚀刻速率比元件隔离槽9中填埋的氧化硅膜11更小的氧化硅膜10’，能减少元件隔离槽9末端处的凹陷量。
然后，如图22所示，在约800～1100℃下热氧化衬底1，在活性区域中的衬底1的表面上形成厚度约15nm的氧化硅膜12。接着，通过氧化硅膜12向衬底1的指定部分离子注入n型杂质(例如磷)，并在其它部分离子注入p型杂质(硼)，然后在约950℃下对衬底进行热处理，使杂质延伸扩散，由此在衬底1的指定部分形成p型井13和在其它部分形成n型井14。
然后，在采用氢氟酸进行湿蚀刻除去衬底1表面上的硅膜12之后，在衬底1之上形成栅绝缘膜15，如图23所示。在栅绝缘膜15处，在约800～850℃下将衬底1热氧化，在其表面上形成厚度约4nm的规则栅氧化膜。接着，在栅绝缘膜15之上形成栅电极16。栅电极16包括一个导电膜，其例如通过如下方法形成：通过CVD法在栅绝缘膜15之上沉积掺磷的多晶硅膜，接着在其上沉积WSi(硅化钨)膜，进一步地，通过CVD法在其上沉积一层氧化硅膜17，然后用光刻胶膜(未说明)作掩模进行干蚀刻对该膜构图。图24为分别展现针对p型井13和n型井14所形成的栅电极16的平面视图。
根据该实施方式，当干蚀刻栅电极材料形成栅电极16时，由于减少了元件隔离槽9末端处的凹陷量，因此没有沿着元件隔离槽9和活性区域(p型井13，n型井14)的边界形成栅电极材料的蚀刻残留物，这样可以防止相邻栅电极16相互之间短路而引起的故障。
然后，如图25所示，在向p型井13内离子注入n型杂质(磷或砷)形成n-型半导体区域18和向n型井14内离子注入p型杂质(硼)形成p-型半导体区域19之后，各相异性蚀刻通过CVD法在衬底1上沉积的氧化硅膜，由此在栅电极16的侧壁上形成侧壁隔片(spacer)20。然后，向p型井13注入n型杂质(磷或砷)，形成高杂质浓度的n+型半导体区域21(源极，漏极)，和向n型井14注入p型杂质(硼)，形成高杂质浓度的p+型半导体区域22(源极，漏极)。到该步骤为止，完成了n沟道型MISFET(Qn)和p沟道型MISFET(Qp)。
根据该实施方式，由于通过减少元件隔离槽9末端处的凹陷量抑制了下述现象，即在活性区域中衬底1的表面上所形成的栅绝缘膜15的厚度在活性区域末端(肩部)局部减少，因此可以抑制各个n沟道型MISFET(Qn)和p沟道型MISFET(Qp)的纽结性。
下面将简要描述本发明中所公开内容中的典型实施方式所获得的效果。
通过在氮化硅膜之上形成氧化硅膜并湿蚀刻该氧化硅膜，可以除去由构成抗反射膜的成分造成的异物。此外，通过在氮化硅膜构图之后运用热氧化和湿法清洗可除去针状突起。这能够防止由针状突起引起的栅电极的介电击穿。因而能改善半导体器件的可靠性。
由于减少了隔离槽末端处的凹陷量，因此在干蚀刻栅电极材料形成栅电极的过程中，不会沿着元件隔离槽和活性区域的边界形成栅电极材料的蚀刻残留物，能防止相邻栅电极相互之间短路而出现的故障。因而能改善半导体器件的可靠性。
由于通过减少元件隔离槽末端处的凹陷量抑制了下述现象，即在活性区域中衬底的表面上所形成的栅绝缘膜的厚度在活性区域末端(肩部)局部减少，因此可以消除MISFET的纽结性。因而能改善半导体器件的可靠性。
本发明人所作的发明已经参考优选的实施方式在上面详细地进行了说明，但是很明显本发明不受上述实施方式的限制，并可在不背离其要点的范围内进行各种改进。
本发明涉及一种半导体集成电路及其制造技术，并特别地它涉及一种适于以下应用的有效技术：制造用于形成微小MISFET(金属绝缘半导体场效应晶体管)的元件隔离结构及其形成方法。

Claims (12)

1.一种制造半导体器件的方法，其包括下列步骤：
(a)在硅衬底的主要表面之上形成第一氧化硅膜之后，形成一层氮化硅膜；
(b)形成光刻胶膜，其中元件隔离区域在氮化硅膜之上是开放的；
(c)用光刻胶作掩模干蚀刻氮化硅膜和第一氧化硅膜，由此暴露出元件隔离区域中的硅衬底；
(d)除去光刻胶膜；
(e)在步骤(d)之后通过用氮化硅作掩模干蚀刻硅衬底，由此在元件隔离区域中的硅衬底上形成沟槽；
(f)在步骤(e)之后通过用ISSG氧化法分别氧化沟槽内部暴露的硅衬底和氮化硅膜，由此在沟槽内壁上形成第二氧化硅膜和在氮化硅膜的上表面和侧壁上形成第三氧化硅膜；
(g)在步骤(f)之后在硅衬底之上包括沟槽内部形成第四氧化硅膜，然后通过化学抛光法除去沟槽之外的第四氧化硅膜，保留沟槽内部的第四氧化硅膜，由此在元件隔离区域中的硅衬底上形成元件隔离槽；
(h)通过湿蚀刻除去氮化硅膜；和
(i)在步骤(h)之后，对第一、第三和第四氧化硅膜进行湿蚀刻处理。
2.根据权利要求1的制造半导体器件的方法，其在步骤(g)和步骤(h)之间进一步包括一个步骤：
(j)回蚀刻第三和第四氧化硅膜，由此使第三和第四氧化硅膜的表面凹陷至低于氮化硅膜的部分。
3.根据权利要求1的制造半导体器件的方法，其在步骤(i)之后进一步包括下列步骤：
(k)氧化硅衬底，由此在元件隔离槽包围的活性区域中的硅衬底表面上形成第五氧化硅膜；
(l)在步骤(k)之后引入用于在硅衬底中形成井的杂质。
4.根据权利要求3的制造半导体器件的方法，其在步骤(l)之后进一步包括一个步骤：
(m)在硅衬底表面之上形成栅绝缘膜，并在栅绝缘膜之上形成MISFET的栅电极。
5.一种制造半导体器件的方法，其包括下列步骤：
(a)在硅衬底的主要表面之上形成第一氧化硅膜之后，形成一层氮化硅膜；
(b)在氮化硅膜之上形成第二氧化硅膜，然后形成光刻胶膜，其中元件隔离区域在第二氧化硅膜之上是开放的；
(c)在步骤(b)之后，对元件隔离区域暴露的第二氧化硅膜进行湿蚀刻处理；
(d)在步骤(c)之后通过用光刻胶膜作掩模干蚀刻氮化硅膜和第一氧化硅膜，由此暴露出元件隔离区域中的硅衬底；
(e)在步骤(d)之后，除去光刻胶膜，然后通过湿蚀刻除去在氮化硅上形成的第二氧化硅膜；
(f)在步骤(e)之后通过用氮化硅膜作掩模干蚀刻硅衬底，由此在元件隔离区域中的硅衬底上形成沟槽；
(g)在步骤(f)之后通过采用ISSG氧化法分别氧化沟槽内部暴露的硅衬底和氮化硅膜，由此在沟槽内壁上形成第三氧化硅膜和在氮化硅膜的上表面和侧壁上形成第四氧化硅膜；
(h)在步骤(g)之后在硅衬底之上包括沟槽内部形成第五氧化硅膜，在步骤(g)之后通过化学机械抛光法或在化学机械抛光法之后进行回蚀刻，除去沟槽之外的第五氧化硅膜，由此在元件隔离区域中的硅衬底上形成元件隔离槽；
(i)通过湿蚀刻除去氮化硅膜；和
(j)在步骤(i)之后，对第一、第四和第五氧化硅膜进行湿蚀刻处理。
6.根据权利要求5的制造半导体器件的方法，其中第二氧化硅膜通过热氧化法形成。
7.根据权利要求5的制造半导体器件的方法，其中第二氧化硅膜通过CVD法形成。
8.根据权利要求5的制造半导体器件的方法，其中用硅膜代替第二氧化硅膜。
9.根据权利要求5的制造半导体器件的方法，其中在光刻胶膜之下设置一层抗反射膜。
10.根据权利要求5的制造半导体器件的方法，其在步骤(e)和步骤(f)之间进一步包括下列步骤：
(k)对元件隔离区域中暴露的硅衬底进行湿蚀刻处理，由此使氮化硅膜末端之下所暴露的第一氧化硅膜的末端相对于氮化硅膜的末端向内侧凹陷；
(l)热氧化硅衬底，由此在元件隔离区域中暴露的硅衬底的表面之上形成厚度大于第一氧化硅膜的第六氧化硅膜；和
(m)通过湿蚀刻除去第六氧化硅膜，由此在氮化硅膜末端之下的硅衬底的表面形成倾斜的表面。
11.根据权利要求5的制造半导体器件的方法，其在步骤(j)之后进一步包括下列步骤：
(n)氧化硅衬底，由此在元件隔离槽包围的活性区域中的硅衬底表面之上形成第七氧化硅膜；和
(o)在步骤(n)之后引入用于在硅衬底中形成井的杂质。
12.根据权利要求11的制造半导体器件的方法，其在步骤(o)之后进一步包括一个步骤：
(p)在硅衬底表面之上形成栅绝缘膜，并在栅绝缘膜之上形成MISFET的栅电极。
CN2008101376717A 2004-01-14 2005-01-13 制造半导体器件的方法 Expired - Fee Related CN101330038B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP007167/2004 2004-01-14
JP2004007167A JP4825402B2 (ja) 2004-01-14 2004-01-14 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100018237A Division CN100550340C (zh) 2004-01-14 2005-01-13 制造半导体器件的方法

Publications (2)

Publication Number Publication Date
CN101330038A CN101330038A (zh) 2008-12-24
CN101330038B true CN101330038B (zh) 2010-06-02

Family

ID=34737296

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2005100018237A Expired - Fee Related CN100550340C (zh) 2004-01-14 2005-01-13 制造半导体器件的方法
CN2008101376717A Expired - Fee Related CN101330038B (zh) 2004-01-14 2005-01-13 制造半导体器件的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB2005100018237A Expired - Fee Related CN100550340C (zh) 2004-01-14 2005-01-13 制造半导体器件的方法

Country Status (5)

Country Link
US (1) US7303951B2 (zh)
JP (1) JP4825402B2 (zh)
KR (1) KR20050074915A (zh)
CN (2) CN100550340C (zh)
TW (1) TW200532896A (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US7148120B2 (en) * 2004-09-23 2006-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming improved rounded corners in STI features
KR100745967B1 (ko) * 2006-07-28 2007-08-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN101393892B (zh) * 2007-09-20 2010-06-09 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US7851374B2 (en) * 2007-10-31 2010-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon wafer reclamation process
JP4598047B2 (ja) * 2007-11-27 2010-12-15 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP5691074B2 (ja) * 2008-08-20 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20100072514A (ko) * 2008-12-22 2010-07-01 주식회사 동부하이텍 반도체 소자의 제조 방법
CN101819929B (zh) * 2009-02-27 2012-03-21 中芯国际集成电路制造(上海)有限公司 制造分离栅极存储器浮栅的方法
JP2011044503A (ja) 2009-08-19 2011-03-03 Sharp Corp 半導体装置の製造方法、及び、半導体装置
CN101719468B (zh) * 2009-11-10 2012-06-20 上海宏力半导体制造有限公司 一种可减小侧墙坡度的氧化层制造方法
CN102237266A (zh) * 2010-04-29 2011-11-09 中芯国际集成电路制造(上海)有限公司 半导体制造工艺中减少柱状缺陷的方法
CN102386057B (zh) * 2010-09-01 2013-10-23 上海宏力半导体制造有限公司 一种降低半导体衬底表面磷浓度的方法
JP5958950B2 (ja) * 2011-07-13 2016-08-02 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
CN102446743A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 建立有源区氮化硅膜应用数据库的工艺方法
CN103107065B (zh) * 2011-11-15 2017-04-05 黄辉 一种基于纳米线有序排列的纳米线器件的制备方法
CN103137463A (zh) * 2011-11-30 2013-06-05 上海华虹Nec电子有限公司 深沟槽刻蚀工艺针刺状缺陷的解决方法
CN103632952B (zh) * 2012-08-29 2016-12-21 无锡华润华晶微电子有限公司 多层复合膜中悬空台阶的消除方法
KR102086626B1 (ko) * 2012-11-23 2020-03-11 한국전자통신연구원 자기 정렬 박막 트랜지스터 및 그 제조 방법
CN104241115A (zh) * 2013-06-14 2014-12-24 上海华虹宏力半导体制造有限公司 减少深沟槽硅蚀刻针状缺陷的处理方法
US9105687B1 (en) 2014-04-16 2015-08-11 Nxp B.V. Method for reducing defects in shallow trench isolation
CN105097491B (zh) 2014-04-30 2018-09-21 无锡华润上华科技有限公司 一种基于氮氧化硅抗反射层的化学机械平坦化工艺
JP6310802B2 (ja) 2014-07-28 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN111341724B (zh) * 2018-12-19 2022-11-04 上海新微技术研发中心有限公司 浅沟槽隔离工艺及浅沟槽隔离结构
CN111244167B (zh) * 2020-01-19 2023-07-04 上海华虹宏力半导体制造有限公司 栅极沟槽填充方法
WO2022241064A1 (en) * 2021-05-13 2022-11-17 Texas Instruments Incorporated Shallow trench isolation processing with local oxidation of silicon

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1293452A (zh) * 1999-10-12 2001-05-02 三星电子株式会社 沟道隔离结构、具有该结构的半导体器件以及沟道隔离方法
US6258692B1 (en) * 1998-10-30 2001-07-10 United Microelectronics Corp. Method forming shallow trench isolation

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2877361A (en) * 1957-04-12 1959-03-10 Holmes Electric Protective Com Burglar alarm system
US3161742A (en) * 1961-08-24 1964-12-15 Specialties Dev Corp Magnetic intruder and fire deterctor
US3187129A (en) * 1962-04-05 1965-06-01 Mosler Res Products Inc Magnetic switch assembly
US3668579A (en) * 1970-11-09 1972-06-06 Door Alarm Device Corp Magnetic door alarm
US3813663A (en) * 1972-11-10 1974-05-28 D Perkins Electrical locking alarm system
JPS632371A (ja) 1986-06-23 1988-01-07 Hitachi Ltd 半導体装置
JPH02260660A (ja) 1989-03-31 1990-10-23 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
US4945340A (en) * 1989-04-25 1990-07-31 Pittway Corporation Tamper-resistant magnetic security system
US5332992A (en) * 1993-04-06 1994-07-26 Randall Woods Security alarm switch
US5530428A (en) * 1993-04-06 1996-06-25 Woods; Randall Security alarm switch
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5673021A (en) * 1996-05-22 1997-09-30 Woods; Randall Magnetic switch assembly for detecting unauthorized opening of doors or windows
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
US5880659A (en) * 1997-03-17 1999-03-09 Woods; Randell Magnetic switch assembly for detecting unauthorized opening of doors or windows
KR20000013397A (ko) * 1998-08-07 2000-03-06 윤종용 트렌치 격리 형성 방법
JP3955404B2 (ja) 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6297126B1 (en) * 1999-07-12 2001-10-02 Chartered Semiconductor Manufacturing Ltd. Silicon nitride capped shallow trench isolation method for fabricating sub-micron devices with borderless contacts
JP3439388B2 (ja) * 1999-07-27 2003-08-25 日本電気株式会社 半導体装置の製造方法
US20020197823A1 (en) * 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device
US6506987B1 (en) * 2001-07-19 2003-01-14 Randy Woods Magnetic switch
US6602792B2 (en) * 2001-08-02 2003-08-05 Macronix International Co., Ltd. Method for reducing stress of sidewall oxide layer of shallow trench isolation
US6963281B2 (en) * 2001-09-14 2005-11-08 Honeywell International Inc. Tamper resistant magnetic contact apparatus for security systems
US6784077B1 (en) * 2002-10-15 2004-08-31 Taiwan Semiconductor Manufacturing Co. Ltd. Shallow trench isolation process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258692B1 (en) * 1998-10-30 2001-07-10 United Microelectronics Corp. Method forming shallow trench isolation
CN1293452A (zh) * 1999-10-12 2001-05-02 三星电子株式会社 沟道隔离结构、具有该结构的半导体器件以及沟道隔离方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP平11-135609A 1999.05.21

Also Published As

Publication number Publication date
CN100550340C (zh) 2009-10-14
KR20050074915A (ko) 2005-07-19
CN101330038A (zh) 2008-12-24
US20050153521A1 (en) 2005-07-14
JP4825402B2 (ja) 2011-11-30
JP2005203508A (ja) 2005-07-28
CN1641854A (zh) 2005-07-20
US7303951B2 (en) 2007-12-04
TW200532896A (en) 2005-10-01

Similar Documents

Publication Publication Date Title
CN101330038B (zh) 制造半导体器件的方法
US5151381A (en) Method for local oxidation of silicon employing two oxidation steps
JP4633554B2 (ja) フラッシュメモリ素子の製造方法
US10115625B2 (en) Methods for removal of hard mask
JP4646743B2 (ja) 半導体装置の製造方法
US7271060B2 (en) Semiconductor processing methods
US20080032483A1 (en) Trench isolation methods of semiconductor device
JP2003017555A (ja) 半導体集積回路装置およびその製造方法
US7271066B2 (en) Semiconductor device and a method of manufacturing the same
US6313007B1 (en) Semiconductor device, trench isolation structure and methods of formations
JP4843205B2 (ja) 半導体素子の製造方法
JP2000315768A (ja) 半導体装置の製造方法
JP2008084975A (ja) 半導体装置、およびその製造方法
KR100673224B1 (ko) 플래시 메모리 소자의 제조 방법
KR100710191B1 (ko) 반도체 소자의 제조 방법
KR19990017051A (ko) 반도체 장치의 소자분리 방법
JP4549039B2 (ja) 半導体集積回路の製造方法
KR19990042453A (ko) 반도체소자의 소자분리막 제조방법
TWI304630B (zh)
KR100570203B1 (ko) 게이트전극 형성방법
KR100430582B1 (ko) 반도체 소자의 제조 방법
JP2005277384A (ja) 半導体素子の製造方法
KR100854905B1 (ko) 플래시 메모리 소자의 제조 방법
KR20060117431A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20020003031A (ko) 반도체소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100906

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO TO, JAPAN TO: KANAGAWA, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20100906

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20140113