JP4825402B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、半導体基板に素子分離溝(Shallow Trench Isolation;ＳＴＩ)を製造するプロセスに適用して有効な技術に関する。
半導体基板に素子分離溝を形成する一般的な方法は、次の通りである。まず、単結晶シリコン基板を熱酸化してその表面に薄い酸化シリコン膜を形成し、さらにその上部にＣＶＤ(Chemical Vapor Deposition)法で窒化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜および酸化シリコン膜を除去する。次に、上記フォトレジスト膜を除去し、窒化シリコン膜をマスクにしたドライエッチングで基板に溝を形成した後、基板を熱酸化することによって、溝の内壁に薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたエッチングダメージの除去と、後の工程で溝の内部に埋め込まれる酸化シリコン膜のストレス緩和を目的として形成される。
次に、溝の内部を含む基板上にＣＶＤ法で厚い酸化シリコン膜を堆積した後、基板を熱処理し、溝の内部に埋め込んだ酸化シリコン膜を緻密に焼締め（デンシファイ）する。続いて、化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で窒化シリコン膜の上部の酸化シリコン膜を除去し、溝の内部のみに酸化シリコン膜を残した後、不要となった窒化シリコン膜をエッチングで除去する。
上記のような方法で形成される素子分離溝は、窒化シリコン膜を除去したときのシリコン基板の表面と、素子分離溝内の酸化シリコン膜の表面との間に段差が生じるために、その後の洗浄工程で素子分離溝の端部の酸化シリコン膜が下方に後退（リセス）するという現象が発生する。
そのため、活性領域の基板表面に形成するゲート酸化膜が活性領域の端部（肩部）で局所的に薄くなり、この肩部にゲート電圧の電界が集中する結果、低いゲート電圧でもドレイン電流が流れてしまう現象（キンク特性と呼ばれる）が生じることが知られており、これを解決する対策として、活性領域の肩部に丸みを付ける技術などが提案されている。
例えば、特開昭６３−２３７１号公報（特許文献１参照）は、上記のような素子分離溝によって囲まれた基板の活性領域にチャネル幅が１μｍ以下の微細なＭＩＳＦＥＴを形成した場合、しきい値電圧(Ｖth)が低下する、いわゆる狭チャネル効果が顕在化し、デバイスとして使用不可能になる問題を指摘している。そして、このような狭チャネル効果を抑制するために、基板に溝を形成した後、９５０℃のウェット酸化を行なって活性領域の肩部に曲率（丸み）を持たせると共に、活性領域の肩部のゲート酸化膜を厚くすることによって、しきい値電圧の低下を防ぐ技術を開示している。
特開平２−２６０６６０号公報（特許文献２参照）は、概略次のような方法によって活性領域の肩部に丸みを付けている。まず、半導体基板の素子形成領域を酸化膜と耐酸化性膜の積層膜からなるマスクで覆い、この状態で基板を熱酸化することによって、素子分離領域の基板面にその一端が素子形成領域に食い込むように酸化膜を形成する。次に、上記耐酸化性膜をマスクにしたウェットエッチングによって、素子分離領域の上記酸化膜を除去し、続いて上記耐酸化性膜をマスクにした反応性イオンエッチングによって、素子分離領域の基板に溝を形成した後、基板を熱酸化することによって、上記溝の内壁面に熱酸化膜を形成し、併せて溝の肩部に丸みを付ける。
特開昭６３−２３７１号公報 特開平２−２６０６６０号公報
本発明者は、従来の素子分離溝形成方法を検討した結果、次のような問題点を新規に見出した。前述したように、素子分離溝を形成する工程では、まずシリコン基板上に薄い熱酸化シリコン膜を介して窒化シリコン膜を堆積し、次に、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜を除去する。この窒化シリコン膜は、素子分離領域のシリコン基板をエッチングして溝を形成する際のマスクとして使用するが、酸化されにくい性質を持つので、その下部のシリコン基板の表面が酸化されるのを防ぐ耐酸化膜としても機能する。
ところが、上記窒化シリコン膜上にフォトレジスト膜を形成すると、窒化シリコン膜の表面に異物が発生する。この異物は、主としてフォトレジスト膜の下層に設ける反射防止膜中の成分に由来するものと考えられ、このような異物による製造不良が引き起こされるという問題がある。
本発明の目的は、素子分離溝形成工程時において誘発される製造不良の要因を取り除く技術を提供することにある。
本発明の他の目的は、半導体装置の信頼性を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置の製造方法は、以下の工程を含んでいる。
（ａ）シリコン基板の主面上に第１酸化シリコン膜を介して窒化シリコン膜を形成する工程、
（ｂ）前記窒化シリコン膜上に第２酸化シリコン膜を形成した後、素子分離領域が開口されたフォトレジスト膜を前記第２酸化シリコン膜上に形成する工程、
（ｃ）前記工程（ｂ）の後、前記素子分離領域に露出した前記第２酸化シリコン膜に対してウェットエッチング処理を施す工程、
（ｄ）前記工程（ｃ）の後、前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第１酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
（ｅ）前記フォトレジスト膜を除去する工程、
（ｆ）前記工程（ｅ）の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
（ｇ）前記溝の内部を含む前記シリコン基板上に第３酸化シリコン膜を形成した後、前記溝の外部の前記第３酸化シリコン膜を化学的機械研磨法、または化学的機械研磨法を行った後にエッチバックを行う方法で除去し、前記溝の内部に前記第３酸化シリコン膜を残すことによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
（ｈ）前記窒化シリコン膜を除去する工程。
本発明の半導体装置の製造方法は、以下の工程を含んでいる。
（ａ）シリコン基板の主面上に第１酸化シリコン膜を介して窒化シリコン膜を形成する工程、
（ｂ）前記窒化シリコン膜上に、素子分離領域が開口されたフォトレジスト膜を形成する工程、
（ｃ）前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第１酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
（ｄ）前記フォトレジスト膜を除去する工程、
（ｅ）前記工程（ｄ）の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
（ｆ）前記工程（ｅ）の後、ＩＳＳＧ酸化法を用いて前記溝の内部に露出した前記シリコン基板および前記窒化シリコン膜をそれぞれ酸化することによって、前記溝の内壁に第２酸化シリコン膜を形成し、前記窒化シリコン膜の上面および側壁に第３酸化シリコン膜を形成する工程、
（ｇ）前記工程（ｆ）の後、前記溝の内部を含む前記シリコン基板上に第４酸化シリコン膜を形成した後、前記溝の外部の前記第４酸化シリコン膜を化学的機械研磨法で除去し、前記溝の内部に前記第４酸化シリコン膜を残すことによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
（ｈ）前記窒化シリコン膜をウェットエッチングで除去する工程、
（ｉ）前記工程（ｈ）の後、前記第１、第３および第４酸化シリコン膜に対してウェットエッチング処理を施す工程。
素子分離溝工程時において誘発される製造不良の起因を取り除くことができる。
また、半導体装置の信頼性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
まず、本願発明者が新たに見出した素子分離溝形成工程における製造不良について述べる。素子分離溝を形成する工程では、まずシリコン基板上に薄い熱酸化シリコン膜を介して窒化シリコン膜を堆積し、次に、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜を除去する。この窒化シリコン膜は、素子分離領域のシリコン基板をエッチングして溝を形成する際のマスクとして使用するが、酸化されにくい性質を持つので、その下部のシリコン基板の表面が酸化されるのを防ぐ耐酸化膜としても機能する。
ところが、上記窒化シリコン膜上にフォトレジスト膜を形成すると、窒化シリコン膜の表面に異物が発生する。この異物は、主としてフォトレジスト膜の下層に設ける反射防止膜中の成分に由来するものと考えられ、そして、この異物が付着した状態で素子分離領域の窒化シリコン膜をドライエッチングすると、異物がエッチングのマスクとなってその下部の窒化シリコン膜が除去されずに残る。そのため、次に、窒化シリコン膜をマスクにしたドライエッチングでシリコン基板に溝を形成すると、異物の下部に残った窒化シリコン膜の下部はシリコン基板がエッチングされないために、溝の内部に針状のシリコン突起が形成される。
この針状突起は、その先端部が極めて細いために、次の工程でシリコン基板を熱酸化して溝の内壁に薄い酸化シリコン膜を形成しても、突起の先端部は殆ど酸化されないという特徴や、突起の先端部に電界が集中し易いという特徴を備えている。そのため、溝の内部に酸化シリコン膜を埋め込んで素子分離溝を形成した後、活性領域のシリコン基板の表面にゲート酸化膜を形成し、さらにその上部にゲート電極を形成すると、素子分離溝上を横切るゲート電極と針状のシリコン突起との間で絶縁破壊が生じるという問題を引き起こす。図２６は従来の製造方法によって引き起こされる製造不良について示した図である。素子分離溝３０に形成された針状のシリコン突起３１と、素子分離溝３０の上を横切るように形成されたゲート電極３２がこの針状のシリコン突起に起因して絶縁破壊を引き起こしていることが分かる。
本実施の形態によるＭＩＳＦＥＴの製造方法を図１〜図２５を用いて工程順に説明する。
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン基板（以下、単に基板という）１を約８００〜１１００℃で熱酸化して、その表面に膜厚１１ｎｍ程度の薄い酸化シリコン膜２を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１９０ｎｍ〜２００ｎｍ程度の窒化シリコン膜３を堆積する。窒化シリコン膜３は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用するが、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐ耐酸化膜としても機能する。窒化シリコン膜３の下部の酸化シリコン膜２は、基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
次に、図２に示すように、窒化シリコン膜３上に絶縁膜として、例えば、膜厚１３ｎｍ程度の酸化シリコン膜４を形成する。酸化シリコン膜４は、例えば熱酸化法の一種であるＩＳＳＧ(In-Situ Steam Generation)酸化法（減圧した熱処理チャンバ内に水素と酸素を直接導入し、加熱した基板上でラジカル酸化反応を行う方法）で形成する。酸化シリコン膜４は、ＩＳＳＧ酸化法の他、ＣＶＤ法を用いて堆積することもできる。
次に、図３に示すように、酸化シリコン膜４の上部に反射防止膜（ＢＡＲＣ；Bottom-Anti-Reflective Coating）５とフォトレジスト膜６とを重ねて形成した後、露光および現像を行うことによって、素子分離溝を形成すべき領域の反射防止膜５とフォトレジスト膜６とを除去する。このとき、図４に示すように、酸化シリコン膜４の表面に異物７が発生する。この異物７は、主として酸化シリコン膜４上に形成された反射防止膜５を構成する成分に由来するものと考えられる。
そこで、本実施の形態では、上記した露光、現像処理を行った後、基板１の表面をフッ酸系のエッチング液で洗浄する。このフッ酸洗浄処理を行うことにより、図５に示すように、フォトレジスト膜６と反射防止膜５とが除去された領域（素子分離領域）に露出した酸化シリコン膜４がエッチングされるので、この領域の酸化シリコン膜４の表面に付着していた異物７がリフトオフされる。すなわち、絶縁膜（酸化シリコン膜４）は、窒化シリコン膜３上に異物が形成されることを防止するための、保護膜として形成されている。なお、ここでは窒化シリコン膜３と反射防止膜５との間に酸化シリコン膜４を介在させたが、酸化シリコン膜４に限定されるものではなく、窒化シリコン膜３が溶解しないエッチング液によって除去できる他の薄膜、例えば多結晶シリコン膜、アモルファスシリコン膜などを介在させてもよい。その場合も、酸化シリコン膜４と同様に、窒化シリコン膜３上に異物が形成されることを防止するための保護膜として機能させることができる。
次に、図６に示すように、上記フォトレジスト膜６と反射防止膜５とをマスクにしたドライエッチングによって、素子分離領域の窒化シリコン膜３とその下層の酸化シリコン膜２とを除去し、基板１の表面を露出させる。このとき、露出した基板１の表面に酸化シリコン膜２が残っていると異物発生の原因となるので、基板１をオーバーエッチングして酸化シリコン膜２を完全に除去する。このときの基板１のオーバーエッチング量は、１０〜３０ｎｍ程度あればよい。
図７は、上記ドライエッチングによって露出した基板１の拡大断面図である。前述したフッ酸洗浄処理の際、酸化シリコン膜４のエッチング量が不十分であったりすると、異物７の一部がリフトオフされずに残ることがある。この場合は、残った異物７がドライエッチングのマスクとなるので、図に示すように、窒化シリコン膜３とその下層の酸化シリコン膜２とをドライエッチングしたときに、異物７の下方の絶縁膜（酸化シリコン膜４、窒化シリコン膜３および酸化シリコン膜２）がエッチングされず、基板１上に残ってしまう。このとき、基板１上に残った異物７とその下方の絶縁膜（酸化シリコン膜４、窒化シリコン膜３および酸化シリコン膜２）は、後述する工程で除去する。
次に、図８に示すように、フォトレジスト膜６と反射防止膜５とをアッシングで除去し、続いてＳＣ−１液（アンモニア水／過酸化水素水の混合液）およびＳＣ−２液（塩酸／過酸化水素水の混合液）を使って基板１の表面を洗浄した後、フッ酸系のエッチング液による洗浄を行う。このフッ酸洗浄処理を行なうと、図９に示すように、窒化シリコン膜３の端部下（図の矢印で示す箇所）に露出した酸化シリコン膜２がエッチングされ、窒化シリコン膜３の端部よりも内側（活性領域側）へ後退する。このとき、酸化シリコン膜２の後退量を大きくすると、窒化シリコン膜３と酸化シリコン膜２との接触面積が減少し、両者の界面で剥離が生じ易くなるので、この後退量は、酸化シリコン膜２の膜厚を大きく超えない範囲に止めることが望ましい。
次に、図１０に示すように、基板１を約８００〜１１００℃で熱酸化することによって、素子分離領域に露出していた基板１の表面に、酸化シリコン膜２よりも厚い膜厚（例えば２０ｎｍ程度）の酸化シリコン膜８を形成する。この熱酸化処理を行なうことにより、窒化シリコン膜３の端部からその内側（活性領域側）へ向かって酸化シリコン膜８がバーズビーク(bird's beak)状に成長する。
次に、図１１に示すように、上記の熱酸化処理で形成した酸化シリコン膜８をフッ酸系のエッチング液で除去する。このエッチング処理を行なうことにより、窒化シリコン膜３の端部下の基板１表面に緩い傾斜面が形成されると共に、窒化シリコン膜３上の酸化シリコン膜４が除去される。さらに、素子分離領域の基板１の表面に、残留異物に起因する絶縁膜（酸化シリコン膜４、窒化シリコン膜３および酸化シリコン膜２）が残っていた場合でも、窒化シリコン膜３の下部の酸化シリコン膜２が除去されるので、その上部の窒化シリコン膜３や異物７がリフトオフされる。すなわち、窒化シリコン膜３上の酸化シリコン膜４をフッ酸系のエッチング液で洗浄する工程（図５参照）で異物７の一部がリフトオフされずに残った場合でも、酸化シリコン膜８をフッ酸系のエッチング液で除去する上記の工程（図１１参照）で同時に除去することができる。
次に、図１２に示すように、窒化シリコン膜３をマスクにして基板１をドライエッチングすることにより、素子分離領域の基板１に深さ３３０ｎｍ程度の溝９ａを形成する。このとき、エッチングガスの組成を調節し、溝９ａの側壁に８０°程度のテーパを設けることにより、後の工程で溝９ａの内部に酸化シリコン膜（１１）が充填され易くなる。
次に、ＳＣ−１液、ＳＣ−２液および希フッ酸を使った洗浄によって、溝９ａの内壁に付着したエッチング残渣を除去した後、図１３に示すように、基板１を酸化することによって、溝９ａの内壁に膜厚２０ｎｍ程度の酸化シリコン膜１０を形成する。この酸化シリコン膜１０は、溝９ａの内壁に生じたドライエッチングのダメージを回復させると共に、次の工程で溝９ａの内部に埋め込む酸化シリコン膜（１１）と基板１との界面に生じるストレスを緩和するために形成する。
本実施の形態では、基板１を酸化して溝９ａの内壁に酸化シリコン膜１０を形成する方法として、ＩＳＳＧ酸化法を用いる。ＩＳＳＧ酸化法は、前述したように、減圧した熱処理チャンバ内に水素と酸素を直接導入し、加熱した基板上でラジカル酸化反応を行う方法であり、シリコンだけでなく窒化シリコンも酸化するという強力な酸化作用を有している。従って、このＩＳＳＧ酸化法を用いて溝９ａの内壁に酸化シリコン膜１０を形成すると、図１４に示すように、窒化シリコン膜３の上面と側壁とに膜厚１３ｎｍ程度の酸化シリコン膜１０’が形成される。ＩＳＳＧ酸化法で形成された酸化シリコン膜１０、１０’は、ＣＶＤ法で堆積した酸化シリコン膜や既存のウェット酸化法で形成した熱酸化膜に比べて、フッ酸に対するエッチング耐性が高い（エッチングレートが小さい）という特徴がある。すなわち、後の工程でＣＶＤ法によって形成される絶縁膜（酸化シリコン膜１１）よりもフッ酸を含む溶液に対するエッチングレートが小さい。言い換えれば、酸化シリコン膜１０、１０’は耐フッ酸用の膜として形成されている。このように、本実施の形態では、本来、耐酸化膜として機能する窒化シリコン膜３を積極的に酸化してその表面に酸化シリコン膜１０’を形成する。
次に、図１５に示すように、溝９ａ内に絶縁膜を堆積する。この絶縁膜は、例えば高密度プラズマＣＶＤ法を用いて溝９ａの内部を含む基板１上に酸化シリコン膜１１を用いて堆積することができる。酸化シリコン膜１１は、溝９ａの上部の膜厚が６００ｎｍ程度となるような厚い膜厚で堆積し、溝９ａの内部に隙間なく酸化シリコン膜１１を充填する。なお、溝９ａの内壁と酸化シリコン膜１０との間に窒化シリコン膜(図示せず)を薄く堆積してもよい。この窒化シリコン膜は、溝９ａに埋め込んだ酸化シリコン膜１１をデンシファイ（焼き締め）する際に、溝９ａの内壁に形成された酸化シリコン膜１０が活性領域側に厚く成長するのを抑制する作用がある。この窒化シリコン膜の形成方法としては、酸化シリコン膜１０を形成する前にＣＶＤ法で堆積する方法や、窒素を含む雰囲気中で熱処理を施すことによって形成する方法が挙げられる。
次に、約１１５０℃の窒素雰囲気中で基板１を熱酸化することによって、溝９ａに埋め込んだ酸化シリコン膜１１の膜質を改善するためのデンシファイ（焼き締め）処理を行った後、図１６に示すように、化学的機械研磨（ＣＭＰ）法を用いて溝９ａの上部の酸化シリコン膜１１を研磨することにより、その表面を平坦化する。この研磨は、窒化シリコン膜３をストッパに用いて行ない、酸化シリコン膜１１の表面の高さが窒化シリコン膜３のそれと同じになった時点を終点とする。従って、この研磨を行うと、窒化シリコン膜３の上面の酸化シリコン膜１０’は除去されるが、窒化シリコン膜３の側壁には酸化シリコン膜１０’が残留する。ここまでの工程により、溝９ａの内部に酸化シリコン膜１１が埋め込まれた素子分離溝９が完成する。また、ここでは酸化シリコン膜１１の研磨をＣＭＰ法によって行うが、他の方法として、例えば、エッチバック法によっておこなうこともできる。または、ＣＭＰ法を行った後にエッチバック法を組み合わせて行うことも可能である。
ここで、デンシファイ（焼き締め）処理を行った後、ＣＭＰ工程に先立って、フォトレジスト膜をマスクにしたドライエッチングで窒化シリコン膜３の上部の酸化シリコン膜１１を、ドライエッチング法等によりあらかじめ除去することもできる（図示せず）。このときのフォトレジスト膜のパターンは、素子分離領域の窒化シリコン膜３をドライエッチングするときに使用したフォトレジスト膜の反転パターンを使用することができる。このように、酸化シリコン膜１１を予め除去することにより、ＣＭＰ工程での酸化シリコン膜１１の研磨量を減らすことができるため、ＣＭＰ工程の処理時間を短縮することができる。また、酸化シリコン膜１１の研磨量を減らしたことで、各素子分離領域における研磨後の膜厚のばらつきを低減することができる。
次に、図１７に示すように、素子分離溝９に埋め込まれた酸化シリコン膜１１と窒化シリコン膜３の側壁の酸化シリコン膜１０’をエッチバックしてそれらの表面を窒化シリコン膜３のそれよりも僅かに下方に後退させた後、図１８に示すように、熱リン酸を用いたウェットエッチングによって、窒化シリコン膜３を除去する。熱リン酸を用いたウェットエッチングは、酸化シリコンに対する窒化シリコンのエッチング選択比が約３０程度であることから、窒化シリコン膜３を完全に除去しても酸化シリコン膜２、１０、１０’、１１のエッチング量は、僅かである。従って、熱リン酸を用いたウェットエッチングで窒化シリコン膜３を除去すると、図１９に拡大して示すように、活性領域の基板１上の酸化シリコン膜２の表面と、素子分離溝９内の酸化シリコン膜１１の表面との間に段差が発生すると共に、窒化シリコン膜３の側壁に形成されていた酸化シリコン膜１０’が酸化シリコン膜１１の側壁に残留する。
次に、図２０に示すように、上記段差を低減するために、フッ酸系のエッチング液を使って酸化シリコン膜２、１０’、１１をウェットエッチングする。このウェットエッチングを行うと、素子分離溝９の中央部付近では、その上面のみがエッチング液に晒されるのに対し、素子分離溝９の端部では、その上面と側面とがエッチング液に晒される。ところが、ＩＳＳＧ酸化法で形成した酸化シリコン膜１０’は、ＣＶＤ法で堆積した酸化シリコン膜１１に比べて、フッ酸に対するエッチングレートが小さい（約０．８３程度）ことから、酸化シリコン膜１１の側壁に酸化シリコン膜１０’が形成されている場合には、素子分離溝９の端部における酸化シリコン膜１１の後退（リセス）量が抑制される。これに対し、酸化シリコン膜１１の側壁に酸化シリコン膜１０’が形成されていない場合には、図２１に示すように、素子分離溝９の端部の酸化シリコン膜１１が中央部の酸化シリコン膜１１に比べて大きく下方に後退（リセス）する。このように、素子分離溝９に埋め込んだ酸化シリコン膜１１よりもエッチングレートが小さい酸化シリコン膜１０’を素子分離溝９の端部に形成する本実施の形態によれば、素子分離溝９の端部の後退（リセス）量を低減することができる。
次に、図２２に示すように、基板１を約８００〜１１００℃で熱酸化して活性領域の基板１の表面に膜厚１５ｎｍ程度の酸化シリコン膜１２を形成する。続いて、酸化シリコン膜１２を通じて基板１の一部にｎ型不純物（例えばリン）をイオン注入し、他部にｐ型不純物（ホウ素）をイオン注入した後、基板１を約９５０℃で熱処理して上記不純物を引き延ばし拡散することにより、基板１の一部にｐ型ウエル１３を形成し、他部にｎ型ウエル１４を形成する。
次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜１２を除去した後、図２３に示すように、基板１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、基板１を約８００〜８５０℃で熱酸化することによって、その表面に膜厚４ｎｍ程度の清浄なゲート酸化膜を形成する。続いてゲート絶縁膜１５の上部にゲート電極１６を形成する。ゲート電極１６は導電性膜からなり、例えばゲート絶縁膜１５上にリンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法でＷＳｉ（タングステンシリサイド）膜を堆積し、さらにその上部にＣＶＤ法で酸化シリコン膜１７を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。図２４は、ｐ型ウエル１３、ｎ型ウエル１４のそれぞれに形成されたゲート電極１６を示す平面図である。
本実施の形態によれば、素子分離溝９の端部の後退（リセス）量が低減されることにより、ゲート電極材料をドライエッチングしてゲート電極１６を形成する際、素子分離溝９と活性領域（ｐ型ウエル１３、ｎ型ウエル１４）との境界部に沿ってゲート電極材料のエッチング残りが生じることがないので、隣接するゲート電極１６同士が短絡する不良の発生を防止することができる。
次に、図２５に示すように、ｐ型ウエル１３にｎ型不純物（リンまたはヒ素）をイオン注入してｎ-型半導体領域１８を形成し、ｎ型ウエル１４にｐ型不純物（ホウ素）をイオン注入してｐ-型半導体領域１９を形成した後、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方的にエッチングすることによって、ゲート電極１６の側壁にサイドウォールスペーサ２０を形成する。その後、ｐ型ウエル１３にｎ型不純物（リンまたはヒ素）をイオン注入することによって高不純物濃度のｎ+型半導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエル１４にｐ型不純物（ホウ素）をイオン注入することによって高不純物濃度のｐ+型半導体領域２２（ソース、ドレイン）を形成する。ここまでの工程により、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が完成する。
本実施の形態によれば、素子分離溝９の端部の後退（リセス）量が低減されることにより、活性領域の基板１の表面に形成されるゲート絶縁膜１５が活性領域の端部（肩部）で局所的に薄くなる現象が抑制されるので、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のそれぞれのキンク特性を抑制することができる。
以上、本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
反射防止膜を構成する成分に起因する異物を除去するために窒化シリコン膜上に酸化シリコン膜を形成するし、この酸化シリコン膜をウェットエッチングすることにより、異物を除去できる。また、窒化シリコン膜をパターニング後に熱酸化、ウェット洗浄を行うことにより、針状突起を除去できる。これにより、針状突起に起因するゲート電極の絶縁破壊を防止することができる。これにより半導体装置の信頼性を向上することができる。
素子分離溝の端部の後退（リセス）量が低減されることにより、ゲート電極材料をドライエッチングしてゲート電極を形成する際、素子分離溝と活性領域との境界部に沿ってゲート電極材料のエッチング残りが生じることがないので、隣接するゲート電極同士が短絡する不良の発生を防止することができる。これにより半導体装置の信頼性を向上することができる。
素子分離溝の端部の後退（リセス）量が低減されることにより、活性領域の基板の表面に形成されるゲート酸化膜が活性領域の端部（肩部）で局所的に薄くなる現象が抑制されるので、ＭＩＳＦＥＴのキンク特性を抑制することができる。これにより半導体装置の信頼性を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細なＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を形成するための素子分離構造およびその形成プロセスに適用して有効な技術に関する。
本発明の一実施の形態である半導体装置の製造工程を示す半導体基板の要部断面図である。 図１に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図２に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図３の要部拡大断面図である。 図３に続く半導体装置の製造工程を示す半導体基板の要部拡大断面図である。 図５に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図６の要部拡大断面図である。 図６に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図８の要部拡大断面図である。 図８に続く半導体装置の製造工程を示す半導体基板の要部拡大断面図である。 図１０に続く半導体装置の製造工程を示す半導体基板の要部拡大断面図である。 図１１に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図１２に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図１３に続く半導体装置の製造工程を示す半導体基板の要部拡大断面図である。 図１４に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図１５に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図１６に続く半導体装置の製造工程を示す半導体基板の要部拡大断面図である。 図１７に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図１８の要部拡大断面図である。 図１８に続く半導体装置の製造工程を示す半導体基板の要部拡大断面図である。 比較例の製造工程を示す半導体基板の要部拡大断面図である。 図２０に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 図２２に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 ｐ型ウエル、ｎ型ウエルのそれぞれに形成されたゲート電極を示す平面図である。 図２３に続く半導体装置の製造工程を示す半導体基板の要部断面図である。 従来の製造方法によって引き起こされる製造不良を示す半導体基板の要部拡大断面図である。
符号の説明
１ シリコン基板
２ 酸化シリコン膜
３ 窒化シリコン膜
４ 酸化シリコン膜
５ 反射防止膜
６ フォトレジスト膜
７ 異物
８ 酸化シリコン膜
９ 素子分離溝
９ａ 溝
１０、１０’１１、１２ 酸化シリコン膜
１３ ｐ型ウエル
１４ ｎ型ウエル
１５ ゲート絶縁膜
１６ ゲート電極
１７ 酸化シリコン膜
１８ ｎ-型半導体領域
１９ ｐ-型半導体領域
２０ サイドウォールスペーサ
２１ ｎ+型半導体領域
２２ ｐ+型半導体領域
３０ 素子分離溝
３１ シリコン突起
３２ ゲート電極
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (18)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）シリコン基板の主面上に第１酸化シリコン膜を介して窒化シリコン膜を形成する工程、
    （ｂ）前記窒化シリコン膜上に第２酸化シリコン膜を形成した後、素子分離領域が開口されたフォトレジスト膜を前記第２酸化シリコン膜上に形成する工程、
    （ｃ）前記工程（ｂ）の後、前記素子分離領域に露出した前記第２酸化シリコン膜に対してウェットエッチング処理を施す工程、
    （ｄ）前記工程（ｃ）の後、前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第１酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
    （ｅ）前記フォトレジスト膜を除去する工程、
    （ｆ）前記工程（ｅ）の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
    （ｇ）前記溝の内部を含む前記シリコン基板上に第３酸化シリコン膜を形成した後、前記溝の外部の前記第３酸化シリコン膜を化学的機械研磨法、または化学的機械研磨法を行った後にエッチバックを行う方法で除去し、前記溝の内部に前記第３酸化シリコン膜を残すことによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
    （ｈ）前記窒化シリコン膜を除去する工程。
  2. 請求項１記載の半導体装置の製造方法において、前記第２酸化シリコン膜は、熱酸化法によって形成することを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記第２酸化シリコン膜は、ＣＶＤ法によって形成することを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記第２酸化シリコン膜に代えてシリコン膜を用いることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記フォトレジスト膜の下層に反射防止膜を設けることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記工程（ｅ）と前記工程（ｆ）との間に、さらに、
    （ｉ）前記素子分離領域に露出した前記シリコン基板に対してウェットエッチング処理を施すことにより、前記窒化シリコン膜の端部下に露出した前記第１酸化シリコン膜の端部を前記窒化シリコン膜の端部よりも内側へ後退させる工程、
    （ｊ）前記シリコン基板を熱酸化することによって、前記素子分離領域に露出した前記シリコン基板の表面に、前記第１酸化シリコン膜よりも厚い膜厚を有する第４酸化シリコン膜を形成する工程、
    （ｋ）前記第４酸化シリコン膜をウェットエッチングで除去することによって、前記窒化シリコン膜の端部下の前記シリコン基板表面に傾斜面を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記工程（ｈ）の後、さらに、
    （ｌ）前記シリコン基板にウエルを形成するための不純物を導入する工程、
    を含むことを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、前記工程（ｈ）の後、さらに、
    （ｍ）前記シリコン基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にＭＩＳＦＥＴのゲート電極を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記工程（ｆ）と前記工程（ｇ）との間に、さらに、
    （ｎ）前記シリコン基板を酸化することによって、前記溝の内壁に第５酸化シリコン膜を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、前記第５酸化シリコン膜は、ＩＳＳＧ酸化法によって形成し、前記窒化シリコン膜の表面を同時に酸化することを特徴とする半導体装置の製造方法。
  11. 以下の工程を含む半導体装置の製造方法：
    （ａ）シリコン基板の主面上に第１酸化シリコン膜を介して窒化シリコン膜を形成する工程、
    （ｂ）前記窒化シリコン膜上に第２酸化シリコン膜を形成した後、素子分離領域が開口されたフォトレジスト膜を前記第２酸化シリコン膜上に形成する工程、
    （ｃ）前記工程（ｂ）の後、前記素子分離領域に露出した前記第２酸化シリコン膜に対してウェットエッチング処理を施す工程、
    （ｄ）前記工程（ｃ）の後、前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第１酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
    （ｅ）前記フォトレジスト膜を除去する工程、
    （ｆ）前記工程（ｅ）の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
    （ｇ）前記工程（ｆ）の後、ＩＳＳＧ酸化法を用いて前記溝の内部に露出した前記シリコン基板および前記窒化シリコン膜をそれぞれ酸化することによって、前記溝の内壁に第３酸化シリコン膜を形成し、前記窒化シリコン膜の上面および側壁に第４酸化シリコン膜を形成する工程、
    （ｈ）前記工程（ｇ）の後、前記溝の内部を含む前記シリコン基板上に第５酸化シリコン膜を形成し、前記溝の外部の前記第５酸化シリコン膜を化学的機械研磨法、または化学的機械研磨法を行った後にエッチバックを行う方法で除去することによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
    （ｉ）前記窒化シリコン膜をウェットエッチングで除去する工程、
    （ｊ）前記工程（ｉ）の後、前記第１、第４および第５酸化シリコン膜に対してウェットエッチング処理を施す工程。
  12. 請求項１１記載の半導体装置の製造方法において、前記第２酸化シリコン膜は、熱酸化法によって形成することを特徴とする半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、前記第２酸化シリコン膜は、ＣＶＤ法によって形成することを特徴とする半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、前記第２酸化シリコン膜に代えてシリコン膜を用いることを特徴とする半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、前記フォトレジスト膜の下層に反射防止膜を設けることを特徴とする半導体装置の製造方法。
  16. 請求項１１記載の半導体装置の製造方法において、前記工程（ｅ）と前記工程（ｆ）との間に、さらに、
    （ｋ）前記素子分離領域に露出した前記シリコン基板に対してウェットエッチング処理を施すことにより、前記窒化シリコン膜の端部下に露出した前記第１酸化シリコン膜の端部を前記窒化シリコン膜の端部よりも内側へ後退させる工程、
    （ｌ）前記シリコン基板を熱酸化することによって、前記素子分離領域に露出した前記シリコン基板の表面に、前記第１酸化シリコン膜よりも厚い膜厚を有する第６酸化シリコン膜を形成する工程、
    （ｍ）前記第６酸化シリコン膜をウェットエッチングで除去することによって、前記窒化シリコン膜の端部下の前記シリコン基板表面に傾斜面を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  17. 請求項１１記載の半導体装置の製造方法において、前記工程（ｊ）の後、さらに、
    （ｎ）前記シリコン基板を酸化することによって、前記素子分離溝によって囲まれた活性領域の前記シリコン基板の表面に第７酸化シリコン膜を形成する工程、
    （ｏ）前記工程（ｎ）の後、前記シリコン基板にウエルを形成するための不純物を導入する工程、
    を含むことを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、前記工程（ｏ）の後、さらに、
    （ｐ）前記シリコン基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にＭＩＳＦＥＴのゲート電極を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
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