CN109390019A - 存储***及其操作方法 - Google Patents

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Abstract

提供了一种存储***及其操作方法。一种存储***包括：半导体存储装置，所述半导体存储装置用于通过响应于操作命令而执行内部操作来输出就绪/繁忙(R/B)信号，并且通过响应于状态检查命令而执行状态检查操作来输出状态数据；以及控制器，所述控制器用于向半导体存储装置输出操作命令和状态检查命令，并且基于R/B信号确定状态数据的有效性。

Description

存储***及其操作方法
技术领域
本公开的各种实施方式涉及包括非易失性存储装置的存储***，并且更具体地，涉及能够高效地管理状态检查数据的存储***以及用于操作该存储***的方法。
背景技术
用于计算机环境的范例已经改变为普遍存在的允许用户随时随地访问计算机***的计算***。为此，诸如移动电话、数码相机、膝上型计算机等的便携式电子装置的使用迅速增加。便携式电子装置通常采用使用用于存储数据的存储装置(即，数据存储装置)的存储***。数据存储装置可用作便携式电子装置的主存储装置或辅助存储装置。
由于不包括机械驱动单元，所以使用存储装置的数据存储装置提供优异的稳定性和耐用性。另外，存储装置的优点在于它可快速访问数据并且消耗少量功率。具有这些优点的存储装置的非限制性示例包括通用串行总线(USB)存储装置、具有各种接口的存储卡、固态驱动器(SSD)等。
发明内容
实施方式提供了一种能够确定作为状态检查操作的结果而获得的状态数据是否有效的存储***以及一种用于操作该存储***的方法。
根据本公开的一方面，提供一种存储***，该存储***包括：半导体存储装置，所述半导体存储装置被配置为通过响应于操作命令而执行内部操作来输出就绪/繁忙R/B信号，并且通过响应于状态检查命令而执行状态检查操作来输出状态数据；以及控制器，所述控制器被配置为将所述操作命令和所述状态检查命令输出到所述半导体存储装置，并且基于所述R/B信号确定所述状态数据的有效性。
根据本公开的一方面，提供一种存储***，该存储***包括：半导体存储装置，所述半导体存储装置被配置为通过执行状态检查操作来输出状态数据；存储器单元，所述存储器单元被配置为响应于所述半导体存储装置的就绪/繁忙R/B信号而输出R/B检查信号；以及处理器，所述处理器被配置为基于所述R/B检查信号来确定所述状态数据是否有效。
根据本公开的一方面，提供一种用于操作存储***的方法，该方法包括以下步骤：响应于操作命令而执行内部操作；根据所述内部操作生成其信号电平被切换的就绪/繁忙R/B信号；存储指示所述R/B信号的信号电平被切换的切换信息；响应于状态检查命令而执行状态检查操作，并且生成所述状态检查操作的结果作为状态数据；根据所存储的切换信息生成R/B检查信号；以及基于所述R/B检查信号确定所述状态数据的有效性。
附图说明
图1是例示根据本公开的一个实施方式的包括半导体存储装置和控制器的存储***的框图。
图2是例示根据本公开的一个实施方式的在包括处理器、存储器单元、状态检查电路和就绪/繁忙(R/B)信号发生电路在内的存储***中发送和接收的信号的图。
图3是例示根据本公开的一个实施方式的半导体存储装置的框图。
图4是例示根据本公开的一个实施方式的存储单元阵列的图。
图5是例示根据本公开的一个实施方式的存储块的电路图。
图6是示出根据本公开的一个实施方式的用于操作存储***的方法的流程图。
图7是例示根据本公开的一个实施方式的就绪/繁忙(R/B)信号的定时图。
图8是例示根据本公开的另一实施方式的存储***的框图。
图9是例示根据本公开的另一实施方式的存储***的应用示例的框图。
图10是例示根据本公开的另一实施方式的包括存储***的计算***的框图。
具体实施方式
现在将参照附图在下文中更全面地描述示例实施方式；然而，示例实施方式可按照不同的形式来实施，并且不应该被解释为受本文阐述的实施方式限制。相反，提供这些实施方式以使得本公开将是彻底的和完整的，并且将示例实施方式的范围充分地传达给本领域技术人员。
在附图中，为了说明清楚，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可在这两个元件之间存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。
在以下详细描述中，仅通过例示的方式已经示出和描述了本公开的仅某些示例性实施方式。如本领域技术人员将认识到的，所描述的实施方式可按照各种不同的方式进行修改，这些不同的方式全都不脱离本公开的精神或范围。因此，附图和说明书在本质上被认为是说明性的而不是限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，该元件可直接连接或直接联接到另一元件，或者以在其间插置一个或更多中间元件的方式间接连接或间接联接到另一元件。此外，当元件被称为“包括”组件时，除非有不同的公开，否则这表示该元件还可包括另一组件而不是排除另一组件。
本文使用的术语仅用于描述特定实施方式的目的，而不意图限制本发明。
如本文所使用的，除非上下文另有明确指示，否则单数形式也可包括复数形式。
在下文中，将参照附图详细描述本发明的各种实施方式。
图1是例示根据本公开的一个实施方式的包括半导体存储装置100和控制器200的存储***300的框图。
图2是例示在根据本公开的一个实施方式的存储***(例如，图1的包括处理器201、存储器单元(memory unit)202、状态检查电路101和就绪/繁忙(R/B)信号发生电路102的存储***300)中发送和接收的信号的图。
参照图1和图2，存储***300可包括半导体存储装置100和控制器200。
半导体存储装置100可响应于控制器200的控制而操作。半导体存储装置100可包括具有多个存储块的存储单元阵列。在一个实施方式中，半导体存储装置100可以是闪存装置。
半导体存储装置100可通过通道CH从控制器200接收命令和地址，并且访问存储单元阵列中的由地址选择的区域。也就是说，半导体存储装置100可在由地址选择的区域上执行与命令对应的内部操作。
例如，半导体存储装置100可执行包括编程操作、读取操作、擦除操作等的一般操作。在编程操作中，半导体存储装置100可在由地址选择的存储单元阵列的区域中编程或写入数据。在读取操作中，半导体存储装置100可从由地址选择的存储单元阵列的区域读取数据。在擦除操作中，半导体存储装置100可擦除存储在由地址选择的存储单元阵列的区域中的数据。
半导体存储装置100可包括状态检查电路101和R/B信号发生电路102。在半导体存储装置100的一般操作被执行之后，控制器200可接收状态检查命令。如果从控制器200接收到状态检查命令，则状态检查电路101可确定半导体存储装置100中包括的多个存储块当中的对应存储块是一般操作被正常执行的正常存储块还是坏存储块。在一些实施方式中，状态检查电路101可通过对对应存储块执行状态检查操作来确定该对应存储块是正常存储块还是坏存储块。在确定了对应存储块之后，状态检查电路101可将状态数据Status DATA输出到控制器200的处理器201。
R/B信号发生电路102可向控制器200的存储器单元202输出指示半导体存储装置100是与就绪状态对应还是与繁忙状态对应的R/B信号R/B。
当半导体存储装置100与就绪状态对应时，这可意味着对应半导体存储装置100已经完成了与命令对应的诸如编程操作、读取操作或擦除操作之类的内部操作，然后待机。
当半导体存储装置100与繁忙状态对应时，这可意味着对应半导体存储装置100仍在执行与命令对应的诸如编程操作、读取操作或擦除操作之类的内部操作。
在一个实施方式中，R/B信号发生电路102可通过区别于通道CH的R/B线(未示出)联接到控制器200，并且可通过R/B线输出R/B信号。例如，当R/B信号R/B作为逻辑值“高”被禁用时，这可意味着半导体存储装置100与就绪状态对应，并且当R/B信号R/B作为逻辑值“低”被启用时，这可意味着半导体存储装置100与繁忙状态对应。
控制器200可包括处理器201和存储器单元202。处理器201可响应于从主机(未示出)接收到的命令(或请求)而控制半导体存储装置100。在状态检查操作中，处理器201可从状态检查电路101接收状态数据Status DATA，以确定半导体存储装置100的状态。另外，处理器201可从存储器单元202接收R/B检查信号R/B_Check，以检查半导体存储装置100的内部操作是否已经完成，从而确定状态数据Status DATA的有效性。例如，处理器201可根据R/B检查信号R/B_Check仅在半导体存储装置100的内部操作被完全执行时确定状态数据Status DATA有效。当根据R/B检查信号R/B_Check确定半导体存储装置100的内部操作未被执行时，即使在从半导体存储装置100接收到状态数据Status DATA时，处理器201也可通过使状态数据Status DATA无效来确定状态检查操作被错误地执行。
存储器单元202可从半导体存储装置100的R/B信号发生电路102接收R/B信号R/B，可存储R/B信号R/B的切换信息，并且可将所存储的切换信息作为R/B检查信号R/B_Check输出。在一些实施方式中，存储器单元202可存储指示R/B信号R/B的信号电平从第一电平(例如，低电平)切换到第二电平(例如，高电平)的切换信息。例如，当在半导体存储装置100执行内部操作之后内部操作完成时，R/B信号发生电路102可输出其信号电平从低电平切换到高电平的R/B信号R/B。存储器单元202可存储指示R/B信号R/B的信号电平从第一电平切换到第二电平的切换信息，并且可将所存储的切换信息作为具有第一信号电平的R/B检查信号R/B_Check输出。另选地，当R/B信号R/B的信号电平不从第一电平切换到第二电平时，存储器单元202可输出具有第二信号电平的R/B检查信号R/B_Check。
如上所述，根据本公开的实施方式，控制器200的处理器201可确定仅在半导体存储装置100执行内部操作之后接收到的状态数据Status DATA是有效的。相比而言，处理器201可将除了被确定为有效状态数据的那些状态数据以外的状态数据Status DATA确定为由于状态检查操作被错误执行而引起的无效数据。
控制器200可通过通道CH控制半导体存储装置100。控制器200可响应于来自主机(未示出)的请求而命令半导体存储装置100。当R/B信号R/B表示就绪状态时，控制器200可命令半导体存储装置100执行特定操作。当R/B信号R/B表示繁忙状态时，控制器200可待机直到R/B信号R/B表示就绪状态，并然后命令半导体存储装置100。
在一个实施方式中，控制器200可控制半导体存储装置100执行编程操作、读取操作、擦除操作等。在编程操作中，控制器200可通过通道CH向半导体存储装置100提供编程命令、地址和数据。在读取操作中，控制器200可通过通道CH向半导体存储装置100提供读取命令和地址。在擦除操作中，控制器200可通过通道CH向半导体存储装置100提供擦除命令和地址。
图3是例示根据本公开的一个实施方式的半导体存储装置(例如，图1的半导体存储装置100)的框图。
参照图3，半导体存储装置100可包括存储单元阵列110和***电路120。***电路120可包括地址解码器121、电压生成器122、读取和写入电路123、输入和输出电路124以及控制逻辑125。
存储单元阵列110可通过行线RL联接到地址解码器121。存储单元阵列110可通过位线BL联接到读取和写入电路123。
存储单元阵列110可包括多个存储块。多个存储块中的每一个可包括多个页。多个页中的每一个可包括多个存储单元(memory cell)。在一个实施方式中，多个存储单元可以是非易失性存储单元。这将参照图4和图5更详细地描述。
地址解码器121可通过行线RL联接到存储单元阵列110。地址解码器121可响应于控制逻辑125的控制而控制行线RL。地址解码器121可从控制逻辑125接收地址ADDR。
在一个实施方式中，半导体存储装置100的编程操作和读取操作可按照页为单位执行。在编程操作和读取操作中，地址ADDR可包括块地址和行地址。地址解码器121可对所接收的地址ADDR中的块地址进行解码。地址解码器121可根据解码后的块地址选择一个存储块。地址解码器121可被配置为对所接收的地址ADDR中的行地址进行解码。地址解码器121可根据解码后的行地址来选择所选存储块中的任何一页。
在一个实施方式中，半导体存储装置100的擦除操作可按照存储块为单位执行。在擦除操作中，地址ADDR可包括块地址。地址解码器121可对块地址进行解码并且根据解码后的块地址来选择一个存储块。
在一个实施方式中，地址解码器121可包括块解码器、行解码器、地址缓冲器等。
电压生成器122可响应于控制逻辑125的控制而进行操作。电压生成器122可通过使用提供给半导体存储装置100的外部电源电压来生成内部电源电压。例如，电压生成器122可通过调节外部电源电压来生成内部电源电压。所生成的内部电源电压可被提供给地址解码器121、读取和写入电路123、输入和输出电路124以及控制逻辑125，以用作半导体存储装置100的操作电压。
电压生成器122可通过使用外部电源电压和内部电源电压中的至少一个来生成多个电压。在一个实施方式中，电压生成器122可包括接收内部电源电压的多个泵电容器(pumping capacitor)，并且通过响应于控制逻辑125的控制而选择性地激活多个泵电容器来生成多个电压。例如，电压生成器122可生成要施加到行线RL的各种电压，并且将所生成的电压提供给地址解码器121。
读取和写入电路123可通过位线BL联接到存储单元阵列110。读取和写入电路123可响应于控制逻辑125的控制而操作。
在编程操作中，读取和写入电路123可将数据DATA从输入和输出电路124传送到位线BL。所选页的存储单元可根据所传送的数据DATA进行编程。在读取操作中，读取和写入电路123可通过位线BL从所选页的存储单元读取数据DATA，并且可将所读取的数据DATA输出到输入和输出电路124。在擦除操作中，读取和写入电路123可使位线BL浮置。
在状态检查操作中，读取和写入电路123可检查所选存储块的状态，并且可将检查到的状态输出到控制逻辑125。
控制逻辑125可联接到地址解码器121、电压生成器122、读取和写入电路123以及输入和输出电路124。控制逻辑125可从输入和输出电路124接收命令CMD和地址ADDR。控制逻辑125可控制半导体存储装置100执行与命令CMD对应的内部操作。控制逻辑125可向地址解码器121发送地址ADDR。
控制逻辑125可包括状态检查电路101和就绪/繁忙(R/B)信号发生电路102。状态检查电路101和R/B信号发生电路102可分别与参照图1描述的状态检查电路101和R/B信号发生电路102对应。控制逻辑125可将半导体存储装置100的状态检查操作的结果作为状态数据Status DATA并且将关于半导体存储装置100的操作状态的信息作为R/B信号R/B输出到图1的控制器200。
图4是例示根据本公开的一个实施方式的存储单元阵列(例如，图3的存储单元阵列110)的图。
参照图4，存储单元阵列110可包括多个存储块BLK1至BLKz。每个存储块可具有三维(3D)结构。每个存储块可包括堆叠在基板(未示出)上方的多个存储单元。多个存储单元可沿+X方向、+Y方向和+Z方向布置。虽然图4示出了具有3D结构的存储块，但是本公开不限于此，并且还可按照二维结构来实现。
图5是例示根据本公开的一个实施方式的存储块(例如，图4的存储单元阵列110中包括的存储块)的电路图。
在图4中，存储单元阵列110可被配置为包括多个存储块BLK1至BLKz。然而，为了便于描述，在图5中代表性地例示了存储块BLK1和存储块BLK2。存储块BLK1和存储块BLK2可具有共用位线BL1至BLm和公共源极线CSL的结构。
参照图5，存储块BLK1和存储块BLK2可联接到多条位线BL1至BLm。
存储块BLK1可包括多个单元串ST1至STm。多个单元串ST1至STm可分别联接在多条位线BL1至BLm与公共源极线CSL之间。多个单元串ST1至STm中的每一个可包括源极选择晶体管SST、串联联接的多个存储单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST可联接到源极选择线SSL1。多个存储单元C0至Cn可分别联接至各条字线WL。漏极选择晶体管DST可联接到漏极选择线DSL1。公共源极线CSL可联接到源极选择晶体管SST的源极。位线BL1至BLm中的每一条可联接到对应漏极选择晶体管DST的漏极。
存储块BLK2可按照与存储块BLK1的结构相似的结构来配置。也就是说，存储块BLK2可包括多个单元串ST1至STm。多个单元串ST1至STm可分别联接在多条位线BL1至BLm与公共源极线CSL之间。多个单元串ST1至STm中的每一个可包括源极选择晶体管SST、串联联接的多个存储单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST可联接到源极选择线SSL2。多个存储单元C0至Cn可分别联接到各条字线WL。漏极选择晶体管DST可联接到漏极选择线DSL2。公共源极线CSL可联接到源极选择晶体管SST的源极。位线BL1至BLm中的每一条可联接到对应漏极选择晶体管DST的漏极。
如上所述，存储块BLK1和存储块BLK2可按照彼此相似的结构来配置，并且可被设计为具有其中漏极选择线DSL1和DSL2以及源极选择线SSL1和SSL2彼此电隔离的结构。
图6是例示根据本公开的一个实施方式的用于操作存储***的方法的流程图。例如，存储***可以是图1和图2中的存储***300。
图7是例示根据本公开的一个实施方式的就绪/繁忙(R/B)信号的定时图。
在描述根据本公开的一个实施方式的用于操作存储***的方法时，将参照图1至图7。
控制器200可响应于来自主机(未示出)的请求而命令半导体存储装置100。在一个实施方式中，控制器200可控制半导体存储装置100执行编程操作、读取操作、擦除操作等。在编程操作中，控制器200可通过通道CH向半导体存储装置100提供编程命令、地址和数据。在读取操作中，控制器200可通过通道CH向半导体存储装置100提供读取命令和地址。在擦除操作中，控制器200可通过通道CH向半导体存储装置100提供擦除命令和地址。
在步骤S610处，半导体存储装置100可响应于从控制器200接收的命令而执行诸如编程操作、读取操作或擦除操作之类的一般操作。
此时，当半导体存储装置100执行内部操作时，控制逻辑125的R/B信号发生电路102可输出R/B信号R/B。例如，R/B信号R/B可如图7所示在繁忙时段中具有低电平。
如果半导体存储装置100的内部操作完成，则R/B信号发生电路102可切换R/B信号R/B并且输出切换后的R/B信号R/B。例如，R/B信号发生电路102可如图7所示在繁忙时段变为就绪时段的时间点A处将R/B信号R/B的第一电平(例如，低电平)切换为第二电平(例如，高电平)，并且输出具有高电平的R/B信号R/B。
然后，控制器200的存储器单元202可接收R/B信号R/B，并且在步骤S620处将指示R/B信号R/B的信号电平从低电平切换到高电平的切换信息存储。
如果半导体存储装置100的内部操作完成，则控制器200可向半导体存储装置100发送用于状态检查操作的命令。半导体存储装置100可响应于用于状态检查操作的命令来执行状态检查操作。
控制逻辑125可控制读取和写入电路123检查存储单元阵列110中包括的多个存储块当中的对应存储块的状态。在步骤S630处，控制逻辑125的状态检查电路101可根据关于从读取和写入电路123接收到的对应存储块的状态的信息向控制器200发送状态数据Status DATA。
控制器200的存储器单元202可将所存储的切换信息作为R/B检查信号R/B_Check输出。例如，当在半导体存储装置100执行内部操作之后内部操作完成时，存储器单元202可存储指示R/B信号R/B的信号电平从第一电平(例如，低电平)切换到第二电平(例如，高电平)的切换信息，并且将所存储的切换信息作为具有第一信号电平的R/B检查信号R/B_Check输出。当半导体存储装置100不执行内部操作时，存储器单元202可输出具有第二信号电平的R/B检查信号R/B_Check。
然后，在步骤S640处，控制器200的处理器201可从存储器单元202接收R/B检查信号R/B_Check，以检查半导体存储装置100的内部操作是否已被完全执行，从而确定状态数据Status DATA的有效性。例如，处理器201可根据R/B检查信号R/B_Check仅在半导体存储装置100的内部操作被完全执行时确定状态数据Status DATA有效。当根据R/B检查信号R/B_Check确定半导体存储装置100的内部操作未被执行时，即使在从半导体存储装置100接收到状态数据Status DATA时，处理器201也可通过使状态数据Status DATA无效来确定状态检查操作被错误地执行。
如上所述，根据本公开的实施实施方式，控制器200的处理器201可确定仅在半导体存储装置100执行内部操作之后接收到的状态数据Status DATA有效。相比而言，处理器201可将除了被确定为有效状态数据的那些状态数据以外的状态数据Status DATA确定为由于错误地执行状态检查操作而引起的无效数据。因此，可提高状态检查操作的可靠性。
图8是例示根据本公开的另一实施方式的存储***1000的框图。
参照图8，存储***1000可包括半导体存储装置100和控制器1100。
半导体存储装置100可按照与参照图1描述的方式类似的方式来配置和操作。因此，将省略其详细描述。
控制器1100可联接在主机Host与半导体存储装置100之间。控制器1100可响应于来自主机Host的请求而访问半导体存储装置100。例如，控制器1100可控制半导体存储装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100可提供半导体存储装置100与主机Host之间的接口。控制器1100可驱动用于控制半导体存储装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储接口1140和误差校正块1150。RAM 1110可与图1所示的存储器单元202对应，并且处理单元1120可与图1中所示的处理器201对应。
主机接口1130可包括用于在主机Host与控制器1100之间交换数据的协议。在一个示例性实施方式中，控制器1100可通过诸如以下各种接口协议中的至少一种与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成式驱动电子(IDE)协议和专用协议等。
存储接口1140可与半导体存储装置100接口连接。例如，存储接口1140可包括NAND接口或NOR接口。
误差校正块1150可通过使用误差校正码(ECC)来检测并校正从半导体存储装置100接收到的数据的错误。例如，处理单元1120可基于误差校正块1150的错误检测结果来控制半导体存储装置100调整读取电压并执行重新读取。在一个示例性实施方式中，误差校正块1150可被提供为控制器1100的组件。
控制器1100和半导体存储装置100可集成到一个半导体装置中。在示例性实施方式中，控制器1100和半导体存储装置100可集成到一个半导体装置中，以构成存储卡。例如，控制器1100和半导体存储装置100可集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(例如，SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或MMCmicro)、SD卡(例如，SD、miniSD、microSD或SDHC)或通用闪存存储(UFS)这样的存储卡。
控制器1100和半导体存储装置100可集成到一个半导体装置中以构成半导体驱动器(例如，固态硬盘(SSD))。半导体驱动器SSD可包括被配置为将数据存储在半导体存储器中的储存装置。如果存储***1000被用作半导体驱动器SSD，则可显著提高联接至存储***1000的主机Host的运行速度。
作为另一示例，存储***1000可被设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置这样的电子装置的各种组件中的一种、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置或者构成计算***的各种组件中的一种。
在示例性实施方式中，半导体存储装置100或存储***1000可按照各种形式封装。例如，半导体存储装置100或存储***1000可按照以下方式封装：诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle封装裸片、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四边引线扁平封装(MQFP)、薄四边扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、薄四边扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆栈封装(WSP)。
图9是例示根据本公开的另一实施方式的存储***2000(例如，图8的存储***1000)的应用示例的框图。
参照图9，存储***2000可包括半导体存储装置2100和控制器2200。半导体存储装置2100可包括多个半导体存储芯片。多个半导体存储芯片可被分成多个组。
在图9中，例示了多个组通过第一通道CH1至第k通道CHk与控制器2200进行通信。每个半导体存储芯片可按照与参照图1描述的半导体存储装置100类似的方式来配置和操作。
来自被划分成多个组的多个半导体存储芯片中的每个组可通过一个公共通道与控制器2200通信。控制器2200可与参照图8描述的控制器1100类似地配置。控制器2200可通过多个通道CH1至CHk来控制半导体存储装置2100的多个存储芯片。
图10是例示根据本公开的另一实施方式的包括存储***(例如，参照图9描述的存储***2000)的计算***3000的框图。
参照图10，计算***3000可包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500和存储***2000。
存储***2000可通过***总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可存储在存储***2000中。
在图10中，尽管例示了半导体存储装置2100可通过控制器2200联接到***总线3500，但是本公开不限于此，并且半导体存储装置2100可直接联接到***总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图10中，尽管参照图9中描述的存储***2000对计算***3000进行例示，但是存储***2000可被参照图8所述的存储***1000替代。此外，在一个示例性实施方式中，计算***3000可被配置为包括参照图8和图9描述的存储***1000和2000二者。
根据本公开，在半导体存储装置的状态检查操作中，通过检查半导体存储装置的就绪/繁忙(R/B)信号是否被切换来确定状态数据的有效性，从而可提高状态检查操作的可靠性。
本文已经公开了示例性实施方式，尽管采用了特定术语，但是这些术语仅仅以通用的和描述性意义而不是限制性目的来进行使用和解释。在一些情况下，如在提交申请时的本领域普通技术人员所显而易见的，除非另有特别说明，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与其它实施方式相关地描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解，可在不脱离如所附的权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年8月14日提交的韩国专利申请No.10-2017-0103160的优先权，该韩国专利申请的全部公开内容通过引用并入本文。

Claims (20)

1.一种存储***，该存储***包括：
半导体存储装置，所述半导体存储装置被配置为通过响应于操作命令而执行内部操作来输出就绪/繁忙R/B信号，并且通过响应于状态检查命令而执行状态检查操作来输出状态数据；以及
控制器，所述控制器被配置为向所述半导体存储装置输出所述操作命令和所述状态检查命令，并且基于所述R/B信号确定所述状态数据的有效性。
2.根据权利要求1所述的存储***，其中，所述半导体存储装置包括：
R/B信号发生电路，所述R/B信号发生电路被配置为根据所述内部操作输出所述R/B信号；以及
状态检查电路，所述状态检查电路被配置为将所述状态检查操作的结果作为所述状态数据输出。
3.根据权利要求2所述的存储***，其中，所述控制器包括：
存储器单元，所述存储器单元被配置为存储所述R/B信号的切换信息，并且将在所述状态检查操作中存储的所述切换信息作为R/B检查信号输出；以及
处理器，所述处理器被配置为基于所述R/B检查信号确定所述状态数据的有效性。
4.根据权利要求3所述的存储***，其中，所述R/B信号发生电路在所述半导体存储装置执行所述内部操作时输出具有第一电平的R/B信号，并且
其中，如果所述内部操作完成，则所述R/B信号发生电路将所述R/B信号的信号电平从所述第一电平切换到第二电平，并且输出具有所述第二电平的R/B信号。
5.根据权利要求4所述的存储***，其中，所述存储器单元在所述R/B信号的信号电平从所述第一电平切换到所述第二电平时存储切换信息，并且将所存储的切换信息作为具有第一信号电平的R/B检查信号输出。
6.根据权利要求5所述的存储***，其中，所述处理器基于具有所述第一信号电平的所述R/B检查信号确定所述状态数据有效。
7.根据权利要求4所述的存储***，其中，所述存储器单元在所述R/B信号的信号电平没有从所述第一电平切换到所述第二电平时输出具有第二信号电平的R/B检查信号。
8.根据权利要求7所述的存储***，其中，所述处理器响应于具有所述第二信号电平的所述R/B检查信号而确定所述状态数据无效。
9.一种存储***，该存储***包括：
半导体存储装置，所述半导体存储装置被配置为通过执行状态检查操作来输出状态数据；
存储器单元，所述存储器单元被配置为响应于所述半导体存储装置的就绪/繁忙R/B信号而输出R/B检查信号；以及
处理器，所述处理器被配置为基于所述R/B检查信号来确定所述状态数据是否有效。
10.根据权利要求9所述的存储***，其中，所述处理器向所述半导体存储装置输出操作命令和状态检查命令。
11.根据权利要求10所述的存储***，其中，所述半导体存储装置响应于所述操作命令而执行内部操作，响应于所述状态检查命令而执行所述状态检查操作，并且根据所述内部操作输出所述R/B信号。
12.根据权利要求11所述的存储***，其中，所述半导体存储装置包括：
状态检查电路，所述状态检查电路被配置为将所述状态检查操作的结果作为所述状态数据输出；以及
R/B信号发生电路，所述R/B信号发生电路被配置为根据所述内部操作输出所述R/B信号。
13.根据权利要求12所述的存储***，其中，所述R/B信号发生电路在所述半导体存储装置执行所述内部操作时输出具有第一电平的R/B信号，并且
其中，如果所述内部操作完成，则所述R/B信号发生电路将所述R/B信号的信号电平从所述第一电平切换到第二电平，并且输出具有所述第二电平的R/B信号。
14.根据权利要求13所述的存储***，其中，所述存储器单元存储指示所述R/B信号的信号电平从所述第一电平切换到所述第二电平的切换信息，并且
其中，所述存储器单元在所述R/B信号的信号电平从所述第一电平切换到所述第二电平时输出具有第一信号电平的R/B检查信号，并且在所述R/B信号未被切换时输出具有第二信号电平的R/B检查信号。
15.根据权利要求14所述的存储***，其中，所述处理器：
基于具有所述第一信号电平的所述R/B检查信号确定所述状态数据有效；以及
基于具有所述第二信号电平的所述R/B检查信号确定所述状态数据无效。
16.一种用于操作存储***的方法，该方法包括以下步骤：
响应于操作命令而执行内部操作；
根据所述内部操作生成其信号电平被切换的就绪/繁忙R/B信号；
存储指示所述R/B信号的信号电平被切换的切换信息；
响应于状态检查命令而执行状态检查操作，并且生成所述状态检查操作的结果作为状态数据；
根据所存储的切换信息生成R/B检查信号；以及
基于所述R/B检查信号确定所述状态数据的有效性。
17.根据权利要求16所述的方法，其中，所述R/B信号在所述内部操作正被执行的同时被输出为具有第一电平，并且在所述内部操作未被执行时被生成为具有第二电平。
18.根据权利要求17所述的方法，其中，当所述内部操作完成时，所述R/B信号被生成为使得所述R/B信号的信号电平从所述第一电平切换到所述第二电平。
19.根据权利要求18所述的方法，其中，所述R/B检查信号：
在所述R/B信号的信号电平从所述第一电平切换到所述第二电平时，根据所述切换信息被生成为具有第一信号电平；以及
在所述R/B信号未被切换时，根据所述切换信息被生成为具有第二信号电平。
20.根据权利要求19所述的方法，其中，所述状态数据：
根据具有所述第一信号电平的所述R/B检查信号被确定为有效；以及
根据具有所述第二信号电平的所述R/B检查信号被确定为无效。
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