CN110534147A - 存储器装置及其控制方法以及控制存储器装置的方法 - Google Patents

存储器装置及其控制方法以及控制存储器装置的方法 Download PDF

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CN110534147A CN201811002861.8A CN201811002861A CN110534147A CN 110534147 A CN110534147 A CN 110534147A CN 201811002861 A CN201811002861 A CN 201811002861A CN 110534147 A CN110534147 A CN 110534147A
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Abstract

存储器装置包含配置成基于信号执行操作的电路、配置成获取操作控制信号的第一引脚、配置成输出数据输出参考信号的第二引脚以及配置成将数据与数据输出参考信号同步输出的第三引脚。提供电路以使得第一引脚从外部装置获取操作控制信号，所述操作控制信号在存储器装置进入就绪状态的第一时间点之后的第二时间点转变；第二引脚输出数据输出参考信号，所述数据输出参考信号在晚于第二时间点预定时间间隔的第三时间点转变；且第三引脚从第三时间点开始与周期性转变的操作控制信号同步输出数据。

Description

存储器装置及其控制方法以及控制存储器装置的方法
技术领域
本发明涉及提供存储器装置、存储器装置的控制方法以及控制存储器装置的方法，更具体地说，涉及配置成以更高速度处理数据的异步NAND型存储装置、存储器装置的控制方法和控制存储器设备的方法。
背景技术
半导体存储器装置可为用于存储数据且使用例如硅、锗以及砷化镓的半导体实施的存储器装置。半导体存储器装置通常可分类成易失性存储器装置和非易失性存储器装置。
易失性存储器可为配置成在供电中断时丢失存储数据的存储器装置。易失性存储器可包含静态随机存取存储器(static random access memory；SRAM)、动态RAM(dynamicRAM；DRAM)、同步DRAM(synchronous DRAM；SDRAM)以及其类似者，且非易失性存储器可包含只读存储器(read-only memory；ROM)、可编程ROM(programmable ROM；PROM)、电可编程ROM(electrically programmable ROM；EPROM)、快闪存储器装置以及其类似者。其中，快闪存储器装置可广泛地分为NOR型快闪存储器装置和NAND型快闪存储器装置。
已广泛使用被配置成使用NAND快闪存储器装置执行数据读取、写入以及擦除操作的控制装置接口。然而，随着处理器的规范逐步改进和软件技术的持续发展，有必要开发能够以较高速度处理数据的存储器装置和接口。
发明内容
[技术难题]
本发明的一方面提供存储器装置、存储器装置的控制方法以及控制存储器装置的方法。
本发明的另一方面提供异步NAND型存储器装置、异步NAND型存储器装置的控制方法以及控制存储器装置的方法。
本发明的再一方面提供具有改进的数据处理速度的存储器装置、存储器装置的控制方法以及控制存储器装置的方法。
[技术解决方案]
根据本发明的一方面，提供一种存储器装置，其为异步NAND型存储器装置，所述存储器装置包含：配置成基于从外部装置获取的信号执行操作的电路、配置成从外部装置获取操作控制信号的第一引脚、配置成将数据输出参考信号输出到外部装置的第二引脚以及配置成将数据与数据输出参考信号同步输出到外部装置的第三引脚。
提供电路以使得第一引脚从外部装置获取操作控制信号，所述易失性在存储器装置进入就绪状态的第一时间点之后的第二时间点转变，且随后以第一时段周期性转变；第二引脚输出数据输出参考信号，所述数据输出参考信号在晚于第二时间点预定时间间隔的第三时间点转变，其中数据输出参考信号与周期性转变的操作控制信号同步输出；且第三引脚从第三时间点开始与周期性转变的操作控制信号同步输出数据。
根据本发明的另一方面，提供一种控制存储器装置的方法，所述存储器装置为NAND型存储器装置，所述方法包含：在存储器装置在第一时间点进入就绪状态时将操作控制信号输出到存储器装置，其中操作控制信号在第一时间点之后的第二时间点转变且随后以第一时段周期性转变；响应于输出到存储器装置的操作控制信号从存储器装置获取数据输出参考信号，其中数据输出参考信号在晚于第二时间点预定时间间隔的第三时间点转变，且与周期性转变的操作控制信号同步输出；以及获取从第三时间点开始与数据输出参考信号同步输出的数据。
根据本发明的另一方面，提供一种存储器装置的控制方法，所述存储器装置为NAND型存储器装置，所述方法包含：使存储器装置进入就绪状态且从外部装置获取操作控制信号，其中操作控制信号在存储器装置进入就绪状态的第一时间点之后的第二时间点转变；响应于从外部装置获取的操作控制信号将数据输出参考信号输出到外部装置，其中数据输出参考信号在晚于第二时间点预定时间间隔的第三时间点转变；以及与数据输出参考信号同步输出数据。
本发明的各方面不应受以上描述限制，且所属领域的一般技术人员将从阐述于其中的示范性实施例和附图中清楚地了解其它未提及方面。
[有利效果]
根据本发明，可提供异步NAND型存储器装置、异步NAND型存储器装置的控制方法以及控制存储器装置的方法。
根据本发明，可提供具有提高的数据处理速度的存储器装置、存储器装置的控制方法以及控制存储器装置的方法。
根据本发明，可提供具有增强的数据处理稳定性的存储器装置、存储器装置的控制方法以及控制存储器装置的方法。
本发明的作用不应受上述效果限制，且所属领域的一般技术人员将从本说明书和附图中清楚地了解其它未提及效果。
附图说明
通过参考附图详细描述其示范性实施例，本发明的上述和其它目的、特征以及优点将对所属领域的一般技术人员变得更加清楚，在所述附图中：
图1说明根据本发明的示范性实施例的存储器***。
图2示意性地说明根据本发明的示范性实施例的存储器装置。
图3为根据本发明的示范性实施例的存储器装置的配置的框图。
图4为根据本发明的示范性实施例的存储器装置中主要信号的时序图。
图5为根据本发明的示范性实施例的存储器装置中主要信号的时序图。
图6为根据本发明的示范性实施例的控制存储器装置的方法的流程图。
图7为根据本发明的示范性实施例的NAND型存储器装置的控制方法的流程图。
图8为根据本发明的示范性实施例的存储器装置中主要信号的时序图。
图9为根据本发明的示范性实施例的存储器装置中主要信号的时序图。
图10为根据本发明的示范性实施例的存储器装置中主要信号的时序图。
图11为将根据本发明的示范性实施例的存储器装置应用于固态驱动器(solid-state drive；SSD)的***的框图。
附图标号说明
100：NAND存储器装置；
101：存储器单元阵列；
103：地址解码器；
105：读取/写入电路；
107：数据I/O电路；
109：控制逻辑电路；
200：控制装置；
210：NAND接口；
1000：SSD***；
1100：SSD；
1110：SSD控制器；
1111：信号连接子；
1120：辅助电源；
1121：电源连接器；
1130、1140、1150：存储器装置；
1200：主机；
00h、30h：命令
a：第一时间点；
ALE、R/B、CE、CLE、WE、RE、DQ、DQS、DQ0、DQ1、DQ7：信号、引脚；
b：第二时间点；
BL：位线；
c：第三时间点；
C1、C2、R1、R2、R3：地址；
CLK：时钟信号；
CTRL：控制信号；
信号；
D0…Dn：数据；
DL：数据线；
Hi-z：高阻抗；
S110：将命令信号输出到存储器装置；
S130：将操作控制信号输出到存储器装置；
S150：从存储器装置获取数据输出参考信号；
S170：获取数据；
S210：从外部装置获取命令信号；
S230：从外部装置获取操作控制信号；
S250：将数据输出参考信号输出到外部装置；
S270：输出数据；
tCR、tCLR、tAR：预定持续时间；
tDQSQ：偏斜；
tDQSRE：RE信号延迟持续时间；
tR：忙碌状态保持持续时间；
tRPRE：读取前同步码持续时间；
tRPST：读取后同步码时间；
tRPSTH：读取后同步码维持时间；
tRR、tQH、tQHS、tDVW、tREH：参数；
tCSD：维持时间；
tWB：持续时间；
tWC、tRC：时段；
WL：字线。
具体实施方式
本发明的前述目的、特征以及优点从如附图中所说明的以下详细描述中将更显而易见。虽然本发明易有各种修改且可呈现各种替代形式，但其具体实施例在附图中借助于实例绘示且在本文中详细地描述。
在图式中，为了清楚起见而放大了层和区的厚度。应理解，当元件或层被提及为“位于另一元件或层上”时，其可能直接位于另一元件或层上或可能存在***层或元件。原则上，相同附图标号始终表示相同元件。另外，相同附图标号用于描述在绘示于实施例的图式中的相同范围内具有相同功能的组件。
为了不引起对本发明要点不必要的混淆，将省略并入其中的已知功能和配置的详细描述。另外，用于描述本发明的标号(例如，第一、第二等)仅用于将一个组件与另一组件进行区分。
另外，针对以下描述中的组件所用的术语“模块”和“单元”仅考虑到易于说明而提供或可互换使用，且其自身并不具有区别于彼此的含义或作用。
根据示范性实施例的方法可以程序命令的形式实施，所述程序命令可使用各种计算机单元来执行并记录在计算机可读记录媒体上。计算机可读记录媒体可包含单独或呈组合形式的程序命令、数据文件、数据结构以及其类似者。计算机可读记录媒体上记录的程序命令可经专门设计且配置成用于示范性实施例，或可供计算机软件领域的技术人员使用。计算机可读记录媒体的实例可包含例如硬盘、软盘以及磁带等磁性媒体；例如压缩光盘只读存储器(compact disc-read-only memory；CD-ROM)和数字多功能光盘(digitalversatile disc；DVD)等光学媒体；例如光磁软盘等光磁媒体；以及例如只读存储器(ROM)、随机存取存储器(RAM)、快闪存储器以及其类似者等硬件装置，其特定地配置成存储和执行程序命令。程序命令的实例可不仅包含例如由编译程序产生的那些机器语言代码且还包含可由计算机使用解译器或其类似者执行的高级语言代码。上述硬件装置可被配置成操作为执行实施例的操作的至少一个软件模块，且反过来也如此。
在下文中，将描述非易失性存储器装置和非易失性存储器装置的控制方法。具体地说，可使用双数据速率(double data rate；DDR)方法将根据本发明的非易失性存储器装置和非易失性存储器装置的控制方法应用于非易失性存储器装置，例如转换型NAND快闪存储器装置或其类似者。
转换型NAND快闪存储器装置和***以及其类似者可使用信号的上升沿和下降沿两个操作。转换型NAND快闪存储器装置或其类似者使用三个命令，即擦除、读取以及写入命令，如单数据速率(single-data-rate；SDR)型NAND快闪存储器装置。然而，双向数据选通(bi-directional data strobe；DQS)引脚端口另外用作DQS引脚。
首先，将描述包含根据本发明的示范性实施例的存储器装置和控制装置的***。
图1说明根据本发明的示范性实施例的存储器***。
参看图1，根据本发明的示范性实施例的存储器***可包含NAND存储器装置100和控制装置200。
控制装置200可对存储器装置100执行控制操作。控制装置200可包含NAND接口210。NAND接口210可将信号输出到NAND存储器装置100或从NAND存储器装置100接收信号且控制NAND存储器装置100的操作。
控制装置200可将地址、命令、控制信号以及其类似者提供到存储器装置100且控制对存储器装置100的写入(或编程)、读取和擦除操作。具体地说，控制装置200可将芯片启用(chip enable；CE)信号、命令锁存启用(command latch enable；CLE)信号以及地址锁存启用(address latch enable；ALE)信号输出到存储器装置100。另外，控制装置200可将读取启用(read enable；RE)信号和写入启用(write enable；WE)信号输出到存储器装置100。另外，控制装置200可从存储器装置100获取就绪/忙碌(ready/busy；R/B)信号。
当控制装置200对存储器装置100执行写入或读取操作时，控制装置200可通过数据输入/输出(data input/output；DQ)引脚端口将数据发送到存储器装置100，或通过DQ引脚端口从存储器装置100接收数据。另外，当控制装置200对存储器装置100执行写入或读取操作时，控制装置200可通过DQS端口(或DQS引脚端口)将DQS信号发送到存储器装置100，或通过DQS端口从存储器装置100接收DQS信号。
存储器装置100可从控制装置200接收CE信号、CLE信号以及ALE信号。存储器装置100可从控制装置200接收RE信号和WE信号。另外，控制装置200可将R/B信号输出到存储器装置100。
图2为根据本发明的示范性实施例的存储器装置100的示意图。
参看图2，根据本发明的示范性实施例的存储器装置100可包含多个引脚。在具体实例中，根据本发明的示范性实施例的存储器装置100可包含R/B引脚、CE引脚、CLE引脚、ALE引脚、WE引脚、RE引脚、DQ引脚以及DQS引脚。然而，上述实施例仅为存储器装置100的实例，且公开于本发明中的存储器装置100或其类似者不限于此。存储器装置100可更包含额外引脚，或可从存储器装置100省略一些引脚。
R/B引脚可将指示存储器装置100的状态的R/B信号输出到外部。R/B引脚可将指示存储器装置100的就绪状态或忙碌状态的R/B信号输出到外部。
CE引脚可接收用于激活存储器装置100的CE信号。
CLE引脚可从外部接收指示通过DQ引脚(例如，DQ0到DQ7)输入的数据为命令的CLE信号。
ALE引脚可从外部接收指示通过DQ引脚(例如，DQ0到DQ7)输入的数据为地址的ALE信号。
WE引脚可接收WE信号。在实例中，WE信号可用于控制命令和地址的锁存。
RE引脚可接收RE信号。在实例中，RE信号可允许连续数据输出。
DQ引脚可输出或接收数据。可提供多个DQ引脚。举例来说，存储器装置100可包含8位端口，所述端口包含DQ引脚DQ0到DQ7。
DQS引脚可输出或接收指示数据有效窗的DQS信号。
图3为根据本发明的示范性实施例的存储器装置的配置的框图。
参看图3，根据本发明的示范性实施例的存储器装置100可包含存储器单元阵列101、地址解码器103、读取/写入电路105、数据I/O电路107以及控制逻辑电路109。
存储器单元阵列101可通过字线WL连接到地址解码器103且通过位线BL连接到读取/写入电路105。存储器单元阵列101可包含多个存储器单元。存储器单元阵列101可配置成每单元存储至少一个位。
地址解码器103可从外部接收地址ADDR。地址解码器103可通过字线WL连接到存储器单元阵列101。地址解码器103可响应于控制逻辑电路109的控制而操作。
地址解码器103可从所接收的地址ADDR当中解码行地址且基于所解码的行地址选择字线WL。地址解码器103可从所接收地址ADDR当中解码列地址。可将经解码列地址发送到读取/写入电路105。
读取/写入电路105可通过位线BL连接到存储器单元阵列101且通过数据线DL连接到数据I/O电路107。读取/写入电路105可根据控制逻辑电路109的控制来操作。读取/写入电路105可接收来自地址解码器103的经解码列地址且使用经解码列地址选择位线BL。
根据示范性实施例，读取/写入电路105可从数据I/O电路107接收数据且将所接收的数据输入到存储器单元阵列101。或者，读取/写入电路105可获取来自存储器单元阵列101的数据且将所获取的数据发送到数据I/O电路107。读取/写入电路105可获取来自存储器单元阵列101的一个区的预定数据且将所述预定数据存储在存储器单元阵列101的另一个区中。举例来说，读取/写入电路105可执行回存操作。
在另一示范性实施例中，读取/写入电路105可包含子组件，例如页缓冲器(或寄存器)、列选择电路、读出放大器、写入驱动器以及其类似者。
数据I/O电路107可通过数据线DL连接到读取/写入电路105。数据I/O电路107可根据控制逻辑电路109的控制来操作。数据I/O电路107可与外部装置交换数据。数据I/O电路107可将外部获取的数据通过数据线DL发送到读取/写入电路105或将来自读取/写入电路105的数据通过数据线DL输出到外部。举例来说，数据I/O电路107可包含数据缓冲器或其类似者。
控制逻辑电路109可连接到地址解码器120、读取/写入电路105以及数据I/O电路107。控制逻辑电路109可配置成控制存储器装置100的整体操作。控制逻辑电路109可基于从外部接收的控制信号CTRL而操作。
控制逻辑电路109可包含编程/擦除数字计数器，所述编程/擦除数字计数器配置成计数每块存储器装置100执行编程/擦除操作的次数。编程/擦除数字计数器可实施为数字电路、模拟电路或其组合。可将编程/擦除数字计数器实施为在控制逻辑电路109中驱动的软件或软件和硬件的组合。
图4为根据本发明的示范性实施例的存储器装置100中主要信号的时序图。具体地说，图4说明在存储器装置100接收命令信号和地址信号且基于所述命令信号和所述地址信号执行数据读取操作时主要信号之间的时序关系。
参看图4，根据本发明的示范性实施例的存储器装置100可在CE信号激活(下降)且CLE信号激活(上升)时从外部接收命令(例如00h、01h/、02h/、03h/)(DQ信号)。另外，当CE信号激活(下降)、CLE信号解除激活(下降)，以及ALE信号激活(上升)时，存储器装置100可从外部接收地址(DQ信号)。存储器装置100可接收地址(例如C1、C2、R1、R2、R3)且再次接收命令(例如30h)，并且DQ信号的状态转变为高阻抗(high impedance，Hi-z)状态。在这种情况下，WE信号可在tWC时段在逻辑高与逻辑低之间周期性转变。
参看图4，当存储器装置100接收地址和命令时，R/B信号可进入忙碌状态(下降)。R/B信号可在从输入最后命令的时间点开始的持续时间tWB之后进入忙碌状态，在忙碌状态保持持续时间tR，且再次变成就绪状态(上升)。在忙碌状态下，存储器装置100可响应于命令为操作准备就绪。在忙碌状态下，CE信号可处于非活动状态，且CLE信号和ALE信号可处于活动状态。
参看图4，当存储器装置100进入就绪状态之后已经过预定持续时间tCR、tCLR或tAR时，存储器装置100可接收RE信号。RE信号可在转变状态保持预定持续时间(例如tRPRE)。tRPRE可为读取前同步码持续时间。当已经过读取前同步码持续时间时，RE信号可在tRC时段在逻辑高与逻辑低之间周期性转变。在RE信号周期性转变保持预定持续时间之后，RE信号可维持预定持续时间。tRPST可为读取后同步码时间。tRPSTH可表示读取后同步码维持时间。参数tRR可表示存储器装置100进入就绪状态的时间点与输出数据的时间点之间的持续时间。RE信号可为差分对信号RE和
参看图4，当存储器装置100进入就绪状态之后已经过预定时间时，存储器装置100可在从RE信号转变的时间点开始的预定持续时间tDQSRE之后输出DQS信号。DQS信号可相对于RE信号延迟持续时间tDQSRE并输出。也就是说，DQS信号可相对于RE信号延迟持续时间tDQSRE并转变，且形成相对于RE信号延迟持续时间tDQSRE的波形。DQS信号可为差分对信号。
参看图4，存储器装置100可与DQS信号同步输出DQ信号。存储器装置100可相对于RE信号延迟DQ信号持续时间tDQSRE，且与DQS信号同步输出经延迟DQ信号。换句话说，DQ信号和/或DQS信号可异步输出到RE信号。
tCSD可为从芯片启用信号解除激活的时间点到CLE信号、ALE信号以及WE信号转变的时间点的维持时间。
图5为根据本发明的示范性实施例的存储器装置中主要信号的时序图。具体地说，尽管图4说明其中存储器装置接收命令信号和地址信号且基于所述命令信号和所述地址信号启动数据读取操作的情况，但图5说明其中连续执行读取操作的情况。
在下文中，图5中说明的信号将参看图4来描述。除非下文另外描述，否则图4的描述可类似地应用于每一个信号。
参看图5，根据本发明的示范性实施例的存储器装置可在CE信号激活(下降)，CLE信号解除激活(下降)，ALE信号解除激活(下降)且WE信号解除激活(上升)的状态下接收RE信号。
参看图5，RE信号可在逻辑低或逻辑高状态下维持读取前同步码持续时间，且随后在tRC时段周期性转变。在这种情况下，DQS信号可以相对于RE信号延迟持续时间tDQSRE的波形输出。换句话说，DQS信号可与RE信号异步输出。
参看图5，DQ信号可与DQS信号同步(即，相对于RE信号延迟持续时间tDQSRE)，并输出。在已经过持续时间tDQSRE之后，DQ信号可从已经过持续时间tRPRE的时间点开始连续输出数据D0到数据Dn。
tDQSQ可表示DQ信号与DQS信号之间的偏斜。参数tQH可为DQS信号的输出维持时间，即，DQS信号通过存储器装置输出到外部装置的维持时间。参数tQHS可表示DQS信号的保持偏斜系数。参数tDVW可表示输出为DQ信号的数据的有效窗。参数tREH可表示RE信号的高脉冲宽度。
在下文中，将描述根据本发明的另一示范性实施例的存储器装置和所述存储器装置的控制方法。具体地说，将在下文所描述配置成使得操作信号与输入到存储器装置的操作控制信号同步从存储器装置输出的异步NAND快闪存储器装置和异步NAND快闪存储器装置的控制方法。
同时，控制本文中所公开的存储器装置的方法可由控制装置(例如存储器控制器)执行。
根据本发明的示范性实施例的存储器装置可为异步NAND型存储器装置，且包含配置成基于从外部装置获取的信号执行操作的电路、配置成从外部装置接收操作控制信号的第一引脚、配置成将数据输出参考信号输出到外部装置的第二引脚以及配置成将数据与数据输出参考信号同步输出到外部装置的第三引脚。
在这种情况下，可提供配置成基于从外部装置获取的信号执行操作的电路，以使得第一引脚从外部装置接收在存储器装置进入就绪状态的第一时间点之后的第二时间点转变的操作控制信号，且随后以第一时段周期性转变。
存储器装置可更包含被配置成输出指示存储器装置的就绪状态和忙碌状态的状态信号的第四引脚，且通过第四引脚输出指示存储器装置状态(即，就绪状态或忙碌状态)的状态信号。第四引脚可为配置成输出就绪/忙碌信号的R/B引脚。替代地，存储器装置可获取从外部装置输入的命令信号且响应于所述命令信号输出指示存储器装置的状态的状态信号。在这种情况下，命令信号可为用于请求存储器装置的状态的信号。命令信号可通过DQ引脚接收。
另外，可提供被配置成基于从外部装置获取的信号执行操作的电路，以使得第二引脚输出在晚于第二时间点预定时间间隔的第三时间点转变的数据输出参考信号，且与周期性转变的操作控制信号同步输出数据输出参考信号。
另外，可提供被配置成基于从外部装置获取的信号执行操作的电路，以使得第三引脚从第三时间点开始与周期性转变的操作控制信号同步输出数据。
可实施根据本实施例的存储器装置以使得数据输出参考信号在与操作控制信号周期性转变的时间点相同的时间点周期性转变，或具有与操作控制信号转变的时间点不超过预定参考值的时间差。换句话说，为操作控制信号转变的时间点与数据输出参考信号转变的时间点之间的差的时延可定义为仅具有最大值限制。更具体地说，为操作控制信号转变的时间点与数据输出参考信号转变的时间点之间的差的tDQSRE可具有0ns到25ns的值。在本实施例中，第一引脚可为配置成接收RE信号的RE引脚。第二引脚可为配置成输出DQS信号的DQS引脚。第三引脚可为配置成输出数据的DQ引脚。
根据本实施例的电路可通过R/B引脚在第一时间点输出指示存储器装置已进入就绪状态的就绪信号，且响应于输出就绪信号通过RE引脚获取RE信号。可提供电路以使得当RE信号在第一时间点之后的第二时间点转变时，DQS信号在晚于第二时间点预定时间间隔的第三时间点转变。
可提供电路以使得第一引脚在第二时间点输出在第一时间点之后首次转变的操作控制信号，且第二引脚在第三时间点输出在第一时间点之后首次转变的数据输出参考信号。
为第二时间点与第三时间点之间的间隔的预定时间间隔可预定为第一时段的整数倍数。
数据可与操作控制信号的边沿对准输出。举例来说，DQ信号的上升沿和下降沿可在操作控制信号的上升沿和下降沿产生时分别产生。
当使用根据本实施例的存储器装置时，在数据的读取操作期间，通过存储器装置输出到控制装置的DQS信号和DQ信号可与通过控制装置输出的RE信号同步。因此，与DQS信号和DQ信号具有通过延迟RE信号来形成且与RE信号异步的波形的情况相比，可易于将信号控制在控制装置的侧面，以便可提高数据处理速度。
根据本发明的示范性实施例的控制存储器装置的方法可包含：将操作控制信号输出到存储器装置，从存储器装置获取操作参考信号以及从存储器装置获取操作信号。
输出操作控制信号的操作可包含在存储器装置在第一时间点进入就绪状态时将操作控制信号输出到存储器装置。在这种情况下，操作控制信号可在第一时间点之后的第二时间点转变，且随后以第一时段在逻辑低与逻辑高之间周期性转变。操作控制信号可为RE信号。
获取操作参考信号的操作可包含响应于输出到存储器装置的操作控制信号从存储器装置获取操作参考信号。操作参考信号可在晚于第二时间点预定时间间隔的第三时间点转变，且在逻辑低与逻辑高之间周期性转变。操作参考信号可为数据输出参考信号。操作参考信号可为DQS信号。
获取操作信号可更包含获取从第三时间点开始与操作参考信号同步输出的数据。操作信号可为DQ信号。
图6为根据本发明的示范性实施例的控制存储器装置的方法的流程图。图6中所说明的控制存储器装置的方法将参考图8到图10更详细地描述。
参考图6，控制根据本发明的示范性实施例的NAND型存储器装置的方法可包含：将命令信号输出到存储器装置(S110)、将操作控制信号输出到存储器装置(S130)、从存储器装置获取数据输出参考信号(S150)以及获取数据(S170)。
将命令信号输出到存储器装置(S110)可包含输出数据输出(即，数据读取)命令信号。
将操作控制信号输出到存储器装置(S130)可更包含在存储器装置在第一时间点进入就绪状态时将操作控制信号输出到存储器装置。在这种情况下，操作控制信号可在第一时间点之后的第二时间点转变，且随后以第一时段周期性转变。第一时间点可为R/B信号从忙碌状态转换(上升)到就绪状态的时间点。
输出操作控制信号(S130)可更包含在第二时间点输出在第一时间点之后首次转变的操作控制信号。
操作控制信号可为通过存储器装置的RE引脚发送到存储器装置的RE信号。
从存储器装置获取数据输出参考信号(S150)可更包含响应于输出到存储器装置的操作控制信号从存储器装置获取数据输出参考信号。在这种情况下，数据输出参考信号可为在晚于第二时间点预定时间间隔的第三时间点转变，且与周期性转变的操作控制信号同步输出。
获取数据输出参考信号(S150)可更包含在第三时间点获取在第一时间点之后首次转变的数据输出参考信号。
为第二时间点与第三时间点之间的间隔的预定时间间隔可预定为第一时段的整数倍数。举例来说，第二时间点与第三时间点之间的预定时间间隔可为第一时段的两倍。
数据输出参考信号可为通过存储器装置的DQS引脚从存储器装置接收的DQS信号。
获取数据(S170)可包含获取从第三时间点开始与数据输出参考信号同步输出的数据。数据可为通过存储器装置的DQ引脚从存储器装置输出的DQ信号。
数据可与操作控制信号的边沿对准输出。换句话说，数据信号的上升沿和下降沿可在操作控制信号的上升沿和下降沿产生的时间点分别产生。替代地，数据信号的上升沿和下降沿可在操作控制信号的下降沿和上升沿产生的时间点分别产生。
如上文所述，操作参考信号(或DQS信号)和操作信号(或DQ信号)可与操作控制信号(或RE信号)同步周期性转变，从而提高数据处理速度。
换句话说，不同于本发明，当操作参考信号(或DQS信号)和操作信号(or DQ信号)相对于操作控制信号延迟预定时间(例如tDQSRE)且与操作控制信号(或RE信号)异步输出时，控制装置所接收的信号的可预测性可能由于通过控制装置输出的操作参考信号(或RE信号)的转变时间点和通过控制装置获取的操作信号(或DQ信号)的相位差而较低。因此，可能会限制数据处理速度。
将描述具体实例。当DQS信号和DQ信号与如公开于本发明中的RE信号同步时，通过控制装置输出的RE信号可与通过DQS信号确定的有效窗一致。因此，通过存储器装置输出的数据的可预测性可在控制装置中增加，从而大大地提高控制装置中的数据处理速度。
另外，不同于使用额外时钟信号CLK且数据输出与时钟信号CLK同步以实现高速的现有技术，本发明可允许以低功率进行高速数据处理而不使用时钟信号CLK。
根据本发明的示范性实施例的存储器装置的控制方法可包含：从外部装置获取操作参考信号，将操作控制信号输出到外部装置，以及将操作信号输出到外部装置。
获取操作控制信号可包含使存储器装置进入就绪状态以及从外部装置接收操作控制信号。操作控制信号可在存储器装置进入就绪状态的第一时间点之后的第二时间点转变，且在逻辑低与逻辑高之间周期性转变。操作控制信号可为RE信号。
输出操作参考信号可包含响应于从外部装置获取的操作控制信号将操作参考信号输出到外部装置。操作参考信号可在晚于第二时间点预定时间间隔的第三时间点转变，且在逻辑低与逻辑高之间周期性转变。操作参考信号可为DQS信号。
输出操作信号可包含与操作参考信号同步输出数据。操作信号可为DQ信号。
图7为根据本发明的示范性实施例的NAND型存储器装置的控制方法的流程图。图7中所说明的存储器装置的控制方法将参考图8到图10在下文详细描述。
参考图7，根据本发明的示范性实施例的NAND型存储器装置的控制方法可包含：从外部装置获取命令信号(S210)、从外部装置获取操作控制信号(S230)、将数据输出参考信号输出到外部装置(S250)以及输出数据(S270)。
从外部装置获取命令信号(S210)可包含获取数据输出命令信号(即，数据读取命令信号)。
从外部装置获取操作控制信号(S230)可包含使存储器装置进入就绪状态且从外部装置接收操作控制信号。在这种情况下，操作控制信号可在存储器装置进入就绪状态的第一时间点之后的第二时间点转变。
获取操作控制信号(S230)可更包含在第二时间点输出在第一时间点之后首次转变的操作控制信号。
操作控制信号可为通过存储器装置的RE引脚发送到存储器装置的RE信号。
将数据输出参考信号输出到外部装置(S250)可更包含响应于从外部装置获取的操作控制信号将数据输出参考信号输出到外部装置。数据输出参考信号可在晚于第二时间点预定时间间隔的第三时间点转变。在数据输出参考信号在第三时间点转变之后，可与周期性转变的操作控制信号同步输出数据输出参考信号。
输出所述数据输出参考信号(S250)可更包含在第三时间点输出在第一时间点之后首次转变的数据输出参考信号。
为第二时间点与第三时间点之间的间隔的预定时间间隔可预定为第一时段的整数倍数(n倍)。举例来说，第二时间点与第三时间点之间的预定时间间隔可为第一时段的两倍。
数据输出参考信号可为通过存储器装置的DQS引脚从存储器装置接收的DQS信号。
输出数据(S270)可包含与数据输出参考信号同步输出数据。数据可输出为通过存储器装置的DQ引脚从存储器装置输出的DQ信号类型。
数据可与操作控制信号的边沿对准输出。换句话说，数据信号的上升沿和下降沿可在操作控制信号的上升沿和下降沿产生的时间点分别产生。
如上文所述，可控制存储器装置以使得操作参考信号(或DQS信号)和操作信号(或DQ信号)与操作控制信号(或RE信号)同步周期性转变。因此，可增强在控制装置中接收数据的可预测性，从而提高数据处理速度。
图8为根据本发明的示范性实施例的存储器装置中主要信号的时序图。
参考图8，在状态信号在第一时间点a上升的状态下，根据本发明的示范性实施例的存储器装置可接收在第二时间点b转变且随后以tRC时段在逻辑高与逻辑低之间周期性转变的操作控制信号。在这种情况下，存储器装置可输出在第一时间点a之后的第三时间点c转变的数据输出参考信号且与数据输出参考信号同步输出DQ信号。
在这种情况下，可预定第二时间点b与第三时间点c之间的时间间隔。第二时间点b与第三时间点c之间的时间间隔可确定为tRC的整数倍数。参考图8，第二时间点b与第三时间点c之间的时间间隔tRPREC可确定为tRC的两倍。
如在本发明中，当DQS信号和操作信号与通过控制装置输出的RE信号同步时，DQS信号相对于RE信号延迟的tDQSRE可不具有最小值限制，但定义为仅具有最大值限制。因此，可简化用于处理数据的设计，且可改进数据处理。
此外，根据本发明，就RE信号与DQS信号之间的关系而言，由于RE信号(首先)转变的时间点与开始输出数据的时间点之间的关系可以周期单位计数，因此可有助于在控制装置中处理数据。
图9为根据本发明的示范性实施例的存储器装置中主要信号的时序图。具体地说，图9说明在存储器装置开始读取数据时的主要信号。
除非下文另外描述，否则图4的描述可类似地应用于每一个信号。
参考图9，在R/B信号在第一时间点a从忙碌状态转换到就绪状态的状态下，存储器装置可获取在第二时间点b转变且周期性转变的RE信号。另外，存储器装置可输出在第一时间点a之后的第三时间点c转变的DQS信号且与数据输出参考信号同步输出DQ信号。
更具体地说，当已经过R/B信号从忙碌状态转换到就绪状态的第一时间点a开始的持续时间tRR时，存储器装置可获取在第二时间点b转变且周期性转变持续tRC时段的RE信号。存储器装置可输出在晚于第二时间点b持续时间tRPREC的第三时间点c转变且随后与RE信号同步的DQS信号。
当与图4比较时，在图9中所说明的实施例中，不同于图4中所说明的实施例，DQS信号和DQ信号可与RE信号同步输出。换句话说，在图9中所说明的实施例中，DQS信号和DQ信号的下降沿或上升沿可与RE信号的下降沿或上升沿对准输出。因此，控制装置可更平稳且快速地接收数据。
图10为根据本发明的示范性实施例的存储器装置中主要信号的时序图。具体地说，图10说明在存储器装置连续读取数据时主要信号的时间点。
除非下文另外描述，否则图5和图9的描述可类似地应用于每一个信号。
参看图10，根据本发明的示范性实施例的存储器装置可获取在第一时间点转变且随后在逻辑高与逻辑低之间周期性转变的RE信号，输出在晚于第一时间点预定时间间隔的第二时间点b转变且随后周期性转变的DQS信号，且在第二时间点b与DQS信号同步输出DQ信号。
具体地说，根据本发明的示范性实施例的存储器装置可获取在第一时间点a转变且随后周期性转变的RE信号，输出在晚于第一时间点a的tRL的第二时间点b转变的DQS信号，且与DQS信号同步输出DQ信号。
参数tRL可表示RE时延。参数tRL可以以周期单位被提供。周期可表示RE信号的时段(即，tRC)。参数tRL可根据处理速度而变化。举例来说，当处理速度为100MHz或133MHz时，参数tRL可为3个周期。当处理速度为166MHz或200MHz时，参数tRL可为4个周期。当处理速度为266MHz时，参数tRL可为5个周期。参数tRL可在片内端接(on-die termination；ODT)模式下以不同方式设置。举例来说，参数tRL可在ODT模式下设置成相对较大。
同时，如图10中所示，在根据本发明的存储器装置中，因为数据偏斜tDQSQ是基于与RE信号同步的DQS信号，所述RE信号为控制装置的输出信号，所以可确保大致数据偏斜以使得可有助于高速操作。
根据本发明的另一示范性实施例，可提供被配置成根据上述两个信号处理模式中的选定一者执行信号处理操作的存储器装置。具体地说，可提供被配置成基于从控制器输入的控制命令提供不同信号响应***的存储器装置。
具体地说，存储器装置可包含配置成基于从外部装置获取的信号执行操作的电路、配置成从外部装置获取操作控制信号的第一引脚、配置成将数据输出参考信号输出到外部装置的第二引脚以及配置成将数据输出到外部装置的第三引脚。电路可具有多个模式，包含第一模式和第二模式，且提供以基于所述多个模式中的任一个基于从外部装置输入的模式选择信号操作。
上述模式选择信号可以命令的形式提供。换句话说，存储器装置(或存储器装置的电路)可通过用于获取命令信号的DQ引脚获取模式选择命令，且基于模式选择命令操作。
上述电路可默认设置第二模式且变更以便基于模式选择信号以多个模式中的任一个操作。替代地，电路可配置成在未获取任何其他特定模式选择信号时在第二模式下操作。
提供电路以使得第一引脚从外部装置获取操作控制信号，第二引脚响应于操作控制信号输出数据输出参考信号，且第三引脚将数据与数据输出参考信号同步输出。
作为一个实例，在第一模式下，可提供电路以使得数据输出参考信号相对于操作控制信号延迟预定时延且与操作控制信号异步输出。
具体地说，在第一模式下，可提供电路以使得第一引脚从存储器装置进入就绪状态的第四时间点之后的第五时间点开始从外部装置获取操作控制信号，且第二引脚从晚于第二时间点预定时间间隔的第六时间点开始输出数据输出参考信号。可提供电路以使得数据输出参考信号可相对于周期性转变的操作控制信号延迟预定时间(例如，tDQSRE)并输出，且第三引脚将数据与数据输出参考信号同步输出。
另外，在第一模式下，电路可与参考图4和图5的上述操作类似地操作。
作为另一实例，在第二模式下，可提供电路以将数据输出参考信号与操作控制信号同步输出。
具体地说，在第二模式下，可提供电路以使得第一引脚从外部装置获取操作控制信号，所述操作控制信号在存储器装置进入就绪状态的第一时间点之后的第二时间点转变且随后以第一时段周期性转变，且第二引脚在晚于第二时间点预定时间间隔的第三时间点输出数据输出参考信号。数据输出参考信号可与周期性转变的操作控制信号同步输出。可提供电路以使得第三引脚从第三时间点开始将数据与周期性转变的操作控制信号同步输出。
在存储器装置的实例中，第一引脚可为配置成获取读取启用信号的RE引脚，第二引脚可为配置成输出数据选通信号的DQS引脚，且第三引脚可为配置成输出数据I/O信号的DQ引脚。
在这种情况下，在第二模式下，可提供电路以在第一时间点输出指示存储器装置已进入就绪状态的就绪信号，且响应于输出就绪信号通过RE引脚获取读取启用信号。可提供电路以使得当读取启用信号在第一时间点之后的第二时间点转变时，数据选通信号可在晚于第二时间点预定时间间隔的第三时间点转变。
另外，为第二时间点与第三时间点之间的间隔的预定时间间隔可预定为第一时段的整数倍数。
可提供电路以使得第一引脚在第二时间点输出在第一时间点之后首次转变的操作控制信号，且第二引脚在第三时间点输出在第一时间点之后首次转变的数据输出参考信号。
另外，尽管未在本实施例中具体描述，但在第二模式下，电路可与参考图6到图10的上述操作类似地操作。
尽管包含于存储器装置中的存储器装置(或电路)的仅第一模式和第二模式描述于以上实施例中，但本发明不限于此。换句话说，除第一模式和第二模式外，存储器装置可更具有第三模式，且在基于控制装置的命令的选定模式下操作。
图11为其中将根据本发明的示范性实施例的存储器装置应用于固态驱动器(SSD)的***的框图。
参考图11，SSD***1000可包含主机1200和SSD 1100。SSD 1100可通过信号连接子1111与主机1200交换信号。SSD 1100可通过电源连接器1121接收电源。SSD 1100可包含SSD控制器1110、辅助电源1120以及多个存储器装置(存储器装置1130、存储器装置1140以及存储器装置1150)。在这种情况下，SSD控制器1110可以本文中所公开的存储器控制器的形式实施。存储器装置1130、存储器装置1140以及存储器装置1150中的每一个可以本文中所公开的存储器装置的形式实施。
尽管已参考有限实施例和图式具体地展示和描述本发明，但所属领域的技术人员了解，可在不脱离本发明的精神和范围的情况下进行各种改变和修改。举例来说，即使以与所描述方法中不同的顺序执行所描述的技术，和/或即使所描述***的组件、结构、装置、电路以及其类似者以与所描述方法中不同的形式组合或由其它组件或等同物替换或取代，仍可获取适当结果。
因此，权利要求书的其它实施方案、其它实施例和等同物处于所附权利要求书的范围内。

Claims (21)

1.一种存储器装置，其为异步NAND型存储器装置，其特征在于，所述存储器装置包括：
电路，配置成基于从外部装置获取的信号执行操作；
第一引脚，配置成从所述外部装置获取操作控制信号；
第二引脚，配置成将数据输出参考信号输出到所述外部装置；以及
第三引脚，配置成与所述数据输出参考信号同步将数据输出到所述外部装置，
其中所述电路被提供以使得所述第一引脚从所述外部装置获取所述操作控制信号，所述操作控制信号在所述存储器装置进入就绪状态的第一时间点之后的第二时间点转变，并随后在第一时段周期性地转变，
所述第二引脚输出所述数据输出参考信号，所述数据输出参考信号在晚于所述第二时间点预定时间间隔的第三时间点转变，所述数据输出参考信号与周期性转变的所述操作控制信号同步输出，以及
所述第三引脚从所述第三时间点开始与周期性转变的所述操作控制信号同步输出所述数据。
2.根据权利要求1所述的存储器装置，其特征在于，所述第一引脚为配置成获取读取启用信号的读取启用引脚，
所述第二引脚为配置成输出数据选通信号的双向数据选通引脚，以及
所述第三引脚为配置成输出数据输入/输出信号的数据输入/输出引脚，
其中所述电路输出指示所述存储器装置已在所述第一时间点进入所述就绪状态的就绪信号以及响应于输出就绪信号通过所述读取启用引脚获取所述读取启用信号，以及当所述读取启用信号在所述第一时间点之后的所述第二时间点转变时，所述数据选通信号在晚于所述第二时间点预定时间间隔的所述第三时间点转变。
3.根据权利要求1所述的存储器装置，其特征在于，所述电路被提供以使得所述第一引脚在所述第二时间点输出在所述第一时间点之后首次转变的所述操作控制信号，以及所述第二引脚在所述第三时间点输出在所述第一时间点之后首次转变的所述数据输出参考信号。
4.根据权利要求1所述的存储器装置，其特征在于，为所述第二时间点与所述第三时间点之间的间隔的所述预定时间间隔预定为所述第一时段的整数倍数。
5.根据权利要求1所述的存储器装置，其特征在于，实施所述电路以使得所述数据输出参考信号在与所述操作控制信号周期性转变的时间点相同的时间点周期性转变，或具有与所述操作控制信号转变的所述时间点不超过预定参考值的时间差。
6.根据权利要求1所述的存储器装置，其特征在于，所述数据与所述操作控制信号的边沿对准输出。
7.一种控制存储器装置的方法，所述存储器装置为异步NAND型存储器装置，其特征在于，所述方法包括：
在所述存储器装置在第一时间点进入就绪状态时将操作控制信号输出到所述存储器装置，其中所述操作控制信号在所述第一时间点之后的第二时间点转变并随后以第一时段周期性转变；
响应于输出到所述存储器装置的所述操作控制信号从所述存储器装置获取数据输出参考信号，其中所述数据输出参考信号在晚于所述第二时间点预定时间间隔的第三时间点转变，并与周期性转变的所述操作控制信号同步输出；以及
获取从所述第三时间点开始与所述数据输出参考信号同步输出的数据。
8.根据权利要求7所述的控制存储器装置的方法，其特征在于，所述操作控制信号为通过所述存储器装置的读取启用引脚发送到所述存储器装置的读取启用信号，
所述数据输出参考信号为通过所述存储器装置的双向数据选通引脚从所述存储器装置获取的数据选通信号，以及
所述数据通过所述存储器装置的数据输入/输出引脚从所述存储器装置输出。
9.根据权利要求7所述的控制存储器装置的方法，其特征在于，为所述第二时间点与所述第三时间点之间的间隔的所述预定时间间隔预定为所述第一时段的整数倍数。
10.根据权利要求7所述的控制存储器装置的方法，其特征在于，所述数据与所述操作控制信号的边沿对准输出。
11.根据权利要求7所述的控制存储器装置的方法，其特征在于，输出所述操作控制信号更包括在所述第二时间点输出在所述第一时间点之后首次转变的所述操作控制信号，以及
获取所述数据输出参考信号更包括在所述第三时间点获取在所述第一时间点之后首次转变的所述数据输出参考信号。
12.一种存储器装置的控制方法，所述存储器装置为异步NAND型存储器装置，其特征在于，所述方法包括：
使所述存储器装置进入就绪状态并且从外部装置获取操作控制信号，其中所述操作控制信号在所述存储器装置进入所述就绪状态的第一时间点之后的第二时间点转变；
响应于从所述外部装置获取的所述操作控制信号将数据输出参考信号输出到所述外部装置，其中所述数据输出参考信号在晚于所述第二时间点预定时间间隔的第三时间点转变；以及
与所述数据输出参考信号同步输出数据。
13.根据权利要求12所述的存储器装置的控制方法，其特征在于，所述操作控制信号为通过所述存储器装置的读取启用引脚发送到所述存储器装置的读取启用信号，
所述数据输出参考信号为通过所述存储器装置的双向数据选通引脚从所述存储器装置获取的数据选通信号，以及
所述数据通过所述存储器装置的数据输入/输出引脚从所述存储器装置输出。
14.根据权利要求12所述的存储器装置的控制方法，其特征在于，获取所述操作控制信号更包括在所述第二时间点获取在所述第一时间点之后首次转变的所述操作控制信号，以及
输出所述数据输出参考信号更包括在所述第三时间点输出在所述第一时间点之后首次转变的所述数据输出参考信号。
15.根据权利要求12所述的存储器装置的控制方法，其特征在于，为所述第二时间点与所述第三时间点之间的间隔的所述预定时间间隔预定为所述第一时段的整数倍数。
16.根据权利要求12所述的存储器装置的控制方法，其特征在于，所述数据与所述操作控制信号的边沿对准输出。
17.一种存储器装置，其为NAND型存储器装置，其特征在于，所述存储器装置包括：
电路，配置成基于从外部装置获取的信号执行操作；
第一引脚，配置成从所述外部装置获取操作控制信号；
第二引脚，配置成将数据输出参考信号输出到所述外部装置；以及
第三引脚，配置成将数据输出到所述外部装置，
其中所述电路被提供以使得所述第一引脚从所述外部装置获取所述操作控制信号，所述第二引脚响应于所述操作控制信号输出所述数据输出参考信号，以及所述第三引脚与所述数据输出参考信号同步输出所述数据，
其中所述电路具有多个模式，包含第一模式，其中所述数据输出参考信号相对于所述操作控制信号延迟预定时延且与所述操作控制信号异步输出；以及第二模式，其中所述数据输出参考信号与所述操作控制信号同步输出，以及所述电路被提供以基于从所述外部装置输入的模式选择信号以所述多个模式中的任一个操作。
18.根据权利要求17所述的存储器装置，其特征在于，所述第一引脚为配置成获取读取启用信号的读取启用引脚，
所述第二引脚为配置成输出数据选通信号的双向数据选通引脚，以及
所述第三引脚为配置成输出数据输入/输出信号的数据输入/输出引脚，
其中所述电路输出指示所述存储器装置已在所述第一时间点进入就绪状态的就绪信号以及响应于输出就绪信号通过所述读取启用引脚获取所述读取启用信号，以及当所述读取启用信号在所述第一时间点之后的第二时间点转变时，所述数据选通信号在晚于所述第二时间点预定时间间隔的第三时间点转变。
19.根据权利要求17所述的存储器装置，其特征在于，所述电路默认设置所述第二模式且基于所述模式选择信号变成所述多个模式中的任一个。
20.根据权利要求18所述的存储器装置，其特征在于，所述电路被提供以使得所述第一引脚在所述第二时间点输出在所述第一时间点之后首次转变的所述操作控制信号，以及所述第二引脚在所述第三时间点输出在所述第一时间点之后首次转变的所述数据输出参考信号。
21.根据权利要求18所述的存储器装置，其特征在于，为所述第二时间点与所述第三时间点之间的间隔的所述预定时间间隔预定为第一时段的整数倍数。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226765A (zh) * 2006-11-21 2008-07-23 三星电子株式会社 多芯片封装快闪存储器器件以及从中读取状态数据的方法
US20150169245A1 (en) * 2011-08-26 2015-06-18 Sandisk Technologies Inc. Controller with Extended Status Register and Method of Use Therewith
CN106776391A (zh) * 2016-12-13 2017-05-31 成都信息工程大学 一种NAND Flash控制器的控制方法和装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762259B1 (ko) * 2005-09-12 2007-10-01 삼성전자주식회사 버스트 읽기 레이턴시 기능을 갖는 낸드 플래시 메모리장치
US7920431B2 (en) * 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
KR101841622B1 (ko) * 2010-11-04 2018-05-04 삼성전자주식회사 온-다이 터미네이션 회로를 가지는 불휘발성 메모리 장치 및 그것의 제어 방법
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
KR20130114354A (ko) * 2012-04-09 2013-10-18 삼성전자주식회사 메모리 시스템 및 컨트롤러의 동작 방법
KR102138110B1 (ko) * 2013-10-04 2020-07-27 삼성전자주식회사 플래시 메모리를 기반으로 하는 저장 장치 및 그것의 동작 방법
KR102248279B1 (ko) * 2014-06-13 2021-05-07 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 및 메모리 컨트롤러 사이의 통신을 중개하는 리타이밍 회로의 동작 방법
KR20170100875A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226765A (zh) * 2006-11-21 2008-07-23 三星电子株式会社 多芯片封装快闪存储器器件以及从中读取状态数据的方法
US20150169245A1 (en) * 2011-08-26 2015-06-18 Sandisk Technologies Inc. Controller with Extended Status Register and Method of Use Therewith
CN106776391A (zh) * 2016-12-13 2017-05-31 成都信息工程大学 一种NAND Flash控制器的控制方法和装置

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