CN101197394B - 半导体装置以及其制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置以及其制造方法，该半导体装置通过使用SOI衬底而制造，并且防止起因于设置为岛状的硅层的端部的缺陷且提高可靠性。该半导体装置具有如下结构：包括在支撑衬底上依次层合有绝缘层及岛状硅层的SOI衬底、设置在岛状硅层的一个表面上及侧面的栅绝缘层、以及中间夹着栅绝缘层而设置在岛状硅层上的栅电极。此时，对栅绝缘层来说，跟接触于岛状硅层的一个表面上的区域相比，接触于岛状硅层的侧面的区域的介电常数小。

Description

半导体装置以及其制造方法
技术领域
本发明涉及使用SOI(绝缘体上硅片)衬底而制造的半导体装置以及其制造方法。
背景技术
近年来，在VLSI技术飞跃地进步的情况下，实现高速化、低功耗化的SOI结构引人注目。该技术是利用薄膜单晶硅形成场效应晶体管(FET；Field Effect Transistor)的活性区(沟道形成区)而不利用现有的大块单晶硅的技术。
在用于SOI结构的衬底中，典型的是，在单晶硅衬底上中间夹着埋氧层(buried oxide film layer)形成有薄膜硅层。因此，普遍知道如下事实：当使用SOI衬底来制造MOS型场效应晶体管(MOSFET；Metal OxideSemiconductor)时，可以使寄生电容小于现有的使用大块单晶硅衬底的情况，而有利于高速化。
图12A至12C表示使用SOI衬底的现有的薄膜晶体管的示意图。图12A表示薄膜晶体管的俯视图，图12B相当于图12A中的虚线O-P之间的截面图，图12C相当于图12A中的虚线Q-R之间的截面图。注意，在图12A中部分地省略构成薄膜晶体管的薄膜等。
通过使用SOI衬底9005而形成图12A至12C所示的薄膜晶体管。在该SOI衬底9005中，在支撑衬底9000上依次层合形成有绝缘层9002和硅层9006。硅层9006被形成为岛状，并且在该硅层9006上中间夹着栅绝缘层9004形成有用作栅电极的导电层9012。此外，硅层9006包括中间夹着栅绝缘层9004形成在与导电层9012重叠的区域中的沟道形成区9008和用作源区或漏区的杂质区9010。
[专利文件1]日本专利申请公开2005-019859号公报
然而，在上述那样的使用SOI衬底的薄膜晶体管中起因于岛状硅层的端部而发生各种各样的缺陷。例如，在使用SOI衬底的情况下，可以通过使用热氧化法而使硅层的表面氧化，来形成栅绝缘层。虽然当利用热氧化法时，可以得到良好绝缘层，但是有如下问题：也从硅层的端部氧化发展，如图12B的虚线9007所示，栅绝缘层9004进入硅层的端部而形成。
此外，有可能由于当将硅层形成为岛状时的蚀刻工序、利用氢氟酸等的洗涤工序等的影响，去掉设置在硅层的下层的绝缘层。特别在使硅层薄膜化的情况下，其影响进一步明显。此时，如图12C的虚线9009所示，在硅层的端部附近栅绝缘层的覆盖性容易变得不好。
另一方面，在利用CVD法或溅射法而不利用热氧化法来形成栅绝缘层的情况下，由于在硅层的端部有台阶，所以在硅层的端部栅绝缘层的覆盖性容易变得不好。
当在硅层的端部不能充分覆盖栅绝缘层时，有可能发生硅层和形成栅电极的导电层之间的短路或漏电流。此外，栅绝缘层的覆盖缺陷也成为元件或栅绝缘层的静电击穿(ESD：Electro Static Discharge)等的主要原因。特别是，为了提高薄膜晶体管的低功耗化或工作速度，希望栅绝缘层的薄膜化，并且当将栅绝缘层设置得薄时，硅层的端部的覆盖缺陷成为更明显的问题。再者，随着栅绝缘层的薄膜化，静电击穿的问题也进一步严重。
此外，也有如下问题：在岛状硅层的端部，特别在形成栅电极的导电层以及硅层重叠的区域中，在角落部分(隅角部分)容易发生电场集中所引起的漏电流。
当发生如上述那样的起因于硅层端部的问题时，薄膜晶体管的工作特性退化，并且可靠性也降低。此外，当制造半导体装置时，成品率降低，并且增加制造成本。
发明内容
鉴于这种问题而创造出本发明，并且其目的在于提供一种提高可靠性且具有新结构的半导体装置以及其制造方法。本发明的半导体装置的结构包括：在支撑衬底上依次层合有绝缘层、岛状硅层的SOI衬底；设置在岛状硅层的一个表面上及侧面的栅绝缘层；中间夹着栅绝缘层而设置在岛状硅层上且横穿岛状硅层地设置的栅电极，其中，对栅绝缘层来说，跟接触于岛状硅层的一个表面上的区域相比，接触于岛状硅层的侧面的区域的介电常数小。
此外，本发明的半导体装置的其他结构包括：在支撑衬底上依次层合有绝缘层、岛状硅层的SOI衬底；设置在岛状硅层的一个表面上及侧面的栅绝缘层；中间夹着栅绝缘层而设置在岛状硅层上且横穿岛状硅层地设置的栅电极，其中，对栅绝缘层来说，至少在与栅电极重叠的区域中，跟接触于岛状硅层的一个表面上的区域相比，接触于岛状硅层的侧面的区域的介电常数小。
此外，本发明的半导体装置的其他结构包括：在支撑衬底上依次层合有绝缘层、岛状硅层的SOI衬底；设置在岛状硅层的一个表面上及侧面的栅绝缘层；中间夹着栅绝缘层而设置在岛状硅层上且横穿岛状硅层地设置的栅电极，其中，对栅绝缘层来说，跟接触于岛状硅层的一个表面上的区域相比，接触于岛状硅层的侧面的区域的厚度厚且介电常数小。
此外，本发明的半导体装置的其他结构包括：在支撑衬底上依次层合有绝缘层、岛状硅层的SOI衬底；设置在岛状硅层的一个表面上及侧面的栅绝缘层；中间夹着栅绝缘层而设置在所述岛状硅层上且横穿岛状硅层地设置的栅电极，其中，对栅绝缘层来说，至少在与栅电极重叠的区域中，跟接触于岛状硅层的一个表面上的区域相比，接触于岛状硅层的侧面的区域的厚度厚且介电常数小。
此外，在上述结构中，栅绝缘层的接触于岛状硅层的侧面的区域的厚度优选大于其岛状硅层的一个表面上的厚度的一倍且为三倍以下。换言之，当将栅绝缘层的岛状硅层的一个表面上的厚度设定为t1并且将栅绝缘层的接触于岛状硅层的侧面的区域的厚度设定为t2时，满足t1＜t2≤3t1。
此外，在上述结构中，设置在岛状硅层的一个表面上以及侧面的栅绝缘层也可以由接触于岛状硅层的一个表面上而设置的第一绝缘层和接触于岛状硅层的侧面而设置的第二绝缘层形成。
此外，在上述结构中，设置在岛状硅层的一个表面上以及侧面的栅绝缘层也可以由设置在岛状硅层的一个表面上的第一绝缘层和设置在岛状硅层的侧面的第二绝缘层以及第三绝缘层形成。
此外，在上述结构中，岛状硅层的端部的锥形角优选为45度以上且低于95度。
此外，在上述结构中，作为SOI衬底，既可以使用SIMOX(separationby implanted oxygen：注入氧隔离)衬底，又可以使用粘合衬底(bondedsubstrate)。
此外，本发明的半导体装置的制造方法之一包括如下步骤：将SOI衬底的硅层形成为岛状；接触于岛状硅层的一个表面上以及侧面地形成第一绝缘层；通过将第一绝缘层有选择地去掉至岛状硅层的一个表面露出，来形成接触于岛状硅层的侧面的第二绝缘层；接触于岛状硅层的一个表面以及第二绝缘层地形成第三绝缘层；中间夹着第三绝缘层而在岛状硅层的一个表面上横穿岛状硅层地形成栅电极层。
此外，在上述制造方法中，优选将岛状硅层形成为其端部的锥形角成为45度以上且低于95度。
此外，本发明的半导体装置的制造方法之一包括如下步骤：将SOI衬底的硅层形成为岛状来形成第一硅层；接触于第一硅层的一个表面以及侧面地形成第一绝缘层；通过将第一绝缘层有选择地去掉至岛状第一硅层的一个表面露出，来形成接触于第一硅层的侧面的第二绝缘层，同时在第一硅层的上层中形成非晶体区域；去掉形成在第一硅层中的非晶体区域，来形成岛状第二硅层；接触于第二硅层以及第二绝缘层地形成第三绝缘层；中间夹着第三绝缘层而在第二硅层的一个表面上横穿第二硅层地形成栅电极层。
此外，本发明的半导体装置的制造方法之一包括如下步骤：将SOI衬底的硅层形成为岛状来形成第一硅层；接触于第一硅层的一个表面以及侧面地形成第一绝缘层；通过利用以垂直方向为主体的各向异性刻蚀来使第一硅层以及第一绝缘层薄膜化，来形成岛状第二硅层以及接触于第二硅层的侧面的第二绝缘层；接触于第二硅层以及第二绝缘层地形成第三绝缘层；中间夹着第三绝缘层而在第二硅层的一个表面上横穿第二硅层地形成栅电极层。
此外，在上述制造方法中，可以在其膜厚度为60nm至70nm的范围内形成第一硅层，并且在其膜厚度为20nm至30nm的范围内形成第二硅层。
此外，优选将第二硅层的端部形成为其锥形角成为45度以上且低于95度。
此外，在上述制造方法中，将第二绝缘层以及第三绝缘层形成为栅绝缘层。此外，优选形成其介电常数小于第三绝缘层的层作为第二绝缘层。
此外，在上述制造方法中，也可以在形成栅电极层之后，进行热处理。
此外，作为SOI衬底，既可以使用通过SIMOX法而形成的衬底，又可以使用通过粘合法(wafer bonding)而形成的衬底。
通过适用本发明，可以降低起因于具有沟道形成区的硅层的端部的缺陷。因此，可以降低硅层的端部的特性所对于半导体装置造成的影响，并且可以提供提高可靠性的半导体装置。此外，在半导体装置的制造工序中，可以提高成品率。
附图说明
图1A至1C是表示涉及本发明的半导体装置的主要结构的例子的图；
图2A1至2C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图3A1至3C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图4A至4C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图5A1至5C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图6A至6F是表示涉及本发明的半导体装置的制造方法的例子的图；
图7A至7C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图8A1至8C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图9A至9F是表示涉及本发明的半导体装置的制造方法的例子的图；
图10A至10C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图11A1至11C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图12A至12C是表示现有的半导体装置的结构例子的图；
图13A至13C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图14A1至14C2是表示涉及本发明的半导体装置的制造方法的例子的图；
图15A1至15B2是表示涉及本发明的半导体装置的制造方法的例子的图；
图16A至16C是表示涉及本发明的半导体装置的结构例子的图；
图17是表示涉及本发明的半导体装置的结构例子的图；
图18是表示等离子体处理装置的结构例子的图；
图19A至19C是表示涉及本发明的半导体装置的主要结构的例子的图；
图20A至20D是表示涉及本发明的半导体装置的制造方法的例子的图；
图21A至21D是表示涉及本发明的半导体装置的制造方法的例子的图；
图22A至22C是表示涉及本发明的半导体装置的制造方法的例子的图；
图23A至23D是表示涉及本发明的半导体装置的制造方法的例子的图；
图24A至24C是表示涉及本发明的半导体装置的制造方法的例子的图；
图25A至25C是表示涉及本发明的半导体装置的制造方法的例子的图；
图26A至26E是表示SOI衬底的制造方法的例子的图；
图27是表示涉及本发明的半导体装置的一个例子的方块图；
图28A至28H是表示涉及本发明的半导体装置的使用方式的例子的图；
图29A至29C是表示涉及本发明的半导体装置的一个例子的俯视图以及截面图；
图30A至30D是说明可以适用于涉及本发明的半导体装置的天线的图；
图31A至31C是表示涉及本发明的半导体装置的一个例子的方块图以及使用方式的例子的图。
具体实施方式
下面，关于本发明的实施方式参照附图而说明。但是，本发明不局限于以下的说明，所属技术领域的普通人员可以很容易地理解一个事实，就是其方式及详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。注意，在以下说明的本发明的结构中，有时在不同附图中共同使用表示相同部分的符号。
实施方式1
图1A至1C是为了说明涉及本发明的半导体装置的主要结构的俯视图以及截面图。图1A至1C特别表示薄膜晶体管的结构，图1A表示俯视图，图1B表示图1A中的虚线O-P之间的截面图，图1C表示图1A中的虚线Q-R之间的截面图。注意，在图1A中，部分地省略薄膜等。
通过利用SOI衬底105来形成图1A至1C所示的薄膜晶体管120。薄膜晶体管120由SOI衬底105的硅层106、接触于硅层106的侧面而设置的绝缘层108、设置在硅层106的一个表面上的绝缘层110、中间夹着该绝缘层110而设置在硅层106上的导电层112构成。
作为SOI衬底105，使用通过SIMOX法或粘合法而形成的衬底。在本实施方式中，使用在支撑衬底100上依次形成有绝缘层102、硅层106的衬底。
硅层106被形成为岛状。此外，因为利用SOI衬底105的表面硅层作为硅层106，所以利用单晶硅而形成硅层106。在其膜厚度为10nm至150nm、优选为30nm至100nm、或者10nm至30nm的范围内形成硅层106，即可。
此外，优选将硅层106的端部形成得近于垂直形状。具体地说，将硅层106的端部形成为其锥形角成为45度以上且低于95度、优选为60度以上且低于95度，即可。通过将硅层106的端部形成得近于垂直形状，可以降低在用作栅电极的导电层112和硅层106的端部重叠的区域中硅层106的端部和导电层112通过接触于硅层106的侧面的栅绝缘层而形成的寄生沟道。这是因为通过将硅层的端部形成得近于垂直形状，跟在将硅层的端部形成为具有慢坡的锥形角(例如，锥形角为45度以下)的情况相比，可以减少在整个硅层的面积中硅层的端部所占有的面积的缘故。注意，寄生沟道是指形成在与在沟道形成区中与连接源区和漏区的方向大体上平行地形成的沟道交叉为垂直或斜对过的方向上且在沟道形成区的端部的沟道。因为当形成寄生沟道时发生漏电流，所以将硅层的端部加工为近于垂直形状的形状以防止寄生沟道是非常有效于降低完成的半导体装置的特性的不均匀性且提高可靠性。
此外，锥形角是指在具有锥形形状的层中该具有锥形形状的层的侧面和该具有锥形形状的层的底面所形成的倾斜角。注意，也可以将硅层106的端部形成为其锥形角为30度以上且低于85度、或者45度以上且低于60度的慢坡的锥形形状。可以通过将硅层106的端部形成为锥形形状且使其角落部分(隅角部分)成为慢坡，来缓和电场集中在该角落部分。
注意，在本说明书中，硅层的“端部”是指形成为岛状的硅层的边部分(边缘部分)。硅层的“侧面”是指硅层的边部分的面。
硅层106包括沟道形成区114、用作源区或漏区的杂质区116。在杂质区116中添加有赋予一导电型的杂质元素。此外，也可以在沟道形成区114中添加有赋予一导电型的杂质元素以控制晶体管的阈值电压。沟道形成区114中间夹着绝缘层110被形成在与导电层112大体上一致的区域的硅层106中并且是位于杂质区116之间的。
此外，也可以在硅层106中形成用作LDD(轻掺杂漏)区的低浓度杂质区。可以在沟道形成区和用作源区或漏区的杂质区之间形成低浓度杂质区。此外，跟用作源区或漏区的杂质区相比，低浓度杂质区的杂质浓度低。
与硅层106的侧面接触地形成有绝缘层108。此外，在硅层106的一个表面上以及绝缘层108上形成有绝缘层110。绝缘层108以及绝缘层110用作薄膜晶体管120的栅绝缘层。换言之，涉及本发明的栅绝缘层不是由一个绝缘层构成的，而是由多个绝缘层的复合物构成的。注意，多个绝缘层的边界也可以为不明确的。
可以通过利用接触于硅层106的侧面的绝缘层108、接触于硅层106的一个表面以及绝缘层108的绝缘层110来形成栅绝缘层，提高在硅层106的端部的栅绝缘层的覆盖性。因此，可以防止起因于在硅层106的端部的栅绝缘层的覆盖缺陷的缺陷。
此外，对由绝缘层108以及绝缘层110形成的栅绝缘层来说，跟形成在硅层106的一个表面上的区域相比，接触于硅层106的侧面的区域的膜厚度优选厚。例如，将从硅层106的一个表面上延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t1。并且，将从硅层106的侧面延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t2。此时，栅绝缘层优选满足膜厚t1＜膜厚t2。例如，可以满足t1＜t2≤3t1。注意，接触于硅层106的侧面的区域的膜厚，例如从硅层106的侧面延伸的垂直线和栅绝缘层的最表面的交点的距离的膜厚t2并不一定为一定值。在此情况下，跟膜厚t1相比，膜厚t2的最小值优选与膜厚t1相同或大于膜厚t1。通过利用栅绝缘层充分地覆盖硅层106的端部，优选的是，使接触于硅层106的侧面的区域的膜厚增加，可以缓和施加到硅层106的端部的电场并且防止发生漏电流。
此外，对由绝缘层108以及绝缘层110形成的栅绝缘层来说，跟形成在硅层106的一个表面上的区域相比，接触于硅层106的侧面的区域的介电常数优选小。例如，通过使绝缘层108的介电常数小于绝缘层110，可以使接触于硅层106的侧面的区域的栅绝缘层的介电常数小。优选的是，利用介电常数为4以下的低介电常数材料来形成绝缘层108，即可。通过在栅绝缘层中使接触于硅层106的侧面的区域的介电常数小于接触于硅层106的一个表面上的区域，可以缓和电场集中在硅层106的端部、特别在角落部分(隅角部分)。结果，可以防止对栅绝缘层局部性地施加过度电场，并且防止栅绝缘层的绝缘缺陷。因此，可以成品率好地制造半导体装置，并且提高完成的半导体装置的可靠性。
注意，在此，接触于硅层106的侧面地形成绝缘层108以围绕形成为岛状的硅层106的周围。此外，也可以说，绝缘层108具有开口部以使硅层106的上表面露出。
注意，如上所述，当将硅层形成为岛状时，容易发生起因于硅层的端部的各种各样的缺陷。尤其在与栅电极重叠的硅层的端部、还在形成在与栅电极重叠的硅层的端部的沟道形成区的端部(沟道形成区和用作源区或漏区的杂质区的边界附近)容易发生缺陷，并且容易受到静电破坏等的影响。作为其主要原因，可以举出如下：沟道形成区的端部以及栅电极在两者重叠的区域中通过接触于沟道形成区的端部(硅层的端部)的侧面的栅绝缘层容易形成寄生沟道；在沟道形成区中，跟其中间附近相比，对其端部(与用作源区或漏区的杂质区的边界附近)施加高电压；当加工形成在上层的栅电极层(导电层)时受到蚀刻等的影响；在硅层的端部栅绝缘层局部性地变薄等。因此，通过至少在栅电极层和硅层的端部重叠的区域中，接触于硅层的侧面地形成绝缘层，可以减少绝缘击穿、静电击穿、漏电流等缺陷。例如，如图16A至16C所示，在形成为岛状的硅层106的端部和用作栅电极的导电层112重叠的区域中，形成有接触于硅层106的侧面的绝缘层208，即可。图16A表示俯视图，图16B相当于图16A中的虚线O-P之间的截面图，图16C相当于图16A中的虚线Q-R之间的截面图。在此，只在导电层112和硅层106的端部重叠的区域以及其附近形成有绝缘层208。因此，在图16B中，在硅层106的侧面不形成有绝缘层208，并且，在图16C中，接触于硅层106的侧面地形成有绝缘层208。
如图16A至16C所示，通过至少在用作栅电极的导电层和硅层的端部重叠的区域中形成接触于硅层的侧面的绝缘层，可以防止硅层的端部以及用作栅电极的导电层之间的短路。例如，如图17所示，即使在硅层106的端部附近去掉在硅层106下的绝缘层102，也通过形成接触于硅层106的侧面的绝缘层218，可以充分地覆盖硅层106的端部。尤其是，适用本发明来提高栅绝缘层的覆盖性在如下情况下是非常有效的：栅绝缘层的膜厚度处于几nm至几十nm的范围内且薄于硅层的膜厚度。此外，通过适用本发明，可以缓和电场集中在硅层的端部并且防止/减少漏电流。特别通过在栅绝缘层中，使接触于硅层的侧面的区域的介电常数小于接触于硅层的一个表面上的区域，可以缓和局部性地施加电场，因此是很有效的。如上所述，通过接触于硅层的侧面、特别用作栅电极的导电层和硅层的端部重叠的区域中的硅层的侧面地形成绝缘层，可以提高完成的半导体装置的可靠性以及工作特性。
可以通过利用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝、SiOF(含氟氧化硅)、SiOC(含碳氧化硅)、DLC(类金刚石碳)、多孔二氧化硅(porous silica)等材料以单层结构或层合结构形成绝缘层108以及绝缘层110。此外，既可以使用相同材料来形成绝缘层108以及绝缘层110，又可以使用不同材料来形成。在本实施方式中，使用氧化硅层来形成绝缘层108，并且使用氮化硅层来形成绝缘层110。
注意，优选通过使用介电常数小于绝缘层110的材料来形成绝缘层108。此外，优选通过利用介电常数大约为4以下的低介电常数材料诸如SiOF、SiOC、DLC、多孔二氧化硅等来形成绝缘层108。注意，介电常数为4以下的低介电常数材料也称为low-k材料，并且使用low-k材料而制造的薄膜也称为low-k薄膜。如此，通过使用介电常数小于绝缘层110的材料来形成绝缘层108，可以使接触于硅层的侧面的区域的栅绝缘层的介电常数小于接触于硅层的一个表面上的区域。
在硅层106上中间夹着绝缘层110形成有用作栅电极的导电层112。可以通过使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铝(Al)、铜(Cu)、或铌(Nb)等金属元素、或者包含该金属元素的合金材料或化合物材料，来形成导电层112。作为化合物材料，可以使用氮化合物、氧化合物、碳化合物、卤化合物等，并且，可以具体地举出氮化钨、氮化钛、氮化铝等。通过使用这些材料中的一种或多种以单层结构或层合结构来形成导电层112。此外，也可以使用添加有磷等赋予一导电型的杂质元素的多晶硅，来形成导电层112。
下面，参照图2A1至2C2具体地说明图1A至1C所示的薄膜晶体管120的制造方法。
首先，准备SOI衬底105。在此，使用在支撑衬底100上依次层合形成有绝缘层102、硅层104的SOI衬底105(参照图2A1、2A2)。
在本发明中，可以使用已知的SOI衬底，并且其制造方法或结构没有特别的限制。作为SOI衬底，可以典型地举出SIMOX衬底、粘合衬底。此外，作为粘合衬底的例子，可以举出ELTRAN(注册商标)、UNIBOND(注册商标)等。
例如，对SIMOX衬底来说，可以通过对单晶硅衬底11注入氧离子12并且在1300℃以上进行热处理来形成埋氧(BOX；Buried Oxide)层14，来在其表面上形成薄膜硅层16，而得到SOI结构。通过利用埋氧层14，薄膜硅层16与单晶硅衬底11绝缘分离(参照图26A和26B)。此外，也可以使用在形成埋氧层之后还进行热氧化的称为ITOX(内部热氧化；Internal Thermal Oxidation)的技术。
另一方面，对粘合衬底来说，可以通过中间夹着氧化膜层22将两个单晶硅衬底(第一单晶硅衬底20、第二单晶硅衬底24)粘在一起，并且从不粘合单晶硅衬底的一个表面进行薄膜化，来在表面上形成薄膜硅层26，而得到SOI结构。可以通过对一个衬底(在此，第一单晶硅衬底20)进行热氧化，来形成氧化膜层22。此外，可以直接将两个单晶硅衬底粘在一起而不利用粘合剂。例如，可以通过在对第一单晶硅衬底20进行热处理来形成氧化膜层22之后，使它与第二单晶硅衬底24重叠，并在800℃以上、优选为1100℃左右进行热处理，而利用在粘合界面的化学键，来将两个衬底粘在一起。然后，可以通过从不粘合的表面一侧对第二单晶硅衬底24进行研磨，来形成具有所希望的厚度的薄膜硅层26(参照图26C、26D、26E)。另外，也可以使用称为智能剥离(Smart-Cut，注册商标)法的技术。该技术是如下的：在粘合之后对第二单晶硅衬底24不进行研磨，而在第二单晶硅衬底24的规定深度的区域中注入氢离子来形成微小空隙，并且利用热处理所引起的该微小空隙的成长来劈开衬底。此外，在对第二单晶硅衬底进行研磨之后，也可以使用称为PACE(等离子体辅助化学蚀刻；Plasma Assisted ChemicalEtching)的技术。该技术是如下的：利用小型等离子体蚀刻装置在进行局部性的控制的同时对衬底进行蚀刻，而实现薄膜化。
在本实施方式所示的SOI衬底105中，支撑衬底100相当于图26A至26E所示的单晶硅衬底，绝缘层102相当于埋氧层或氧化膜层，硅层104相当于形成在表面上的薄膜硅层。
硅层104是SOI衬底105的表面硅层，并且它是单晶硅层。通过当制造SOI衬底105时控制研磨量、离子注入的深度等条件，可以适当地选择SOI衬底105的表面硅层的膜厚度。例如，可以形成其膜厚度处于40nm至200nm的范围内的表面硅层。在本实施方式中，在其膜厚度为10nm至150nm的范围内、优选为30nm至100nm、或者10nm至30nm的范围内形成硅层。
接着，有选择地蚀刻硅层104，来形成岛状硅层106(参照图2B1、2B2)。此时，既可以将硅层106形成为其端部成为垂直形状，又可以将硅层106形成为其端部成为锥形形状。通过改变蚀刻条件等，可以适当地选择硅层106的端部的形状。优选将硅层106的端部形成为其锥形角成为45度以上且低于95度、更优选为60度以上且低于95度，即可。通过将硅层106的端部形成得近于垂直形状，可以减少寄生沟道。
接着，覆盖硅层106地形成绝缘层107(以下，也称为第一绝缘层107)(参照图2C1和2C2)。通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、SiOF、SiOC、DLC、多孔二氧化硅(poroussilica)等材料，来形成第一绝缘层107。
以能够充分地覆盖硅层106的端部的膜厚度形成第一绝缘层107。优选在其膜厚度为形成在下层的硅层106的膜厚度的1.5倍至3倍的范围内形成第一绝缘层107。
接着，通过对第一绝缘层107进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻，来形成接触于硅层106的侧面的绝缘层108(以下，也称为第二绝缘层108)(参照图3A1和3A2)。
当对第一绝缘层107进行以垂直方向为主体的各向异性刻蚀时，从形成在硅层106的一个表面上以及绝缘层102上的第一绝缘层107逐渐被蚀刻。注意，在硅层106的一个表面上以及绝缘层102上形成具有大致相同的膜厚度的第一绝缘层107。因此，通过当硅层106的一个表面露出时停止蚀刻，可以只在接触于硅层106的侧面的区域以及其附近留下第一绝缘层107。留下的第一绝缘层107相当于第二绝缘层108。注意，通过将硅层106的端部形成得近于垂直形状，可以容易只在接触于硅层106的侧面的区域以及其附近留下第一绝缘层107。就是说，可以容易形成第二绝缘层108。
只要是可以进行以垂直方向为主体的各向异性刻蚀的，就对第一绝缘层107的蚀刻方法没有特别限制。例如，可以利用反应离子刻蚀(RIE：Reactive Ion Etching)。此外，根据等离子体发生法，反应离子刻蚀被分类为平行平板方式、磁控方式、2频率方式(dual-frequency type)、ECR方式、黑里康(helicon)方式、ICP方式等。作为此时使用的蚀刻气体，选择在第一绝缘层107和此外的层(硅层106)之间可以取得高蚀刻选择比的，即可。当有选择地蚀刻绝缘层时，例如可以使用CHF3、CF4、C4F8、C2F6、NF3等氟类气体。此外，也可以适当地追加He、Ar、Xe等惰性气体、或者O2气、H2气。
通过适当地选择用来形成薄膜的材料、蚀刻条件等，可以改变第二绝缘层108的形状。在本实施方式中，将第二绝缘层108形成为其从底面(接触于绝缘层102的面)的朝垂直方向的高度与硅层106大体上一致。此外，将第二绝缘层108的不接触于硅层106的侧面的面形成为弯曲状。具体地说，将它形成为具有任意曲率且对于接触的硅层106的侧面弯曲为凸形状。当然，本发明没有特别限制，也可以将第二绝缘层108形成为具有角的形状，而不是弯曲状。优选的是，当将第二绝缘层108的角落部分形成为慢坡的形状时，可以使层合在上层的层(在此，绝缘层110)的覆盖性良好。注意，蚀刻条件除了是指蚀刻气体的种类、各种气体的流量比率之外，还是指施加到装有衬底的电极的电力量、装有衬底的电极的电极温度、反应室内的压力等。
接着，在硅层106以及第二绝缘层108上形成绝缘层110(以下，也称为第三绝缘层110)(参照图3B1和3B2)。通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝等材料，来形成第三绝缘层110。此外，通过使用这些材料中的一种或多种以单层结构或层合结构来形成第三绝缘层110。在其膜厚度为1nm至50nm、优选为1nm至20nm、更优选为1nm至10nm的范围内形成第三绝缘层110。在本实施方式中，以20nm的膜厚度形成氧氮化硅层作为第三绝缘层110。
此外，也可以使用利用等离子体处理的固相氧化或固相氮化来形成第三绝缘层110。例如，可以通过利用等离子体处理使硅层106以及第二绝缘层108氧化或氮化，来形成第三绝缘层110。
对利用等离子体处理的固相氧化处理或固相氮化处理来说，优选利用如下等离子体而进行：利用微波(典型为2.45GHz)等高频波来激发，并且其电子密度为1×1011cm-3以上且1×1013cm-3以下，且其电子温度为0.5eV以上且1.5eV以下。这是因为为了在固相氧化处理或固相氮化处理中，在500℃以下的温度下形成细致的绝缘层的同时获得实用反应速度的缘故。
在通过等离子体处理使硅层106以及第二绝缘层108的表面氧化的情况下，在包含氧的气氛中(例如，在包含氧(O2)、臭氧(O3)、一氧化二氮(N2O)、一氧化氮(NO)或二氧化氮(NO2)以及稀有气体(含有氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)中的至少一种)的气氛中；或者，在包含氧(O2)、臭氧(O3)、一氧化二氮(N2O)、一氧化氮(NO)或二氧化氮(NO2)、氢(H2)以及稀有气体的气氛中)进行。此外，在通过等离子体处理使硅层106以及绝缘层108的表面氮化的情况下，在包含氮的气氛中(例如，在包含氮(N2)和稀有气体(包含He、Ne、Ar、Kr、Xe中的至少一种)的气氛中；在包含氮、氢和稀有气体的气氛中；或者，在包含NH3和稀有气体的气氛中)进行等离子体处理。作为稀有气体，例如优选使用Ar。此外，也可以使用Ar和Kr的混合气体。
在此，图18示出用于进行等离子体处理的等离子体处理装置1080的结构例子。该等离子体处理装置1080包括：支撑台1088；用来供应气体的气体供应部分1084；为了排除气体而连接到真空泵的排气口1086；天线1098；电介质板1082；以及输入用于产生等离子体的高频波的高频波供应部分1092。利用支撑台1088保持被处理体1010。另外，通过将温度控制部分1090设置到支撑台1088，也可以控制被处理体1010的温度。被处理体1010是被进行等离子体处理的基体，在本实施方式中，它相当于在支撑衬底100上依次形成有绝缘层102、岛状硅层106的层合体。
下面，说明使用图18所示的等离子体处理装置1080在硅层的表面上形成绝缘层的具体例子。注意，等离子体处理将对衬底、硅层、绝缘层、导电层进行的氧化处理、氮化处理、氧氮化处理、氢化处理、表面改性处理包含在其范畴中。在这些处理中，根据其目的而选择从气体供应部分1084供应的气体，即可。
首先，使图18所示的等离子体处理装置1080的处理室内成为真空。然后，从气体供应部分1084供应稀有气体、包含氧或氮的气体。在室温或利用温度控制部分1090而获得的100℃以上且550℃以下的温度范围内加热被处理体1010。被处理体1010和电介质板1082之间的间隔(以下，也称为电极间隔)是20mm以上且200mm以下(优选为20mm以上且60mm以下)左右。
接着，从高频波供应部分1092将高频波输入到天线1098。在此，输入微波(频率为2.45GHz)作为高频波。并且，通过从天线1098经过电介质板1082将微波输入到处理室内，来产生等离子体1094，并且通过利用该等离子体1094，来产生氧基(也有时包含OH基)或氮基(也有时包含NH基)。此时，通过利用被供应的气体，来产生等离子体1094。
当通过输入微波而产生等离子体1094时，可以产生低电子温度(3eV以下、优选为1.5eV以下)且高电子密度(1×1011cm-3以上)的等离子体。具体地说，优选产生电子温度为0.5eV以上且1.5eV以下，并且电子密度为1×1011cm-3以上且1×1013cm-3以下的等离子体。注意，在本说明书中，通过输入微波而产生的低电子温度且高电子密度的等离子体也称为高密度等离子体。此外，利用高密度等离子体而进行等离子体处理也称为高密度等离子体处理。
通过利用由于等离子体1094而产生的氧基(也有时包含OH基)或氮基(也有时包含NH基)，来使形成在被处理体1010中的硅层的表面氧化或氮化而形成绝缘层。此时，当将氩等稀有气体混合在供应的气体中时，可以利用稀有气体的激发种类有效率地产生氧基或氮基。注意，在使用稀有气体作为供应气体的情况下，有时在形成的绝缘层中含有稀有气体。通过有效地使用利用等离子体而激发的激活基，可以在500℃以下的低温度下进行利用固相反应的氧化、氮化。
作为利用使用图18所示的装置的高密度等离子体处理而形成的理想的第三绝缘层110的一个例子，通过利用在包含氧的气氛中的等离子体处理在硅层106的一个表面上以3nm至6nm的厚度形成氧化硅层，然后在包含氮的气氛中对于该氧化硅层的表面进行氮化等离子体处理，来形成氮等离子体处理层。具体地说，首先通过在包含氧的气氛中进行等离子体处理，在硅层106的一个表面上以3nm至6nm的厚度形成氧化硅层。然后，通过继续在包含氮的气氛中进行等离子体处理，在氧化硅层的表面或者其表面附近设置氮浓度高的氮等离子体处理层。注意，表面附近是指在从氧化硅层的表面大约有0.5nm至1.5nm的范围的深度。例如，通过在包含氮的气氛中进行等离子体处理，来得到在从氧化硅层的表面朝垂直方向大约有1nm的深度以20原子％至50原子％的比率含有氮的结构。此外，可以利用高密度等离子体处理也使绝缘层108、绝缘层102的表面氧化或氮化。
例如，可以通过利用等离子体处理使为单晶硅的硅层106的表面氧化，来形成没有界面畸变的细致的氧化层。此外，当通过利用等离子体处理使该氧化层氮化，来使氮取代在其表层部的氧来形成氮化层时，可以进一步实现细致化。由此，可以形成绝缘耐压高的绝缘层。
总之，通过使用上述那样的利用等离子体处理的固相氧化处理或者固相氮化处理，可以得到与在950℃至1050℃的范围内形成的热氧化膜同等的绝缘层。换言之，可以形成可靠性高的绝缘层作为用作半导体元件，特别是薄膜晶体管或非易失性存储元件的栅绝缘膜的绝缘层。
接着，中间夹着第三绝缘层110在硅层106上形成用作栅电极的导电层112(参照图3C1、3C2)。可以通过使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铝(Al)、铜(Cu)或铌(Nb)等金属元素、或者包括该金属元素的合金材料或化合物材料，来形成导电层112。此外，也可以使用以添加有磷等赋予一导电型的杂质元素的多晶硅为典型的半导体材料，来形成导电层112。可以在通过使用这些材料且利用CVD法或溅射法在整个表面上形成导电层112之后有选择地蚀刻该导电层112，来将它加工为所希望的形状。此外，导电层112可以为单层结构或层合结构。在其膜厚度为100nm至1000nm、优选为200nm至800nm、更优选为300nm至500nm的范围内形成导电层112。
接着，通过对硅层106有选择地添加赋予一导电型的杂质元素，来形成沟道形成区114、用作源区或漏区的杂质区116。在此，以导电层112作为掩模，添加赋予一导电型的杂质元素。作为赋予一导电型的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等赋予p型的元素、以及磷(P)、砷(As)等赋予n型的元素。
注意，优选的是，通过在对硅层106添加赋予一导电型的杂质元素之后进行热处理，使添加的杂质元素激活。可以通过照射激光束、或者使用RTA或退火炉，来进行热处理。具体地说，在400℃至700℃、优选为500℃至550℃的温度范围内进行热处理，即可。此外，优选在氮气氛中进行热处理。例如，可以通过在550℃进行四个小时的加热，来实现激活。此外，有时当有选择地蚀刻第一绝缘层107而形成第二绝缘层108时，由于蚀刻条件、用来形成各薄膜的材料或膜厚度等，硅层106的一部分非晶体化。在此情况下，通过进行热处理，除了实现激活以外，还可以实现硅层的重新晶化。
以上述工序，可以形成适用本发明而成的薄膜晶体管120。注意，本实施方式所示的TFT的结构只是一个例子，而不局限于图示的结构。例如，也可以采用多栅结构，其包括：具有串联连接的至少两个以上的沟道形成区的硅层；以及对各沟道形成区施加电场的至少两个以上的栅电极层。此外，也可以在TFT的硅层中形成LDD区。
此外，虽然在本实施方式中示出形成单层导电层作为栅电极的例子，但是本发明没有特别限制。既可以将栅电极的侧面形成为锥形形状，又可以将栅电极形成为由两层以上导电层构成的层合结构。此外，也可以将栅电极形成为由两层导电层构成的层合结构并且使各层的锥形角度不同。此外，也可以接触于用作栅电极的导电层的侧面地形成也称为侧壁的绝缘层。
当使用适用本发明而制造的薄膜晶体管时，可以减少起因于岛状硅层的端部的缺陷。因此，可以制造可靠性高的半导体装置。此外，也可以以成品率好的方式制造半导体装置。
注意，可以将本实施方式与本说明书所示的其他实施方式适当地组合。
实施方式2
在本实施方式中，参照图4A至图6F说明利用与上述实施方式1不同的制造方法制造半导体装置的例子。
图4A是用来说明涉及本发明的半导体装置的主要结构的俯视图。注意，在图4A中，部分地省略薄膜等。
在图4A所示的半导体装置中，使用SOI衬底来形成有薄膜晶体管。SOI衬底的表面硅层被形成为岛状，并且横穿岛状硅层313地设置有形成栅电极的导电层314。此外，接触于岛状硅层313的侧面地设置有绝缘层310。虽然在此图示出围绕岛状硅层313的整个周围地设置绝缘层310的例子，但是至少在导电层314及硅层313重叠的区域中设置接触于岛状硅层313的侧面的绝缘层，即可。当然，也可以在导电层314及硅层313重叠的区域中以及其附近设置接触于岛状硅层313的侧面的绝缘层。
在硅层313中形成有沟道形成区、用作LDD区的一对低浓度杂质区317、用作源区或漏区的一对高浓度杂质区318。在与导电层314大体上一致的区域中的硅层313中形成有沟道形成区，其位于一对高浓度杂质区318之间。此外，在沟道形成区和高浓度杂质区318之间形成有低浓度杂质区317。
接着，说明图4A所示的半导体装置的制造方法。在此，参照图4A中的虚线O-P之间的截面图、以及虚线Q-R之间的截面图，具体地说明。
首先，准备在支撑衬底300上依次层合形成有绝缘层302、第一硅层306的SOI衬底305(参照图4B1、4B2)。接着，覆盖第一硅层306地形成第一绝缘层308(参照图4C1、4C2)。注意，因为直到形成第一绝缘层308的工序按照上述实施方式1所示的SOI衬底105、绝缘层107的说明，所以简化而说明。
作为SOI衬底305，可以使用SIMOX衬底、粘合衬底等已知的SOI衬底。通过有选择地蚀刻SOI衬底305的表面，来形成岛状第一硅层306。在其膜厚度为10nm至150nm、优选为30nm至100nm或者10nm至30nm的范围内形成第一硅层306，即可。此外，既可以将第一硅层306的端部形成为垂直形状，又可以将第一硅层306的端部形成为锥形形状。在本实施方式中，将第一硅层306的端部形成为其锥形角成为45度以上且低于95度、优选为近于垂直形状的60度以上且低于95度。通过将在第一硅层306的端部的锥形成为陡峭，可以减少以后完成的半导体装置的寄生沟道。注意，本发明没有特别的限制。也可以将第一硅层306的端部形成为其锥形角成为30度以上且低于85度、或者45度以上且低于60度的慢坡的锥形形状。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝、SiOF、SiOC、DLC、多孔二氧化硅(porous silica)等材料，来形成第一绝缘层308。此外，以能够至少充分地覆盖第一硅层306的端部的膜厚度形成第一绝缘层308。优选将第一绝缘层308形成为其膜厚度成为第一硅层306的1.5倍至3倍。
此外，优选使用其介电常数小于以后形成在硅层的一个表面上的绝缘层312的材料来形成第一绝缘层308。在以后完成的半导体装置中，第一绝缘层308形成接触于硅层的侧面的区域的栅绝缘层。当将硅层形成为岛状时，电场容易集中在硅层的端部、特别在角落部分(隅角部分)。当电场集中在硅层的端部时，容易发生栅绝缘层的绝缘击穿或漏电流等绝缘缺陷。因此，通过使用其介电常数小于以后形成在硅层的一个表面上的绝缘层的材料来形成接触于硅层的侧面的第一绝缘层308，可以防止对栅绝缘层局部性地施加过度的电场等压力，所以是优选的。
接着，通过进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻第一绝缘层308，来形成接触于第一硅层306的侧面的第二绝缘层310。此时，第一硅层306的上层部非晶体化而形成非晶体区311(参照图5A1、5A2)。
例如，形成氮氧化硅层作为第一绝缘层308。将绝缘层302设定为氧化硅层，并且将第一硅层306设定为单晶硅层。接着，通过利用以垂直方向为主体的各向异性干蚀刻来蚀刻第一绝缘层308。从形成在第一硅层306的一个表面上以及绝缘层302的一个表面上的第一绝缘层308进行蚀刻。注意，在第一硅层306的一个表面上以及绝缘层302上以大致相同的膜厚度形成有第一绝缘层308。因此，通过当第一硅层306的一个表面露出时停止蚀刻，可以只在接触于第一硅层306的侧面的区域以及其附近留下第一绝缘层308。留下的第一绝缘层308相当于第二绝缘层310。注意，当通过将第一硅层306的端部形成得近于垂直形状时，可以只在接触于第一硅层306的侧面的区域以及其附近容易形成第二绝缘层310。此外，在本实施方式中，将第二绝缘层310形成为其从底面(接触于绝缘层302的面)的朝垂直方向的高度与第一硅层306大体上一致。此外，将第二绝缘层310形成为其不接触于第一硅层306的侧面的面相对于第一硅层306的侧面弯曲为凸形状。当然，本发明没有特别的限制，也可以将第二绝缘层310形成为具有角的形状，而不是弯曲状。优选的是，当将第二绝缘层310的角落部分形成为慢坡的形状时，可以使层合在上层的层(在此，绝缘层312)的覆盖性良好。
只要是可以进行以垂直方向为主体的各向异性刻蚀的，就对第一绝缘层308的蚀刻方法没有特别的限制。例如，可以使用反应离子刻蚀诸如平行平板方式、磁控方式、2频率方式、ECR方式、黑里康(helicon)方式、ICP方式等。作为蚀刻气体，选择在第一绝缘层308和此外的层(第一硅层306)之间可以取得高蚀刻选择比的，即可。例如，通过使用CHF3、CF4、C4F8、C2F6、NF3等氟类气体，可以有选择地蚀刻绝缘层。此外，也可以适当地追加He、Ar、Xe等惰性气体、或者O2气、H2气。注意，通过适当地改变蚀刻条件，可以控制第二绝缘层310的形状。在本实施方式中，通过利用ICP方式的反应离子刻蚀且使用CHF3气体以及He气作为蚀刻气体，来进行对于第一绝缘层308的蚀刻。
当对第一绝缘层308进行各向异性干蚀刻时，由于等离子体等的能量的影响，第一硅层306的上层部非晶体化，来形成非晶体区311。通过控制第一硅层306的膜厚度、用来形成第一绝缘层308的材料、或者第一绝缘层308的蚀刻条件等，来形成非晶体区311。将非晶体区311形成为其膜厚度成为第一硅层306的0.2至0.6倍、优选为0.3至0.5倍左右。注意，在从第一硅层306的一个表面上朝底面(接触于绝缘层302的面)的方向上形成非晶体区311。
接着，通过有选择地蚀刻形成在第一硅层306的上层部的非晶体区311，来形成第二硅层313。接着，覆盖第二绝缘层310以及第二硅层313地形成第三绝缘层312(参照图5B1、5B2)。
通过有选择地蚀刻形成在第一硅层306的上层部的非晶体区311，来形成第二硅层313。第一硅层306是单晶硅，并且当蚀刻第一绝缘层308而形成第二绝缘层310时，第一硅层306的上层部被非晶化，来形成非晶体硅层。此时形成的非晶体硅层相当于本实施方式的非晶体区311。因此，通过有选择地蚀刻作为非晶体区311的非晶体硅层，留下单晶硅层作为第二硅层313。注意，将第二硅层313形成为其端部的锥形角成为45度以上且低于95度、更优选为近于垂直形状60度以上且低于95度，即可。此外，接触于第一硅层306的侧面地形成的第二绝缘层310在蚀刻非晶体区311之后也一直留下，并且成为相对于第二硅层313突出为凸状的状态。
作为非晶体区311的蚀刻方法，只要是可以取得非晶体区311和其他绝缘层(例如，第二绝缘层310、绝缘层302)的高蚀刻选择比的，就没有特别的限制。注意，因为非晶体硅层和单晶硅层的蚀刻选择比低，所以预先以某种程度控制非晶体区311的膜厚度来形成，并且向垂直方向将第一硅层306蚀刻到可以推定形成有非晶体区311的深度。作为蚀刻方法，例如可以使用平行平板方式、磁控方式、2频率方式、ECR方式、黑里康(helicon)方式、ICP方式等反应离子刻蚀。作为此时使用的蚀刻气体，选择在非晶体区311和其他绝缘层之间可以取得高蚀刻选择比的，即可。例如，可以使用Cl2等氯类气体、或者HBr气体。此外，也可以使用HBr气体以及Cl2气的混合气体。此外，也可以适当地追加He、Ar等惰性气体。在本实施方式中，通过使用Cl2气作为蚀刻气体，来有选择地蚀刻非晶体区311。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝等材料，来形成第三绝缘层312。通过使用这些材料中的一种或多种以单层结构或层合结构，来形成第三绝缘层312。此外，也可以通过使用实施方式1所示那样的利用高密度等离子体处理的第二硅层313、或者第二硅层313以及第二绝缘层310的固相氧化或固相氮化，来形成第三绝缘层312。在其膜厚度为1nm至50nm、优选为1nm至20nm、更优选为1nm至10nm的范围内，形成第三绝缘层312。
通过以上工序形成的第二绝缘层310以及绝缘层312用作栅绝缘层。换言之，涉及本发明的栅绝缘层不是由一个绝缘层构成的，而是由多个绝缘层的复合物构成的。如此，通过形成接触于硅层的侧面的第二绝缘层310，可以在硅层的端部使栅绝缘层的覆盖性良好。例如，即使在由于当将硅层加工为岛状时的蚀刻或者各种工序所带来的使用氢氟酸等的洗涤，去掉在硅层的端部下以及其附近的绝缘层(支撑衬底上的绝缘层)的情况下，也可以充分地覆盖硅层。因此，可以防止起因于在硅层的端部的栅绝缘层的覆盖缺陷的硅层和栅电极层之间的短路、漏电流的发生、静电击穿等。
注意，对由第二绝缘层310以及第三绝缘层312构成的栅绝缘层来说，接触于第二硅层313的侧面的区域的膜厚度优选厚于形成在第二硅层313的一个表面上的区域。例如，将从第二硅层313的一个表面上延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t1。并且，将从第二硅层313的侧面延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t2。栅绝缘层优选满足膜厚t1＜膜厚t2。接触于第二硅层313的侧面的区域的膜厚并不是一定值。但是，在此情况下，跟膜厚t1相比，膜厚t2的最小值优选与膜厚t1相同或大于膜厚t1。如此，可以利用栅绝缘层来充分地覆盖硅层的端部。
此外，对由第二绝缘层310以及第三绝缘层312构成的栅绝缘层来说，接触于第二硅层313的侧面的区域的介电常数优选小于形成在第二硅层313的一个表面上的区域。例如，通过使第二绝缘层310的介电常数小于第三绝缘层312，可以使接触于第二硅层313的侧面的区域的栅绝缘层的介电常数小。优选的是，通过利用介电常数为4以下的低介电常数材料来形成第二绝缘层310，即可。通过在栅绝缘层中使接触于硅层的侧面的区域的介电常数小于接触于硅层的一个表面上的区域，可以防止电场集中在硅层的端部，并且可以减少栅绝缘层的绝缘缺陷，因此是优选的。
接着，中间夹着第三绝缘层312在第二硅层313上形成用作栅电极的导电层314。以导电层314为掩模对第二硅层313添加赋予一导电型的杂质元素。此时形成在第二硅层313中的杂质区构成以后形成的LDD区的一部分。
接着，形成接触于导电层314的侧面的绝缘层315。然后，以绝缘层315以及导电层314为掩模，添加赋予一导电型的杂质元素，来形成沟道形成区316、用作LDD区的低浓度杂质区317、用作源区或漏区的高浓度杂质区318(参照图5C1、5C2)。
可以通过使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铝(Al)、铜(Cu)或铌(Nb)等金属元素、或者包含该金属元素的合金材料或化合物材料，来形成导电层314。此外，也可以通过使用以添加有磷等赋予一导电型的杂质元素的多晶硅为典型的半导体材料，来形成导电层314。通过使用这些材料且利用CVD法或溅射法在整个表面上形成导电层314之后，有选择地蚀刻该导电层314来将它加工为所希望的形状，即可。此外，以单层结构或层合结构形成导电层314，即可。在其膜厚度为100nm至1000nm、优选为200nm至800nm、更优选为300nm至500nm的范围内形成导电层314。
对绝缘层315来说，通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等无机材料、有机树脂等有机材料以单层结构或层合结构形成绝缘层。并且，通过利用以垂直方向为主体的各向异性刻蚀而有选择地蚀刻该绝缘层，可以形成接触于导电层314的侧面的绝缘层315。绝缘层315也称为侧壁。在此，将绝缘层315的不接触于导电层314的侧面的面形成为弯曲状。具体地说，将它形成为具有任意曲率且相对于接触的导电层314的侧面弯曲为凸形状。当然，本发明没有特别的限制，也可以将绝缘层315形成为具有角的形状，而不是弯曲状。注意，绝缘层315也用作当形成LDD区时的掺杂用掩模。
在第二硅层313中形成有沟道形成区316、低浓度杂质区317、高浓度杂质区318。中间夹着第三绝缘层312在与导电层314大体上一致的区域中形成沟道形成区316。中间夹着第三绝缘层312在与绝缘层315大体上一致的区域中并且在高浓度杂质区318和沟道形成区316之间形成低浓度杂质区317。注意，并不一定需要设置低浓度杂质区317。
在高浓度杂质区318中以比低浓度杂质区317更高的浓度添加有杂质元素。作为赋予一导电型的杂质元素，可以使用磷(P)或砷(As)等赋予n型的杂质元素、硼(B)、铝(Al)或镓(Ga)等赋予p型的杂质元素。
通过上述工序，可以形成适用本发明而成的薄膜晶体管320。
此外，通过在对第二硅层313添加赋予一导电型的杂质元素之后进行热处理，可以使添加的杂质元素激活。可以通过照射激光束、或者使用RTA或退火炉，来进行热处理。具体地说，在400℃至700℃、优选为500℃至550℃的温度范围内进行热处理，即可。此外，优选在氮气氛中进行热处理。例如，可以通过在550℃进行四个小时的加热，来实现激活。此外，在第二硅层313的一部分有非晶体区的情况下，通过进行热处理，除了实现杂质元素的激活以外，还可以实现硅层的重新晶化。
此外，也可以通过使用图6A至6C、或者图6D至6F所示的制造方法，来制造TFT。注意，使用在支撑衬底300上依次层合形成有绝缘层302、岛状第一硅层306的SOI衬底305，并且直到在该硅层306上形成第一绝缘层308的方法与图4B1、4C1相同，因此省略说明。
首先，说明图6A至6C所示的制造方法。在第一硅层306上形成第一绝缘层308之后(参照图4C1)，进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻第一绝缘层308，来形成接触于硅层306的侧面的第二绝缘层330。第一硅层306的上层部被非晶体化而形成非晶体区331(参照图6A)。此时，控制蚀刻条件，以使接触于第一硅层306的侧面的第二绝缘层330的从底面(与绝缘层302接触的面)朝垂直方向的高度低于第一硅层306。优选的是，使第二绝缘层330的从底面朝垂直方向的高度与第一硅层306的从底面到非晶体区331的高度大体上一致地形成，即可。
可以通过改变使用为蚀刻气体的气体种类以及气体流量比例等蚀刻条件来将第二绝缘层330加工为所希望的形状。例如，通过提高第一绝缘层308和其他层(第一硅层306)的蚀刻选择比并且有选择地使对于第一绝缘层308的蚀刻进行，可以使第二绝缘层330的从底面朝垂直方向的高度低于第一硅层306。换言之，也可以使非晶体区331与第二绝缘层330不接触。
接着，通过有选择地蚀刻形成在第一硅层306的上层部的非晶体区331，来形成第二硅层332(参照图6B)。注意，因为非晶体区331和为单晶硅层的第一硅层306的蚀刻选择比低，所以预先以某种程度控制非晶体区311的膜厚度，并且向垂直方向将第一硅层306蚀刻到可以推定形成有非晶体区311的深度。在此，不接触于非晶体区331地形成第二绝缘层330。因此，可以在蚀刻非晶体区331之后，不使第二绝缘层330成为突出为凸状的状态。
接着，在第二硅层332以及第二绝缘层330上形成第三绝缘层334。第二绝缘层330以及第三绝缘层334用作栅绝缘层。接着，中间夹着第三绝缘层334在第二硅层332上形成用作栅电极的导电层336。以导电层336为掩模对第二硅层332添加赋予一导电型的杂质元素。此时形成在第二硅层332中的杂质区构成以后形成的LDD区的一部分。接着，形成接触于导电层336的侧面的绝缘层338。然后，以绝缘层338以及导电层336为掩模来添加赋予一导电型的杂质元素，来形成沟道形成区340、用作LDD区的低浓度杂质区342、用作源区或漏区的高浓度杂质区344。通过上述工序，可以形成TFT350(参照图6C)。注意，因为从形成第三绝缘层334到形成导电层336以及绝缘层338且在第二硅层中形成沟道形成区340、低浓度杂质区342、高浓度杂质区344的方法与图5B1、5C1同样，所以省略说明。
接着，说明图6D至6F所示的制造方法。通过在第一硅层306上形成第一绝缘层308之后(参照图4C1)，进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻第一绝缘层308，来形成接触于第一硅层306的侧面的第二绝缘层310。第一硅层306的上层部被非晶体化而形成非晶体区311(参照图5A1、图6D)。
接着，通过进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻形成在第一硅层306的上层部的非晶体区311以及第二绝缘层310，来形成第二硅层362以及第三绝缘层360(参照图6E)。在极力使蚀刻选择比小的条件即蚀刻选择比近于1的条件下，蚀刻非晶体区311以及第二绝缘层310。通过这样做，可以使利用蚀刻而形成的第二硅层362以及第三绝缘层360的从底面(与绝缘层302接触的面)朝垂直方向的高度大体上一致。
接着，覆盖第二硅层362以及第三绝缘层360地形成第四绝缘层364。第三绝缘层360以及第四绝缘层364用作栅绝缘层。接着，中间夹着第四绝缘层364在第二硅层362上形成用作栅电极的导电层366。以导电层366为掩模对第二硅层362添加赋予一导电型的杂质元素。此时形成在第二硅层362中的杂质区构成以后形成的LDD区的一部分。接着，形成接触于导电层366的侧面的绝缘层368。然后，以绝缘层368以及导电层366为掩模来添加赋予一导电型的杂质元素，来形成沟道形成区370、用作LDD区的低浓度杂质区372、用作源区或漏区的高浓度杂质区374。通过上述工序，可以形成TFT380(参照图6F)。因为从形成第四绝缘层364到形成导电层366以及绝缘层368且在第二硅层中形成沟道形成区370、低浓度杂质区372、高浓度杂质区374的方法与图5B1、5C1同样，所以省略说明。注意，第四绝缘层364相当于第三绝缘层312。
通过上述工序，可以形成适用本发明而成的薄膜晶体管320、350、380。注意，本实施方式所示的TFT的结构只是一个例子，并不局限于图示的结构。例如，也可以使用多栅结构，其包括：具有串联连接的至少两个以上的沟道形成区的硅层；对各沟道形成区施加电场的至少两个以上的栅电极层。此外，也可以在TFT的硅层中形成LDD区。
此外，虽然在本实施方式中说明接触于用作栅电极的导电层的侧面地形成绝缘层，并且在硅层中形成LDD区的例子，但是本发明没有特别的限制。既可以采用实施方式1所示的结构，又可以将栅电极的侧面形成为锥形形状。此外，也可以使栅电极成为由两层导电层构成的层合结构，并且使各层的锥形角度不同。
当使用适用本发明而制造的半导体装置时，可以防止起因于硅层的端部的缺陷。特别可以防止且减少在硅层的端部的栅绝缘层的覆盖缺陷、在硅层的端部的电场集中等所引起的栅绝缘层的绝缘击穿、静电击穿、漏电流的发生等缺陷。因此，可以制造可靠性高的半导体装置。此外，通过适用本发明，可以以成品率好的方式制造半导体装置。
注意，可以将本实施方式与本说明书所示的其他实施方式适当地组合。
实施方式3
在本实施方式中，参照图7A至图9F说明利用与上述实施方式不同的制造方法制造半导体装置的例子。
图7A是为了说明涉及本发明的半导体装置的主要结构的俯视图。注意，在图7A中部分地省略薄膜等。
在图7A所示的半导体装置中，使用SOI衬底来形成有薄膜晶体管。SOI衬底的表面硅层414被形成为岛状，并且横穿岛状硅层414地设置有形成栅电极的导电层417、导电层418。此外，接触于岛状硅层414的侧面地设置有绝缘层410。虽然在此图示出围绕岛状硅层414的整个周围地设置绝缘层410的例子，但是至少在导电层417、418以及硅层414重叠的区域中设置接触于岛状硅层414的侧面的绝缘层，即可。当然，也可以在导电层417、418以及硅层414重叠的区域以及其附近设置接触于岛状硅层414的侧面的绝缘层。
在硅层414中形成有沟道形成区、用作LDD区的一对低浓度杂质区、用作源区或漏区的一对高浓度杂质区422。在与导电层418大体上一致的区域中的硅层414中形成有沟道形成区，其位于一对高浓度杂质区422之间。此外，在沟道形成区和高浓度杂质区422之间的重叠于导电层417且不重叠于导电层418的区域中的硅层414中形成有低浓度杂质区。
接着，说明图7A所示的半导体装置的制造方法。在此，参照图7A中的虚线O-P之间的截面图、以及虚线Q-R之间的截面图，具体地说明。
首先，准备在支撑衬底400上依次层合形成有绝缘层402、第一硅层406的SOI衬底405(参照图7B1、7B2)。接着，覆盖第一硅层406地形成第一绝缘层408(参照图7C1、7C2)。注意，因为直到形成第一绝缘层408的工序按照上述实施方式1所示的SOI衬底105、绝缘层107的说明，所以简化而进行以下说明。
作为SOI衬底405，可以使用SIMOX衬底、粘合衬底等已知的SOI衬底。通过有选择地蚀刻SOI衬底405的表面硅层，来形成岛状第一硅层406。在其膜厚度为10nm至150nm、优选为30nm至100nm的范围内形成第一硅层406，即可。此外，既可以将第一硅层406的端部形成为垂直形状，又可以将第一硅层406的端部形成为锥形形状。在本实施方式中，将第一硅层406的端部形成为其锥形角成为30度以上且低于85度、或者45度以上且低于60度的慢坡的锥形形状。通过将第一硅层406的端部形成为锥形形状且将其角落部分(隅角部分)形成为慢坡，可以缓和电场集中在该角落部分。注意，本发明没有特别的限制，并且如上述实施方式所示，也可以将锥形角形成为45度以上且低于95度、更优选为近于垂直形状的60度以上且低于95度。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、SiOF、SiOC、DLC、多孔二氧化硅(porous silica)等材料，来形成第一绝缘层408。此外，以能够至少充分地覆盖第一硅层406的端部的膜厚度形成第一绝缘层408。优选将第一绝缘层408形成为其膜厚度成为下层的第一硅层406的1.5倍至3倍。注意，优选使用其介电常数小于以后形成在硅层的一个表面上的绝缘层416的材料来形成第一绝缘层408。在以后完成的半导体装置中，第一绝缘层408形成栅绝缘层的一部分，具体地说，成为接触于硅层的侧面的区域的栅绝缘层的一部分。当将硅层形成为岛状时，电场容易集中在硅层的端部、特别在角落部分(隅角部分)。当电场集中时，在栅绝缘层中容易发生绝缘击穿等绝缘缺陷。因此，通过使用其介电常数小于以后形成在硅层的一个表面上的绝缘层的材料来形成接触于硅层的侧面的第一绝缘层408，可以缓和施加到硅层的端部的电场，所以是优选的。
接着，通过进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻第一绝缘层408，来形成接触于第一硅层406的侧面的第二绝缘层410。此时，第一硅层406的上层部被非晶体化而形成非晶体区412(参照图8A1、8A2)。
例如，形成氮氧化硅层作为第一绝缘层408。此外，将绝缘层402设定为氧化硅层，并且将第一硅层406设定为单晶硅层。接着，通过利用以垂直方向为主体的各向异性干蚀刻来蚀刻第一绝缘层408。从形成在第一硅层406的一个表面上以及绝缘层402的一个表面上的第一绝缘层408进行蚀刻。注意，在第一硅层406以及绝缘层402上以大致相同的膜厚度形成有第一绝缘层408。因此，通过当第一硅层406的一个表面露出时停止蚀刻，可以只在接触于第一硅层406的侧面的区域以及其附近留下第一绝缘层408。留下的第一绝缘层408相当于第二绝缘层410。
只要是可以进行以垂直方向为主体的各向异性刻蚀的，就对第一绝缘层408的蚀刻方法没有特别的限制。例如，可以利用反应离子刻蚀诸如平行平板方式、磁控方式、2频率方式、ECR方式、黑里康(helicon)方式、ICP方式等。作为蚀刻气体，适当地选择能够取得第一绝缘层408和此外的层(第一硅层406)的高蚀刻选择比的，即可。例如，通过使用CHF3、CF4、C4F8、C2F6、NF3等氟类气体，可以有选择地蚀刻绝缘层。此外，也可以适当地追加He、Ar、Xe等惰性气体、或者O2气、H2气。在此，通过利用ICP方式的反应离子刻蚀且使用CHF3气体以及He气作为蚀刻气体，来蚀刻第一绝缘层408。注意，通过适当地改变蚀刻条件，可以控制第二绝缘层410的形状。在本实施方式中，将第二绝缘层410形成为其从底面(接触于绝缘层402的面)的朝垂直方向的高度与第一硅层406大体上一致。此外，将第二绝缘层410的不接触于硅层的侧面的面形成为弯曲状。具体地说，将它形成为具有任意曲率且相对于接触的硅层的侧面弯曲为凸形状。当然，本发明没有特别的限制，也可以将第二绝缘层410形成为具有角的形状，而不是弯曲状。注意，当将第二绝缘层410的角落部分形成为慢坡的形状时，可以使层合在上层的层(在此，绝缘层416)的覆盖性良好，所以是优选的。
当蚀刻第一绝缘层408时，由于等离子体等的能量的影响，第一硅层406的上层部被非晶体化，来形成非晶体区412。可以通过适当地选择第一硅层406的膜厚度或用来形成第一绝缘层408的材料、或者第一绝缘层408的蚀刻条件等，来形成非晶体区412。将非晶体区412形成为其膜厚度成为第一硅层406的0.2至0.6倍、优选成为0.3至0.5倍左右。注意，在从第一硅层406的上表面(与接触于绝缘层402的面相对的面)朝垂直方向上形成非晶体区412。此外，考虑到当进行为了形成第二绝缘层410的蚀刻时被非晶体化的区域，优选将第一硅层406的膜厚度形成为厚一点儿。
接着，通过有选择地蚀刻形成在第一硅层406的上层部的非晶体区412，来形成第二硅层414。注意，因为非晶体区412和为单晶硅层的第一硅层406的蚀刻选择比低，所以预先以某种程度控制非晶体区412的膜厚度来形成，并且在垂直方向将第一硅层406蚀刻到可以推定形成有非晶体区412的深度。接着，覆盖第二绝缘层410以及第二硅层414地形成第三绝缘层416(参照图8B1和8B2)。
通过有选择地蚀刻形成在第一硅层406的上层部的非晶体区412，来形成第二硅层414。第一硅层406是单晶硅，并且当蚀刻第一绝缘层408来形成第二绝缘层410时，该第一硅层406的上层部被非晶体化，而形成非晶体硅层。此时形成的非晶体硅层相当于本实施方式的非晶体区412。因此，通过有选择地蚀刻作为非晶体区412的非晶体硅层，留下单晶硅层作为第二硅层414。在此，将第二硅层414形成为其端部的锥形角成为30度以上且低于85度、或者45度以上且低于60度的慢坡锥形形状。注意，本发明没有特别的限制，并且如上述实施方式所示，也可以将锥形角形成为45度以上且低于95度、更优选为近于垂直形状的60度以上且低于95度。此外，接触于第一硅层406的侧面地形成的第二绝缘层410在蚀刻非晶体区412之后也一直留下，并且成为相对于第二硅层414突出为凸状的状态。
在本实施方式中，在以60nm的膜厚度形成利用SOI衬底405的表面硅层的第一硅层406，并且在该第一硅层406上以200nm的膜厚度形成氧氮化硅层作为第一绝缘层408之后，进行以垂直方向为主体的刻蚀来形成第二绝缘层410。作为蚀刻，进行ICP方式的反应离子刻蚀。通过有选择地蚀刻此时形成的非晶体区412，以25nm的膜厚度形成单晶硅层作为第二硅层414。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝等材料，来形成第三绝缘层416。通过使用这些材料中的一种或多种以单层结构或层合结构，来形成第三绝缘层416。此外，也可以通过使用利用高密度等离子体处理的固相氧化或固相氮化，来形成第三绝缘层416。例如，通过利用高密度等离子体处理使第二硅层414以及第二绝缘层410氧化或氮化，来形成第三绝缘层416。在其膜厚度为1nm至50nm、优选为1nm至20nm、更优选为1nm至10nm的范围内，形成第三绝缘层416。
通过以上工序形成的第二绝缘层410以及第三绝缘层416用作栅绝缘层。换言之，涉及本发明的栅绝缘层不是由一个绝缘层构成的，而是由多个绝缘层的复合物构成的。通过形成接触于硅层的侧面的第二绝缘层410并且在硅层的一个表面上形成第三绝缘层416，可以在硅层的端部使栅绝缘层的覆盖性良好。因此，可以防止起因于栅绝缘层的覆盖缺陷的硅层和栅电极层之间的短路、漏电流的发生等。此外，通过使栅绝缘层的覆盖性良好，可以防止完成的晶体管等元件的静电破坏。
注意，对由第二绝缘层410以及第三绝缘层416形成的栅绝缘层来说，接触于第二硅层414的侧面的区域的膜厚度优选厚于形成在第二硅层414的一个表面上的区域。例如，将从第二硅层414的一个表面上延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t1。并且，将从第二硅层414的侧面延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t2。栅绝缘层优选满足膜厚t1＜膜厚t2。注意，接触于第二硅层414的侧面的区域的膜厚并不是一定值。但是，在此情况下，跟膜厚t1相比，膜厚t2的最小值优选与膜厚t1相同或大于膜厚t1。如此，通过利用栅绝缘层来充分地覆盖第二硅层414的端部，优选使接触于第二硅层414的侧面的区域的膜厚增加，可以缓和施加到第二硅层414的端部的电场，并且防止漏电流的发生等。
此外，对由第二绝缘层410以及第三绝缘层416构成的栅绝缘层来说，接触于第二硅层414的侧面的区域的介电常数优选小于形成在第二硅层414的一个表面上的区域。例如，通过使第二绝缘层410的介电常数小于第三绝缘层416，可以使接触于第二硅层414的侧面的区域的栅绝缘层的介电常数小。优选的是，通过利用介电常数为4以下的低介电常数材料来形成第二绝缘层410，即可。通过在栅绝缘层中使接触于硅层的侧面的区域的介电常数小于接触于硅层的一个表面上的区域，可以缓和施加到硅层的端部的电场，并且防止栅绝缘层的绝缘缺陷。
接着，中间夹着第三绝缘层416在第二硅层414上形成用作栅电极的由导电层417以及导电层418构成的层合结构。通过以导电层417、导电层418为掩模对第二硅层414添加赋予一导电型的杂质元素，来形成沟道形成区420、用作LDD区的低浓度杂质区421、用作源区或漏区的高浓度杂质区422(参照图8C1、8C2)。
可以通过使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铝(Al)、铜(Cu)或铌(Nb)等金属元素、或者包含该金属元素的合金材料或化合物材料，来形成导电层417、418。此外，也可以通过使用以添加有磷等赋予一导电型的杂质元素的多晶硅为典型的半导体材料，来形成导电层417、418。可以通过使用这些材料中的一种或多种以单层结构或层合结构形成用作栅电极的导电层。此外，在其膜厚度为100nm至1000nm、优选为200nm至800nm、更优选为300nm至500nm的范围内形成导电层417、418，即可。此外，在通过使用上述材料且利用CVD法或溅射法在整个表面上形成用作栅电极的导电层之后，有选择地进行蚀刻来将它加工为所希望的形状，即可。
在本实施方式中，示出形成由导电层417、418两层构成的层合结构作为栅电极，并将各层的侧面形成为锥形形状，且使各层的锥形角度不同地形成的例子。通过将构成栅电极的导电层的侧面形成为锥形形状，可以提高层合在上层的层的覆盖性。
此外，在本实施方式中，使导电层417、418的宽度(大体上平行于载流子流过沟道形成区的方向(连接源区和漏区的方向)的长度)不同地形成它们。具体地说，使导电层417的宽度大于导电层418地，即当以两层层合结构形成栅电极时使下层的导电层的宽度大。如此，通过使导电层的宽度不同地形成栅电极，可以在第二硅层414中容易形成低浓度杂质区421、高浓度杂质区422。
在本实施方式中，当对第二硅层414添加赋予一导电型的杂质元素时，可以使导电层417用作当形成低浓度杂质区421时的掺杂用掩模。导电层418用作当形成沟道形成区420时的掺杂用掩模。因此，中间夹着第三绝缘层416在与导电层418大体上一致的区域中形成有沟道形成区420，并且在重叠于导电层417且不重叠于导电层418的区域中形成有低浓度杂质区421。在不重叠于导电层418以及导电层417两方的区域中形成有高浓度杂质区422。注意，并不一定需要设置低浓度杂质区。
在高浓度杂质区422中以比低浓度杂质区421更高的浓度添加有杂质元素。作为赋予一导电型的杂质元素，可以使用磷(P)或砷(As)等赋予n型的杂质元素、硼(B)、铝(Al)或镓(Ga)等赋予p型的杂质元素。
通过上述，可以形成适用本发明而成的薄膜晶体管424。
此外，通过在对第二硅层414添加赋予一导电型的杂质元素之后进行热处理，可以使添加的杂质元素激活。可以通过照射激光束、或者使用RTA或退火炉，来进行热处理。具体地说，可以在400℃至700℃、优选为500℃至550℃的温度范围内进行热处理。此外，优选在氮气氛中进行热处理。例如，可以通过在550℃进行四个小时的加热，来实现激活。此外，在第二硅层414的一部分有非晶体区的情况下，通过进行热处理，除了实现杂质元素的激活以外，还可以实现硅层的重新晶化。
此外，也可以通过使用图9A至9C、或者图9D至9F所示的制造方法，来制造TFT。注意，直到将SOI衬底405的表面硅层加工为岛状而形成第一硅层406，并且在该第一硅层406上形成第一绝缘层408的方法与图7B1、7C1相同，因此省略说明。注意，在图9A至9F中，使用图7A中的虚线O-P之间的截面图来说明。
首先，说明图9A至9C所示的制造方法。在第一硅层406上形成第一绝缘层408之后(参照图7C1)，进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻第一绝缘层408，来形成接触于第一硅层406的侧面的第二绝缘层430。从第一硅层406的上表面向垂直方向前进的区域被非晶体化，而形成非晶体区431(参照图9A)。此时，控制蚀刻条件，以使接触于第一硅层406的侧面的第二绝缘层430的从底面(与绝缘层402接触的面)朝垂直方向的高度低于第一硅层406。优选的是，使第二绝缘层430的从底面朝垂直方向的高度与第一硅层406的从底面到非晶体区431的高度大体上一致地形成，即可。换言之，优选控制蚀刻条件，以使非晶体区431以及第二绝缘层430不接触。
接着，通过有选择地蚀刻形成在第一硅层406的上层部的非晶体区431，来形成第二硅层432(参照图9B)。不接触于非晶体区431地形成第二绝缘层430。因此，可以使第二绝缘层430不成为在蚀刻非晶体区431之后突出为凸状的状态。
接着，在第二硅层432以及第二绝缘层430上形成第三绝缘层434。第二绝缘层430以及第三绝缘层434用作栅绝缘层。接着，中间夹着第三绝缘层434在第二硅层432上形成用作栅电极的由导电层436和导电层438构成的层合结构。通过以导电层436、导电层438为掩模对第二硅层432添加赋予一导电型的杂质元素，来形成沟道形成区440、用作LDD区的低浓度杂质区442、用作源区或漏区的高浓度杂质区444。通过上述工序，可以形成TFT450(参照图9C)。注意，因为从形成第三绝缘层434到形成导电层436、438且在第二硅层432中形成沟道形成区440、低浓度杂质区442、高浓度杂质区444的方法与图8B1、8C1同样，所以省略说明。
接着，说明图9D至9F所示的制造方法。通过在第一硅层406上形成第一绝缘层408之后(参照图7C1)，进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻第一绝缘层408，来形成接触于第一硅层406的侧面的第二绝缘层410。从第一硅层406的上表面向垂直方向前进的区域被非晶体化，而形成非晶体区412(参照图8A1、图9D)。
接着，通过进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻形成在第一硅层406的上层部的非晶体区412以及第二绝缘层410，来形成第二硅层462以及第三绝缘层460(参照图9E)。在蚀刻选择比低的条件或蚀刻选择比近于1的条件下，蚀刻非晶体区412以及第二绝缘层410。换言之，以大致相同的蚀刻速度蚀刻非晶体区412以及第二绝缘层410。因此，使利用蚀刻而形成的第二硅层462以及第三绝缘层460的从底面(与绝缘层402接触的面)朝垂直方向的高度大体上一致。
接着，在第二硅层462以及第三绝缘层460上形成第四绝缘层464。第三绝缘层460以及第四绝缘层464用作栅绝缘层。接着，中间夹着第四绝缘层464在第二硅层462上形成用作栅电极的导电层466、导电层468。通过以导电层466、导电层468为掩模对第二硅层462添加赋予一导电型的杂质元素，来形成沟道形成区470、用作LDD区的低浓度杂质区472、用作源区或漏区的高浓度杂质区474。通过上述工序，可以形成TFT480(参照图9F)。因为从形成第四绝缘层464到形成导电层466、468且在第二硅层462中形成沟道形成区470、低浓度杂质区472、高浓度杂质区474的方法与图8B1、8C1同样，所以省略说明。注意，第四绝缘层464相当于第三绝缘层416。
通过上述工序，可以形成适用本发明而成的薄膜晶体管424、450、480。注意，本实施方式所示的TFT的结构只是一个例子，而并不局限于图示的结构。例如，也可以使用多栅结构，其包括：具有串联连接的至少两个以上的沟道形成区的硅层；对各沟道形成区施加电场的至少两个以上的栅电极层。此外，也可以在TFT的硅层中形成LDD区。
此外，虽然在本实施方式中示出形成各层的锥形角度不同的由两层导电层构成的层合结构作为栅电极的例子，但是本发明没有特别的限制。既可以利用单层导电层形成栅电极，又可以将导电层的侧面形成为锥形形状。此外，也可以形成接触于导电层的侧面的也称为侧壁的绝缘层。
当使用适用本发明而制造的薄膜晶体管时，可以减少起因于硅层的端部的缺陷。特别可以防止在硅层的端部的栅绝缘层的覆盖缺陷。此外，可以缓和电场集中在硅层的端部。因此，可以防止且减少硅层以及栅电极之间的短路、栅绝缘层的绝缘击穿、静电击穿、以及伴随这些缺陷的漏电流，而可以制造可靠性高的半导体装置。此外，也可以以成品率好的方式制造半导体装置。
此外，通过适用本发明，可以在减少起因于硅层的端部的缺陷的同时，也谋求实现硅层的薄膜化。此外，也可以防止伴随硅层的薄膜化而发生的硅层端部附近的缺陷。
注意，可以将本实施方式与本说明书所示的其他实施方式适当地组合。
实施方式4
在本实施方式中，参照图10A至图11C2而说明利用与上述实施方式不同的制造方法制造半导体装置的例子。
图10A是为了说明涉及本发明的半导体装置的主要结构的俯视图。注意，在图10A中，部分地省略薄膜等。
在图10A所示的半导体装置中，使用SOI衬底来形成有薄膜晶体管。SOI衬底的表面硅层712被形成为岛状，并且横穿岛状硅层712地设置有形成栅电极的导电层718。此外，接触于岛状硅层712的侧面地设置有绝缘层710。虽然在此图示出围绕岛状硅层712的整个周围地设置绝缘层710的例子，但是至少在导电层718以及硅层712重叠的区域中设置接触于岛状硅层712的侧面的绝缘层，即可。当然，也可以在导电层718及硅层712重叠的区域以及其附近设置接触于岛状硅层712的侧面的绝缘层。
在硅层712中形成有沟道形成区、用作源区或漏区的一对高浓度杂质区722。在与导电层718大体上一致的区域中的硅层712中形成沟道形成区，其位于一对高浓度杂质区722之间。注意，也可以在沟道形成区和高浓度杂质区722之间形成用作LDD区的低浓度杂质区。
接着，说明图10A所示的半导体装置的制造方法。在此，参照图10A中的虚线O-P之间的截面图、以及虚线Q-R之间的截面图，具体地说明。
首先，准备在支撑衬底700上依次层合形成有绝缘层702、岛状第一硅层706的SOI衬底705(参照图10B1、10B2)。接着，覆盖第一硅层706地形成第一绝缘层708(参照图10C1、10C2)。注意，因为直到形成第一绝缘层708的工序按照上述实施方式3所示的SOI衬底405、第一绝缘层408的说明，所以简化而进行以下说明。
作为SOI衬底705，可以使用SIMOX衬底、粘合衬底等已知的SOI衬底。通过有选择地蚀刻SOI衬底705的表面硅层，来形成岛状第一硅层706。在其膜厚度为10nm至150nm、优选为30nm至100nm的范围内形成第一硅层706。此外，既可以将第一硅层706的端部形成为垂直形状，又可以将第一硅层706的端部形成为锥形形状。在本实施方式中，将第一硅层706的端部形成为其锥形角成为30度以上且低于85度、或者45度以上且低于60度的慢坡的锥形形状。通过将第一硅层706的端部形成为锥形形状且将其角落部分(隅角部分)成为慢坡，可以缓和电场集中在该角落部分。注意，本发明没有特别的限制，并且如上述实施方式所示，也可以将锥形角形成为45度以上且低于95度、优选为近于垂直形状的60度以上且低于95度。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、SiOF、SiOC、DLC、多孔二氧化硅(porous silica)等材料，来形成第一绝缘层708。此外，以能够至少充分地覆盖第一硅层706的端部的膜厚度形成第一绝缘层708。优选将第一绝缘层708形成为其膜厚度成为下层的第一硅层706的1.5倍至3倍。注意，优选使用其介电常数小于以后形成在硅层的一个表面上的绝缘层716的材料来形成第一绝缘层708。在以后完成的半导体装置中，第一绝缘层708形成栅绝缘层的一部分，具体地说，成为接触于硅层的侧面的区域的栅绝缘层的一部分。通过使用低介电常数材料来形成第一绝缘层708，可以缓和电场或静电集中在硅层的端部、特别在角落部分(隅角部分)。结果，可以防止栅绝缘层的绝缘击穿或静电击穿等缺陷以及起因于这些缺陷的漏电流。
接着，通过进行以垂直方向为主体的各向异性刻蚀来蚀刻第一绝缘层708以及第一硅层706的整个面，来形成第二硅层712以及接触于该第二硅层712的侧面的第二绝缘层710(参照图11A1、11A2)。
在蚀刻选择比低的条件或者极力使蚀刻选择比小的条件(蚀刻选择比近于1的条件)下，蚀刻第一绝缘层708以及第一硅层706。换言之，以大致相同的蚀刻速度蚀刻第一绝缘层708以及第一硅层706。因此，使通过蚀刻而形成的第二硅层712以及第二绝缘层710的从底面(与绝缘层702接触的面)朝垂直方向的高度大体上一致。
作为对第一绝缘层708以及第一硅层706进行的蚀刻方法，只要是可以进行以垂直方向为主体的各向异性刻蚀的，就没有特别的限制。例如，可以使用反应离子刻蚀诸如平行平板方式、磁控方式、2频率方式、ECR方式、黑里康(helicon)方式、ICP方式等。
作为蚀刻气体，适当地选择可以极力使第一绝缘层708以及第一硅层706的蚀刻选择比小的，即蚀刻选择比近于1的，即可。例如，通过适当地将O2气追加到CHF3、CF4、C4F8、C2F6、NF3等氟类气体，可以使双方的蚀刻选择比小。再者，也可以适当地追加He、Ar等惰性气体。此外，作为蚀刻气体，也可以使用HBr、或者HBr和Cl2的混合气体而代替氟类气体。当使用HBr气体时，也可以适当地追加He、Ar等惰性气体。
注意，使蚀刻后的第二硅层712的膜厚度成为第一硅层706的0.2倍至0.8倍、优选为0.4倍至0.6倍左右地蚀刻第一绝缘层708以及第一硅层706来实现薄膜化。此外，将第二硅层712的端部形成为其锥形角成为30度以上且低于85度、或者45度以上且低于60度的慢坡锥形形状。注意，本发明没有特别的限制，如上述实施方式所示，也可以将锥形角形成为45度以上且低于95度、更优选为近于垂直形状的60度以上且低于95度。
接着，覆盖第二硅层712以及第二绝缘层710地形成第三绝缘层716(参照图11B1、11B2)。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝等材料，来形成第三绝缘层716。通过使用这些材料中的一种或多种以单层结构或层合结构，来形成第三绝缘层716。此外，也可以通过使用利用高密度等离子体处理的固相氧化或固相氮化，来形成第三绝缘层716。例如，通过利用高密度等离子体处理使第二硅层712以及第二绝缘层710固相氧化或固相氮化，来形成第三绝缘层716。在其膜厚度为1nm至50nm、优选为1nm至20nm、更优选为1nm至10nm的范围内形成第三绝缘层716。
通过以上工序形成的第二绝缘层710以及第三绝缘层716用作栅绝缘层。换言之，涉及本发明的栅绝缘层不是由一个绝缘层构成的，而是由多个绝缘层的复合物构成的。通过形成接触于硅层的侧面的第二绝缘层710并且在硅层的一个表面上形成第三绝缘层716，可以在硅层的端部使栅绝缘层的覆盖性良好。因此，可以防止起因于栅绝缘层的覆盖缺陷的形成栅电极的导电层和硅层之间的短路、静电击穿。
注意，对由第二绝缘层710以及第三绝缘层716形成的栅绝缘层来说，接触于第二硅层712的侧面的区域的膜厚度优选厚于形成在第二硅层712的一个表面上的区域。例如，将从第二硅层712的一个表面上延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t1。并且，将从第二硅层712的侧面延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t2。栅绝缘层优选满足膜厚t1＜膜厚t2。注意，接触于第二硅层712的侧面的区域的膜厚并不是一定值。但是，在此情况下，跟膜厚t1相比，膜厚t2的最小值优选与膜厚t1相同或大于膜厚t1。如此，可以利用栅绝缘层来充分地覆盖硅层的端部。优选的是，通过使接触于第二硅层712的侧面的区域的栅绝缘层的膜厚度厚，可以缓和施加到第二硅层712的端部的电场且防止漏电流的发生等。
此外，对由第二绝缘层710以及第三绝缘层716形成的栅绝缘层来说，接触于第二硅层712的侧面的区域的介电常数优选小于形成在第二硅层712的一个表面上的区域。例如，通过使第二绝缘层710的介电常数小于第三绝缘层716，可以使接触于第二硅层712的侧面的区域的栅绝缘层的介电常数小。优选的是，利用介电常数为4以下的低介电常数材料来形成第二绝缘层710，即可。通过在栅绝缘层中使接触于硅层的侧面的区域的介电常数小于接触于硅层的一个表面上的区域，可以防止对栅绝缘层局部性地施加过度的电场等压力，所以是优选的。
接着，中间夹着第三绝缘层716在第二硅层712上形成用作栅电极的导电层718。通过以导电层718为掩模对第二硅层712添加赋予一导电型的杂质元素，来形成沟道形成区720、用作源区或漏区的高浓度杂质区722(参照图11C1、11C2)。
可以通过使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铝(Al)、铜(Cu)或铌(Nb)等金属元素、或者包含该金属元素的合金材料或化合物材料，来形成导电层718。此外，也可以通过使用以添加有磷等赋予一导电型的杂质元素的多晶硅为典型的半导体材料，来形成导电层718。可以通过使用这些材料中的一种或多种以单层结构或层合结构形成用作栅电极的导电层。并且，在其膜厚度为100nm至1000nm、优选为200nm至800nm、更优选为300nm至500nm的范围内形成用作栅电极的导电层，即可。此外，在通过使用上述材料且利用CVD法或溅射法在整个表面上形成用作栅电极的导电层之后，有选择地进行蚀刻而将它加工为所希望的形状，即可。
作为赋予一导电型的杂质元素，可以使用磷(P)或砷(As)等赋予n型的杂质元素、硼(B)、铝(Al)或镓(Ga)等赋予p型的杂质元素。
通过上述工序，可以形成适用本发明而成的薄膜晶体管730。
此外，通过在对第二硅层712添加赋予一导电型的杂质元素之后进行热处理，可以使添加的杂质元素激活。可以通过照射激光束、或者使用RTA或退火炉，来进行热处理。具体地说，可以在400℃至700℃、优选为500℃至550℃的温度范围内进行热处理。此外，优选在氮气氛中进行热处理。例如，可以通过在550℃进行四个小时的加热，来实现激活。此外，在第二硅层712的一部分有非晶体区的情况下，通过进行热处理，除了实现杂质元素的激活以外，还可以实现硅层的重新晶化。
注意，本实施方式所示的TFT的结构只是一个例子，而并不局限于图示的结构。例如，也可以使用多栅结构，其包括：具有串联连接的至少两个以上的沟道形成区的硅层；对各沟道形成区施加电场的至少两个以上的栅电极层。此外，也可以在TFT的硅层中形成LDD区。
此外，既可以将用作栅电极的导电层的侧面形成为锥形形状，又可以采用层合结构而使各层的锥形角度不同。此外，也可以形成接触于导电层的侧面的称为侧壁的绝缘层。
当使用适用本发明而制造的薄膜晶体管时，可以减少起因于硅层的端部的缺陷。特别地，因为在硅层的端部的栅绝缘层的覆盖性提高，所以可以防止形成栅电极的导电层和硅层之间的短路、元件的静电击穿等。此外，因为可以缓和电场集中在硅层的端部，所以可以减少栅绝缘层的绝缘击穿、静电击穿等绝缘缺陷。因此，可以制造可靠性高的半导体装置。此外，也可以以成品率好的方式制造半导体装置。
此外，通过适用本发明，可以在减少起因于硅层的端部的缺陷的同时也谋求实现硅层的薄膜化。
注意，可以将本实施方式与本说明书所示的其他实施方式适当地组合。
实施方式5
在本实施方式中，参照图13A至图15B2而说明利用与上述实施方式不同的制造方法制造半导体装置的例子。
图13A是为了说明涉及本发明的半导体装置的主要结构的俯视图。注意，在图13A中，部分地省略薄膜等。
在图13A所示的半导体装置中，使用SOI衬底来形成有薄膜晶体管。SOI衬底的表面硅层被形成为岛状，并且横穿岛状硅层516地设置有形成栅电极的导电层526。此外，接触于岛状硅层516的侧面地设置有绝缘层520。虽然在此图示出围绕岛状硅层516的整个周围地设置绝缘层520的例子，但是至少在导电层526及硅层516重叠的区域中设置接触于岛状硅层516的侧面的绝缘层，即可。当然，也可以在导电层526及硅层516重叠的区域以及其附近设置接触于岛状硅层516的侧面的绝缘层。
在硅层516中形成有沟道形成区528、用作源区或漏区的一对高浓度杂质区530。在与导电层526大体上一致的区域中的硅层516中形成有沟道形成区528，其位于一对高浓度杂质区530之间。此外，也可以在沟道形成区和高浓度杂质区530之间形成有低浓度杂质区。
接着，说明图13A所示的半导体装置的制造方法。在此，参照图13A中的虚线O-P之间的截面图、以及虚线Q-R之间的截面图，具体地说明。
首先，准备在支撑衬底500上依次层合形成有绝缘层502、岛状第一硅层506的SOI衬底505(参照图13B1、13B2)。注意，因为对形成有岛状硅层的SOI衬底505的说明按照对上述实施方式1所示的SOI衬底105、岛状硅层106的说明，所以简化而进行以下说明。
作为SOI衬底505，可以使用SIMOX衬底、粘合衬底等已知的SOI衬底。通过有选择地蚀刻SOI衬底505的表面，来形成岛状第一硅层506。在其膜厚度为10nm至150nm、优选为40nm至80nm的范围内形成第一硅层506，即可。在本实施方式中，将第一硅层506设定为其膜厚度为50nm的单晶硅层。
此外，既可以将第一硅层506的端部形成为垂直形状，又可以将第一硅层506的端部形成为锥形形状。在本实施方式中，将第一硅层506的端部形成为其锥形角成为45度以上且低于95度、更优选为近于垂直形状的60度以上且低于95度。通过将第一硅层506的端部的锥形形状成为陡峭，可以减少以后完成的半导体装置的寄生沟道。注意，本发明没有特别的限制。也可以将第一硅层506的端部形成为其锥形角成为30度以上且低于85度、或者45度以上且低于60度的慢坡的锥形形状。
接着，通过利用高密度等离子体处理使第一硅层506以及绝缘层502的表面氮化，来形成第一绝缘层510(参照图13C1、13C2)。在此，优选使用等离子体508而进行等离子体处理。该等离子体508被微波(典型的是2.45GHz)等高频波激发，并且其电子密度为1×1011cm-3以上且1×1013cm-3以下，且其电子温度为0.5eV以上且1.5eV以下。此外，为了进行固相氮化处理，在包含氮的气氛中进行等离子体处理。包含氮的气氛中是指例如包含氮和稀有气体的气氛中、或者包含NH3和稀有气体的气氛中。作为稀有气体，优选使用Ar、或者Ar和Kr的混合。详细地说，利用实施方式1所示的高密度等离子体处理，即可。通过利用高密度等离子体处理形成第一绝缘层510，可以形成比利用CVD法或溅射法而形成的绝缘层细致的绝缘层。此外，通过利用高密度等离子体处理而形成第一绝缘层510，可以获得与利用热氧化法而可以得到的绝缘层同样的良好绝缘层，而不形成当在800℃至1100℃进行热氧化时成为问题的鸟嘴式线脚(bird′s beak)。
第一绝缘层510的一部分用作以后完成的薄膜晶体管的栅绝缘层。因此，通过形成细致的绝缘层，可以提高绝缘耐压。特别是，因为第一绝缘层510的一部分形成接触于容易发生缺陷的硅层端部的侧面的栅绝缘层，所以可以制造可靠性高的半导体装置。在其膜厚度为1nm至10nm、优选为1nm至5nm的范围内形成第一绝缘层510。在本实施方式中，在第一硅层506的表面或者第一硅层506以及绝缘层502的表面上形成氮化硅层作为第一绝缘层510。
接着，在第一绝缘层510上形成第二绝缘层512(参照图14A1、14A2)。通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、SiOF、SiOC、DLC、多孔二氧化硅(porous silica)等材料，来形成第二绝缘层512。以能够充分地覆盖第一绝缘层510的膜厚度形成第二绝缘层512。该第一绝缘层510覆盖第一硅层506的端部。优选将第二绝缘层512形成为其膜厚度成为第一硅层506以及第一绝缘层510的1.5倍至3倍。在本实施方式中，以150nm的膜厚度形成氧氮化硅层。
注意，优选使用其介电常数小于以后形成在硅层的一个表面上的绝缘层522的材料来形成第二绝缘层512。在以后完成的半导体装置中，第二绝缘层512形成栅绝缘层的一部分，详细地说，形成硅层的端部附近的栅绝缘层。因此，通过使用其介电常数小于形成在硅层的一个表面上的栅绝缘层的材料来形成形成硅层的端部附近的栅绝缘层的第二绝缘层512，可以缓和电场或静电集中在硅层的端部、特别在角落部分(隅角部分)，并且减少栅绝缘层的绝缘缺陷，所以是优选的。
接着，通过进行以垂直方向为主体的各向异性刻蚀有选择地蚀刻第二绝缘层512，来形成中间夹着第一绝缘层510位于第一硅层506的侧面的第三绝缘层514(参照图14B1、14B2)。
通过进行以垂直方向为主体的各向异性干蚀刻而有选择地蚀刻第二绝缘层512，来形成第三绝缘层514。从中间夹着第一绝缘层510而形成在第一硅层506的一个表面上的第二绝缘层512、以及中间夹着第一绝缘层510而形成在绝缘层502上的第二绝缘层512进行蚀刻。因此，通过当形成在第一硅层506的一个表面上的第一绝缘层510露出时停止蚀刻，可以在第一硅层506的侧面的区域留下第二绝缘层512，来形成第三绝缘层514。注意，通过将第一硅层506的端部形成为近于垂直形状，可以只在接近于第一硅层506的侧面的区域容易形成第三绝缘层514。
可以通过适当地选择用来形成薄膜的材料、蚀刻条件等，来控制第三绝缘层514的形状。此外，作为用于形成第三绝缘层514的蚀刻方法，只要是可以进行以垂直方向为主体的各向异性刻蚀的，就没有特别的限制。例如，可以使用平行平板方式、磁控方式、2频率方式、ECR方式、黑里康(helicon)方式、或ICP方式等反应性离子刻蚀。作为用于蚀刻的气体(蚀刻气体)，选择至少能够确保第二绝缘层512和第一硅层506的蚀刻选择比的，即可。例如，可以使用CHF3、CF4、C4F8、C2F6、NF3等氟类气体。此外，也可以适当地追加He、Ar、Xe等惰性气体、或者O2气、H2气。在本实施方式中，通过利用ICP方式的反应离子刻蚀且使用CHF3气体以及He气作为蚀刻气体，来蚀刻第二绝缘层512。
接着，通过进行以垂直方向为主体的各向异性刻蚀而蚀刻第一绝缘层510、第三绝缘层514以及第一硅层506的整个面而使它们薄膜化，来分别形成第四绝缘层518、第五绝缘层520以及第二硅层516(参照图14C1、14C2)。
在蚀刻选择比低的条件或极力使蚀刻选择比小的条件(蚀刻选择比近于1的条件)下，蚀刻第一绝缘层510、第三绝缘层514以及第一硅层506。换言之，以大致相同的蚀刻速度蚀刻第一绝缘层510、第三绝缘层514以及第一硅层506。因此，将蚀刻后的第四绝缘层518、第五绝缘层520以及第二硅层516形成为其朝垂直方向的高度大体上一致。优选的是，使第二硅层516的膜厚度成为30nm至100nm的范围内地进行蚀刻。此外，将第二硅层516形成为其端部的锥形角成为45度以上且低于95度、更优选为近于垂直形状的60度以上且低于95度，即可。在本实施方式中，通过蚀刻其膜厚度为50nm的第一硅层506，来形成其膜厚度为25nm的第二硅层516。此时，将第二硅层516的端部形成得近于垂直形状。
作为对第一绝缘层510、第三绝缘层514以及第一硅层506进行的蚀刻方法，只要是可以进行以垂直方向为主体的各向异性刻蚀的，就没有特别的限制。例如，可以使用平行平板方式、磁控方式、2频率方式、ECR方式、黑里康(helicon)方式、或ICP方式等反应性离子刻蚀。
作为蚀刻气体，适当地选择可以极力使第一绝缘层510、第三绝缘层514以及第一硅层506的蚀刻选择比小的，即蚀刻选择比近于1的，即可。例如，通过将O2气适当地追加到CHF3、CF4、C4F8、C2F6、NF3等氟类气体，可以使双方的蚀刻选择比小。再者，也可以适当地追加He、Ar、Xe等惰性气体。此外，作为蚀刻气体，也可以使用HBr气体、或者HBr和Cl2的混合气体而代替氟类气体。当使用HBr气体时，也可以适当地追加He、Ar等惰性气体。
注意，优选将此时形成的第五绝缘层520形成为其不接触于第四绝缘层518的面相对于第二硅层516的侧面弯曲为凸形状。当然，本发明没有特别的限制，也可以将第五绝缘层520形成为具有角的形状，而不是弯曲状，但是，通过将第五绝缘层520的角落部分形成为慢坡的形状，可以使层合在上层的层(在此，第六绝缘层552)的覆盖性良好。
接着，在第二硅层516上形成第六绝缘层522(参照图15A1、15A2)。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝等材料，来形成第六绝缘层522。通过使用这些材料中的一种或多种以单层结构或层合结构，来形成第六绝缘层522。此外，也可以通过使用利用高密度等离子体处理的固相氧化或固相氮化，来形成第六绝缘层522。例如，可以通过利用高密度等离子体处理而使第二硅层516、第四绝缘层518以及第五绝缘层520的表面氧化或氮化，来形成第六绝缘层522。在第二硅层516的一个表面上形成膜厚度为1nm至15nm、优选为1nm至10nm的第六绝缘层522。注意，至少在第二硅层516的一个表面上形成第六绝缘层522，即可。并且，也可以在第五绝缘层520以及第四绝缘层518上形成第六绝缘层522。在本实施方式中，以10nm的膜厚度形成氧氮化硅层作为第六绝缘层522。
通过以上工序形成的第六绝缘层522、第五绝缘层520以及第四绝缘层518用作栅绝缘层。换言之，涉及本发明的栅绝缘层不是由一个绝缘层形成的，而是由多个绝缘层的复合物形成的。通过接触于硅层的侧面地形成第四绝缘层518以及第五绝缘层520并且在硅层的一个表面上形成第六绝缘层522，可以在硅层的端部使栅绝缘层的覆盖性良好。此外，即使在由于当将硅层加工为岛状时的蚀刻或者使用氢氟酸等的洗涤，去掉在硅层的端部下以及其附近的绝缘层(支撑衬底上的绝缘层)的情况下，也可以充分地覆盖硅层。因此，可以防止起因于在硅层的端部的栅绝缘层的覆盖缺陷的形成栅电极的导电层和硅层之间的短路、漏电流的发生、静电击穿等。此外，通过接触于硅层的端部地形成利用高密度等离子体处理的细致绝缘层，可以提高栅绝缘层的特性。
注意，对由第六绝缘层522、第五绝缘层520以及第四绝缘层518形成的栅绝缘层来说，接触于第二硅层516的侧面的区域的膜厚度优选厚于形成在第二硅层516的一个表面上的区域。例如，从第二硅层516的一个表面上延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t1。并且，将从第二硅层516的侧面延伸的垂直线和栅绝缘层的最表面的交点的距离设定为膜厚t2。栅绝缘层优选满足膜厚t1＜膜厚t2。接触于第二硅层516的侧面的区域的膜厚并不是一定值。但是，在此情况下，跟膜厚t1相比，膜厚t2的最小值优选与膜厚t1相同或大于膜厚t1。如此，通过利用栅绝缘层来充分地覆盖硅层516的端部，优选的是，使接触于第二硅层516的侧面的区域的膜厚度厚，可以缓和施加到第二硅层516的端部的电场且防止漏电流的发生等。
接着，中间夹着第六绝缘层522在第二硅层516上依次形成用作栅电极的导电层524、导电层526。通过以导电层524、526为掩模对第二硅层516添加赋予一导电型的杂质元素，来形成沟道形成区528、用作源区或漏区的高浓度杂质区530(参照图15B1、15B2)。
可以通过使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铝(Al)、铜(Cu)或铌(Nb)等金属元素、或者包含该金属元素的合金材料或化合物材料，来形成导电层524、526。此外，也可以通过使用以添加有磷等赋予一导电型的杂质元素的多晶硅为典型的半导体材料，来形成导电层524、526。可以通过使用这些材料中的一种或多种以单层结构或层合结构形成用作栅电极的导电层。并且，在其膜厚度为100nm至1000nm、优选为200nm至800nm、更优选为300nm至500nm的范围内形成导电层524、526，即可。此外，在通过使用上述材料且利用CVD法或溅射法在整个表面上形成用作栅电极的导电层之后，有选择地进行蚀刻而将它加工为所希望的形状，即可。在本实施方式中，依次层合形成膜厚度为30nm的氮化钽层、膜厚度为370nm的氮化钨层作为导电层524、526。
作为赋予一导电型的杂质元素，可以使用磷(P)或砷(As)等赋予n型的杂质元素、硼(B)、铝(Al)或镓(Ga)等赋予p型的杂质元素。
通过上述工序，可以形成适用本发明而成的薄膜晶体管540。
此外，通过在对第二硅层516添加赋予一导电型的杂质元素之后进行热处理，可以使添加的杂质元素激活。可以通过照射激光束、或者使用RTA或退火炉，来进行热处理。具体地说，可以在400℃至700℃、优选为500℃至550℃的温度范围内进行热处理。此外，优选在氮气氛中进行热处理。例如，可以通过在550℃进行四个小时的加热，来实现激活。此外，在第二硅层516的一部分有非晶体区的情况下，通过进行热处理，除了实现杂质元素的激活以外，还可以实现硅层的重新晶化。
注意，本实施方式所示的TFT的结构只是一个例子，而并不局限于图示的结构。例如，也可以使用多栅结构，其包括：具有串联连接的至少两个以上的沟道形成区的硅层；对各沟道形成区施加电场的至少两个以上的栅电极层。此外，也可以在TFT的硅层中形成LDD区。
此外，既可以将用作栅电极的导电层的侧面形成为锥形形状，又可以采用层合结构而使各层的锥形角度不同。此外，也可以形成接触于导电层的侧面的也称为侧壁的绝缘层。
当使用适用本发明而制造的薄膜晶体管时，可以减少起因于硅层的端部的缺陷。特别地，可以防止在硅层的端部的栅绝缘层的覆盖缺陷，并且防止硅层以及形成栅电极的导电层之间的短路。此外，可以缓和电场集中在硅层的端部。因此，因为可以防止且减少漏电流、静电击穿等，所以可以制造可靠性高的半导体装置。此外，也可以以成品率好的方式制造半导体装置。
此外，如本实施方式所示，通过接触于硅层的侧面来形成细致绝缘层，可以制造在硅层的端部其绝缘耐压高且可靠性优越的半导体装置。
注意，可以将本实施方式与本说明书所示的其他实施方式适当地组合。
实施方式6
在本实施方式中，参照图19A至图25C而说明与上述实施方式不同的半导体装置以及其制造方法的例子。具体地说，示出具有彼此不相同的导电型的薄膜晶体管的半导体装置的例子。
图19A至19C是本实施方式所示的半导体装置的俯视图以及截面图，并且表示具有多个晶体管的半导体装置的结构。图19A是俯视图，并图19B表示图19A中的虚线A1-B1之间的截面图，且图19C表示图19A中的虚线A2-B2之间的截面图。注意，在图19A中，部分地省略薄膜等结构要素。
通过使用SOI衬底来形成图19A至19C所示的半导体装置，其包括：中间夹着绝缘层802在支撑衬底800上设置为岛状的硅层805、硅层813；中间夹着绝缘层822在该硅层805、813上设置的形成栅电极的导电层824、导电层826；中间夹着绝缘层836、绝缘层838在该导电层826上设置的形成源电极或漏电极的导电层840(参照图19A至19C)。
通过利用由导电层824以及导电层826构成的层合结构形成栅电极。分别横穿岛状硅层805、813地设置有导电层824、826。此外，接触于导电层824以及导电层826的侧面地设置有绝缘层828。绝缘层828也称为侧壁。注意，虽然在此示出利用由导电层824以及导电层826两层构成的层合结构形成栅电极的例子，但是本发明没有特别的限制，栅电极也可以为单层结构或由三个以上的层构成的层合结构。此外，既可以将形成为栅电极的导电层的侧面形成为锥形形状，又可以采用由两层以上导电层构成的层合结构而使各层的锥形角度不同。此外，也可以适用实施方式1至5所示的栅电极的结构中的任一种。
通过使用SOI衬底804的表面硅层来形成设置为岛状的硅层805、813。设置为岛状的硅层805具有沟道形成区806、用作LDD区的一对低浓度杂质区808、用作源区或漏区的一对高浓度杂质区810。中间夹着绝缘层822在与导电层824、826重叠的区域的硅层805中形成有沟道形成区806。中间夹着绝缘层822在与绝缘层828重叠的区域的硅层805中形成有低浓度杂质区808。中间夹着绝缘层822在与导电层824、导电层826以及绝缘层828不重叠的区域的硅层805中形成有高浓度杂质区810。沟道形成区806位于一对高浓度杂质区810之间，并且低浓度杂质区808位于沟道形成区806和高浓度杂质区810之间。换言之，沟道形成区806位于一对高浓度杂质区810之间以及一对低浓度杂质区808之间，并且接触于一对低浓度杂质区808地形成。此外，对高浓度杂质区810以比低浓度杂质区808高的浓度添加有赋予一导电型的杂质元素。此外，接触于硅层805的侧面地设置有绝缘层812。
同样地，设置为岛状的硅层813具有沟道形成区814、用作LDD区的低浓度杂质区816、用作源区或漏区的高浓度杂质区818。中间夹着绝缘层822在与导电层824、826重叠的区域的硅层813中形成有沟道形成区814。中间夹着绝缘层822在与绝缘层828重叠的区域的硅层813中形成有低浓度杂质区816。中间夹着绝缘层822在与导电层824、导电层826以及绝缘层828不重叠的区域的硅层813中形成有高浓度杂质区818。沟道形成区814位于一对高浓度杂质区818之间，并且低浓度杂质区816位于沟道形成区814和高浓度杂质区818之间。换言之，沟道形成区814位于一对高浓度杂质区818之间以及一对低浓度杂质区816之间，并且接触于一对低浓度杂质区816地形成。此外，在高浓度杂质区818中以比低浓度杂质区816高的浓度添加有赋予一导电型的杂质元素。此外，接触于硅层813的侧面地设置有绝缘层820。
在本实施方式中，在硅层805以及硅层813中添加有彼此不相同的导电型的杂质元素。换言之，在低浓度杂质区808以及高浓度杂质区810中添加有赋予与低浓度杂质区816以及高浓度杂质区818不同的导电型的杂质元素。
在硅层805和形成栅电极的导电层824及导电层826之间、以及在硅层813和形成栅电极的导电层824及导电层826之间设置有绝缘层822。此外，在接触于硅层805的侧面而设置的绝缘层812、以及接触于硅层813而设置的绝缘层820上也设置有绝缘层822。绝缘层812、绝缘层820以及绝缘层822用作栅绝缘层。
通过形成在绝缘层836、绝缘层838中的开口与形成在硅层805中的高浓度杂质区810、形成在硅层813中的高浓度杂质区818电连接地设置有形成源电极或漏电极的导电层840。此外，如图19A至19C所示，也可以通过将形成在硅层805中的高浓度杂质区810与形成在硅层813中且其导电型与高浓度杂质区810不同的高浓度杂质区818电连接，来形成CMOS电路。
接着，参照附图而说明图19A至19C所示的半导体装置的制造方法的一个例子。
首先，准备在支撑衬底800上中间夹着绝缘层802而形成有岛状硅层805、813的SOI衬底804(参照图20A、图23A、图24A)。
作为SOI衬底804，可以使用SIMOX衬底、粘合衬底等已知的SOI衬底。通过有选择地蚀刻SOI衬底804的表面硅层，来可以形成分离的岛状硅层805以及硅层813。在其膜厚度为10nm至150nm、优选为30nm至100nm或者10nm至30nm的范围内形成硅层805、813。
注意，既可以将硅层805、813的端部形成为锥形形状，又可以将硅层805、813的端部形成为垂直形状。可以通过适当地选择蚀刻条件诸如各向同性蚀刻或各向异性刻蚀等蚀刻条件，来控制硅层的端部的形状。
接着，形成接触于硅层805的侧面的绝缘层812以及接触于硅层813的侧面的绝缘层820(参照图20B、图23B、图24B)。
可以通过覆盖设置为岛状的硅层805以及硅层813地形成绝缘层，并且进行以垂直方向为主体的各向异性刻蚀来有选择地蚀刻该绝缘层，只留下接触于硅层805、813的侧面的区域，来形成绝缘层812以及绝缘层820。
具体地说，首先覆盖硅层805以及硅层813地形成绝缘层。通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、SiOF、SiOC、DLC、多孔二氧化硅(porous silica)等材料，来形成该绝缘层。优选的是，形成其介电常数小于以后形成在硅层805以及硅层813的一个表面上的绝缘层822的层。此外，以能够至少充分地覆盖硅层805、813的端部的膜厚度形成覆盖硅层805、813上地形成的绝缘层，优选的是，以硅层805、813的1.5倍至3倍的膜厚度形成。
接着，通过进行以垂直方向为主体的各向异性刻蚀，有选择地蚀刻覆盖硅层805以及硅层813地形成的绝缘层。从形成在硅层805的一个表面上以及硅层813的一个表面上的绝缘层进行蚀刻。注意，在硅层805的一个表面上、在硅层813的一个表面上以及在绝缘层802上以大致相同的膜厚度形成有绝缘层。因此，通过当硅层805、813的一个表面露出时停止蚀刻，可以在接触于硅层805、813的侧面的区域有选择地留下绝缘层。留下的绝缘层相当于绝缘层812、820。在此，将绝缘层812、820形成为相对于分别接触的硅层805、813的侧面弯曲为凸形状。当然，本发明没有特别的限制，也可以将绝缘层812、820形成为具有角的形状，而不是弯曲状。优选的是，当将绝缘层812、820的角落部分形成为慢坡的形状时，可以使层合在上层的层(在此，绝缘层822)的覆盖性良好。
注意，有时由于当形成绝缘层812、820时的蚀刻的影响，硅层805、813的上层部非晶体化。在此情况下，既可以有选择地蚀刻硅层805、813的非晶体化的区域，又可以通过照射激光束、或者使用RTA或退火炉进行热处理，来使硅层805、813重新晶化。此外，也可以对硅层添加赋予一导电型的杂质元素来形成杂质区之后，在进行用于使杂质区激活的热处理的同时，进行重新晶化。具体地说，可以适用上述实施方式2或实施方式3所示的硅层以及接触于该硅层的侧面的绝缘层的形成方法。
此外，也可以将SOI衬底的表面硅层设定得厚于完成的薄膜晶体管的硅层并且在后面的工序中使硅层薄膜化。例如，将SOI衬底的表面硅层的膜厚度控制得成为完成的薄膜晶体管的硅层的2倍至3倍。接着，在通过有选择地蚀刻表面硅层来将它加工为岛状之后，在该岛状硅层上形成绝缘层。也可以通过在蚀刻选择比低的条件或极力使蚀刻选择比小的条件(近于蚀刻选择比1的条件)下，进行以垂直方向为主体的各向异性刻蚀而蚀刻该绝缘层以及硅层的整个面，来形成薄膜化的硅层以及接触于其侧面的绝缘层。具体地说，可以适用上述实施方式4或实施方式5所示的硅层以及接触于其侧面的绝缘层的形成方法。
此外，如上述实施方式5所示，也可以利用高密度等离子体处理来形成接触于硅层的侧面的细致绝缘层(例如，包括氮的绝缘层诸如氮化硅层或氮氧化硅层等)。
也可以通过利用上述实施方式1至5中的任一种方法来形成硅层805以及接触于其侧面的绝缘层812、和硅层813以及接触于其侧面的绝缘层820。在此，使用实施方式1所示的方法。
此外，也可以以低浓度对硅层805、813添加赋予一导电型的杂质元素，以控制以后完成的薄膜晶体管的阈值电压。在此情况下，也对完成的薄膜晶体管的沟道形成区也添加杂质元素。作为赋予一导电型的杂质元素，可以使用磷(P)、砷(As)等赋予n型的杂质元素、以及硼(B)、铝(Al)、镓(Ga)等赋予p型的杂质元素。例如，可以使用硼作为杂质元素并且以5×1015cm-3至5×1017cm-3的浓度对硅层805、813添加该硼。注意，既可以对硅层805、813添加不同浓度的杂质元素，又可以对硅层805、813添加不同导电型的杂质元素。
接着，在硅层805以及接触于其侧面的绝缘层812、和硅层813以及接触于其侧面的绝缘层820上形成绝缘层822(参照图20C、图24C)。
通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化铝等材料，来形成绝缘层822。优选使用其介电常数大于接触于硅层805的侧面的绝缘层812、以及接触于硅层813的侧面的绝缘层820的材料，来形成绝缘层822，即可。通过使用上述材料中的一种或多种以单层结构或层合结构形成绝缘层822。此外，也可以通过使用利用高密度等离子体处理的硅层805、813的固相氧化或固相氮化，来形成绝缘层822。
绝缘层812、绝缘层820、绝缘层822形成栅绝缘层。至少在硅层805、813的一个表面上形成绝缘层822。在本实施方式中，覆盖硅层805以及接触于其侧面的绝缘层812、和硅层813以及接触于其侧面的绝缘层820地形成绝缘层822。换言之，涉及本实施方式的栅绝缘层不是由一个绝缘层构成的，而是由多个绝缘层的复合物构成的。注意，多个绝缘层的边界也可以为不明确的。如此，通过与形成在硅层的一个表面上的绝缘层另外形成接触于硅层的侧面的绝缘层，可以使在硅层的端部的栅绝缘层的覆盖性良好。此外，当使硅层薄膜化时，使用氢氟酸等的洗涤工序导致的硅层下的绝缘层非意图地被蚀刻的问题很明显，但是通过适用本发明来形成接触于硅层的侧面的绝缘层，可以利用栅绝缘层来充分地覆盖硅层。因此，可以防止起因于在硅层的端部的栅绝缘层的覆盖缺陷的硅层和栅电极层之间的短路、漏电流的发生、静电击穿等。
注意，对栅绝缘层来说，接触于硅层的侧面的区域的膜厚度优选厚于形成在硅层的一个表面上的区域。如此，通过利用栅绝缘层来充分地覆盖硅层的端部，优选使接触于硅层的侧面的区域的膜厚度厚，可以缓和施加到硅层的端部的电场，并且防止漏电流等的发生等。
此外，对栅绝缘层来说，接触于硅层的侧面的区域的介电常数优选小于形成在硅层的一个表面上的区域。通过这样做，可以缓和施加到硅层的端部的电场，并且防止栅绝缘层的绝缘缺陷。
接着，在绝缘层822上依次层合形成导电层823、导电层825(参照图20D、图25A)。
通过利用CVD法或溅射法且使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铝(Al)、铜(Cu)或铌(Nb)等金属元素、或者包含该金属元素的合金材料或化合物材料，来形成导电层823、导电层825。此外，也可以使用以添加有磷等赋予一导电型的杂质元素的多晶硅为典型的半导体材料，来形成导电层823、导电层825。
接着，通过有选择地蚀刻导电层823、导电层825，来形成用作栅电极的导电层824、导电层826(参照图21A、图23C)。
在本实施方式中，在衬底的整个表面上成膜导电层823、导电层825之后，有选择地蚀刻导电层823、导电层825，来将它们加工为所希望的形状。在此，使分离的导电层分别横穿岛状硅层805、813地蚀刻而加工。此时，使分离的导电层在与岛状硅层805、813不重叠的区域中成为一体地进行加工。换言之，使从一个导电层分支的两条导电层分别横穿岛状硅层805、813地形成。
接着，覆盖硅层813上地有选择地形成抗蚀剂掩模850，并且以该抗蚀剂掩模850、导电层824以及导电层826为掩模对硅层805以低浓度添加赋予一导电型的杂质元素851，来形成杂质区807(参照图21B)。作为杂质元素851，可以使用磷、砷等赋予n型的杂质元素、以及硼、铝、镓等赋予p型的元素等。在此，作为杂质元素851，添加磷(P)。注意，杂质区807形成用作以后的LDD区的低浓度杂质区的一部分。此外，在导电层824、826下的硅层805中形成沟道形成区806。
接着，覆盖硅层805上地有选择地形成抗蚀剂掩模852，并且以该抗蚀剂掩模852、导电层824以及导电层826为掩模对硅层813以低浓度添加赋予一导电型的杂质元素853，来形成杂质区815(参照图21C)。作为杂质元素853，可以使用与上述杂质元素851同样的元素。在此，添加与上述杂质元素851不同导电型的元素作为杂质元素853，就是说，添加硼(B)。注意，杂质区815形成用作以后的LDD区的低浓度杂质区的一部分。此外，在导电层824、826下的硅层813中形成沟道形成区814。
接着，形成接触于导电层824以及导电层826的侧面的绝缘层828(参照图21D、图25B)。通过利用CVD法或溅射法且使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等无机材料、有机树脂等有机材料，来形成单层结构或层合结构的绝缘层，并且进行以垂直方向为主体的各向异性刻蚀而有选择地蚀刻该绝缘层，来形成接触于导电层824以及导电层826的侧面的绝缘层828。绝缘层828也称为侧壁。在此，将绝缘层828的不接触于导电层824、826的侧面的面形成为弯曲状。具体地说，将它形成得具有任意曲率且相对于接触的导电层824、826的侧面弯曲为凸形状。当然，本发明没有特别的限制，可以将绝缘层828形成为具有角的形状，而不是弯曲状。注意，可以使用绝缘层828作为当形成用作LDD区的低浓度杂质区时的掺杂用掩模。
接着，覆盖硅层813上地有选择地形成抗蚀剂掩模854。以该抗蚀剂掩模854、导电层824、826以及接触于该导电层824、826的侧面地设置的绝缘层828为掩模对硅层805以高浓度添加赋予一导电型的杂质元素855。结果，在硅层805中，形成用作源区或漏区的高浓度杂质区810、用作LDD区的低浓度杂质区808、沟道形成区806。作为杂质区855，可以使用与上述杂质元素851同样的元素。在此，作为杂质元素855，添加与上述杂质元素851相同的导电型的元素即磷(P)。注意，添加到硅层805的杂质元素855的浓度高于以前添加到硅层805的杂质元素851的浓度。
接着，覆盖硅层805上地有选择地形成抗蚀剂掩模856。以该抗蚀剂掩模856、导电层824、826以及接触于该导电层824、826的侧面地设置的绝缘层828为掩模对硅层813以高浓度添加赋予一导电型的杂质元素857。结果，在硅层813中，形成用作源区或漏区的高浓度杂质区818、用作LDD区的低浓度杂质区816、沟道形成区814。作为杂质元素857，可以使用与上述杂质元素851同样的元素。在此，作为杂质元素857，添加与上述杂质元素853相同的导电型的元素即硼(B)。注意，添加到硅层813的杂质元素857的浓度高于以前添加到硅层813的杂质元素853的浓度。
通过上述工序，在硅层805中形成用作源区或漏区的高浓度杂质区810、用作LDD区的低浓度杂质区808、沟道形成区806。此外，在硅层813中形成用作源区或漏区的高浓度杂质区818、用作LDD区的低浓度杂质区816、沟道形成区814。在本实施方式中，可以通过利用导电层824、导电层826以自对准的方式形成沟道形成区806、814。此外，可以通过利用导电层824、826以及接触于其侧面的绝缘层828以自对准的方式形成低浓度杂质区808、816。
接着，覆盖设置在支撑衬底800上的绝缘层、导电层等地形成绝缘层836、绝缘层838，并且在该绝缘层838上形成与形成在硅层805中的高浓度杂质区810、形成在硅层813中的高浓度杂质区818电连接的导电层840(参照图22C、图23D、图25C)。导电层840用作源电极或漏电极。注意，图25C表示图19A所示的虚线A2-B2的截面图，并且由于该虚线A2-B2不经过导电层840，所以不图示导电层840。
通过利用CVD法、溅射法或涂布法等且使用含氧或氮的无机绝缘材料诸如氧化硅、氮化硅、氧氮化硅、氮氧化硅等；含碳的绝缘材料诸如DLC(类金刚石碳)等；有机绝缘材料诸如环氧、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯、丙烯等；或者硅氧烷材料如硅氧烷树脂等，来形成绝缘层836、838。注意，硅氧烷材料相当于包含Si-O-Si键的材料。硅氧烷的骨架结构由硅(Si)和氧(O)的键构成。作为取代基，使用至少含有氢的有机基(例如，烷基、芳香烃)。作为取代基，还可以使用氟基团。或者，作为取代基，也可以使用至少含有氢的有机基和氟基团。此外，也可以通过利用CVD法或溅射法形成绝缘层之后，在氧气氛中或氮气氛中对该绝缘层进行高密度等离子体处理，来形成绝缘层836、838。虽然在此在导电层826等的上层形成有由绝缘层836、838两层构成的层合结构，但是也可以采用形成单层结构或由三个以上的层构成的层合结构。
通过利用CVD法或溅射法且使用铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)等金属元素，或者包含该金属元素的合金材料或化合物材料以单层结构或层合结构来形成导电层840。作为包含铝的合金材料，例如可以举出以铝为主要成分并包含镍的材料、或者以铝为主要成分并包含镍、以及碳和硅中的一方或双方的合金材料。作为导电层840，例如可以采用如下结构：由阻挡层、铝硅(Al-Si)层、以及阻挡层构成的层合结构；由阻挡层、铝硅(Al-Si)层、氮化钛层、以及阻挡层构成的层合结构。注意，阻挡层相当于由钛、钛的氮化物、钼或钼的氮化物构成的薄膜。由于铝和铝硅具有低电阻值并且价格低廉，所以最适合作为形成导电层840的材料。此外，通过设置上层和下层的阻挡层，可以防止发生铝或铝硅的小丘，所以是优选的。
通过上述工序，可以制造具有利用硅层805而形成的n沟道晶体管870以及利用硅层813而形成的p沟道晶体管880的半导体装置。在本实施方式中，通过使电连接到形成在硅层805中的高浓度杂质区810的导电层840与电连接到形成在硅层813中的高浓度杂质区818的导电层840电连接，来形成具有n沟道晶体管以及p沟道晶体管的CMOS电路。
注意，虽然在本实施方式中示出制造包括两个具有彼此不相同的导电型的薄膜晶体管的CMOS电路的例子，但是本发明没有特别的限制。例如，也可以制造具有多个n沟道薄膜晶体管的nMOS电路、具有多个p沟道薄膜晶体管的pMOS电路等。对nMOS电路、pMOS电路等来说，适当地选择添加到硅层的杂质元素，即可。
当使用适用本发明而成的半导体装置时，可以防止且减少起因于硅层的端部的形状以及特性等的影响的缺陷。因此，可以制造提高可靠性的半导体装置。此外，也可以以成品率好的方式制造半导体装置。
注意，可以将本实施方式与本说明书所示的其他实施方式适当地组合。
实施方式7
可以将涉及本发明的半导体装置适用于CPU(中央处理单元：Central Processing Unit)等集成电路。在本实施方式中，参照附图以下说明适用图19A至19C所示的半导体装置的CPU的例子。
图27所示的CPU3660在衬底3600上主要具有算术逻辑单元(ALU：Arithmetic logic unit)3601、算术逻辑单元用控制电路部(ALUController)3602、指令译码部(Instruction Decoder)3603、中断控制部(Interrupt Controller)3604、时序控制部(Timing Cotroller)3605、寄存器(Register)3606、寄存器控制部(Register Cotroller)3607、总线接口(Bus I/F)3608、能够重写的ROM3609、ROM接口(ROM I/F)3620。此外，也可以在另外的芯片上设置ROM3609以及ROM接口3620。可以通过使用利用上述实施方式1至6所示的制造方法且使用SOI衬底而形成的薄膜晶体管、组合该薄膜晶体管而成的COMS电路、nMOS电路、pMOS电路等来构成这些构成CPU3660的各种电路。
注意，图27所示的CPU3660只是简化其结构而表示的一个例子，并且实际的CPU根据其用途具有多种多样的结构。因此，适用本发明的CPU的结构不局限于图27所示的。
将通过总线接口3608输入到CPU3660的指令输入到指令译码部3603，并且对其进行译码后，将其输入到算术逻辑单元用控制电路部3602、中断控制部3604、寄存器控制部3607、时序控制部3605。
基于被译码的指令，算术逻辑单元用控制电路部3602、中断控制部3604、寄存器控制部3607、时序控制部3605进行各种控制。具体地说，算术逻辑单元用控制电路部3602产生用于控制算术逻辑单元3601的驱动的信号。此外，中断控制部3604在CPU3660正在执行程序的过程中根据其优先级或掩模状态判断来自外部的输入输出装置或***电路的中断请求来进行处理。寄存器控制部3607产生寄存器3606的地址，并且根据CPU的状态进行对于寄存器3606的读出/写入。
此外，时序控制部3605产生用于控制算术逻辑单元3601、算术逻辑单元用控制电路部3602、指令译码部3603、中断控制部3604、寄存器控制部3607的驱动时序的信号。例如，时序控制部3605具有内部时钟发生部，并且将时钟信号CLK2供应于上述各种电路。该内部时钟发生部根据基准时钟信号CLK1(3621)产生内部时钟信号CLK2(3622)。
注意，虽然在本实施方式中示出将涉及本发明的半导体装置适用于CPU的例子，但是本发明没有特别的限制。例如，也可以通过适用本发明来制造数码相机等影像拍摄装置、汽车音响等声音再现装置、笔记本个人电脑、游戏机、便携式信息终端(手机、便携式游戏机等)、家用游戏机等具有记录介质的图像再现装置等。
因为通过使用SOI衬底来形成涉及本发明的半导体装置，所以跟使用大块单晶硅衬底来形成的情况相比，其寄生电容少，而可以谋求实现高速化及低功耗化。这是因为在SOI衬底中，将埋氧层形成在沟道形成区以及源区或漏区被形成的表面硅层下的缘故。此外，当使用适用本发明而形成的半导体装置时，可以防止起因于硅层的端部形状以及特性等的影响的缺陷，并且防止漏电流的发生。此外，当使硅层薄膜化时，也可以防止起因于硅层端部的特性的影响的缺陷。因此，通过将涉及本发明的半导体装置适用于CPU等，可以实现低功耗化以及高速化。此外，可以以成品率好的方式制造提高可靠性的半导体装置。
实施方式8
在本实施方式中，说明上述实施方式所示的半导体装置的使用方式的一个例子。具体而言，参照附图以下说明能够无接触地输入/输出数据的半导体装置的适用例子。根据使用方式，能够无接触地输入/输出数据的半导体装置也称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
参照图29A说明本实施方式所示的半导体装置的俯视结构的一个例子。图29A至29C所示的半导体装置2180包括薄膜集成电路2131和用作天线的导电层2132，所述薄膜集成电路2131中设置有构成存储器部和逻辑部的多个薄膜晶体管等元件。用作天线的导电层2132电连接到薄膜集成电路2131。可以将上述实施方式1至6所示的涉及本发明的薄膜晶体管适用于薄膜集成电路2131。
另外，图29B和29C表示图29A中的线段a1-b1的截面的示意图。用作天线的导电层2132设置在构成存储器部及逻辑部的元件的上方即可。例如，可以在上述实施方式6所示的结构的上方中间夹着绝缘膜2130设置用作天线的导电层2132(参照图29B)。另外，可以在将用作天线的导电层2132另行设置于衬底2133上之后，将该衬底2133以及薄膜集成电路2131粘在一起而设置以使导电层2132位于其之间(参照图29C)。这里，设置在绝缘层2130上的导电层2136和用作天线的导电层2132通过包含在具有粘结性的树脂2135中的导电粒子2134彼此电连接。
注意，虽然在本实施方式中示出将用作天线的导电层2132设置为线圈状并且适用电磁感应方式或电磁耦合方式的例子，但是本发明的半导体装置不局限于此，也可以适用微波方式。在采用微波方式的情况下，根据使用的电磁波的波长而适当地决定用作天线的导电层2132的形状即可。
例如，在适用微波方式(例如，UHF频带(860MHz频带至960MHz频带)、2.45GHz频带等)作为半导体装置2180的信号传输方式的情况下，考虑到用于传输信号的电磁波的波长来适当地设定用作天线的导电层的长度等形状即可。例如，可以将用作天线的导电层形成为线状(例如，偶极天线(参照图30A))、平坦的形状(例如，平板天线(参照图30B))或者蝴蝶型的形状(参照图30C和30D)等。另外，用作天线的导电层2132的形状不局限于线状，还可以考虑到电磁波的波长以曲线状、蜿蜒形状或者组合这些形状的形状而设置。
用作天线的导电层2132通过利用CVD法、溅射法、丝网印刷或凹版印刷等印刷法、液滴喷射法、分配器法、镀敷法等且使用导电材料来形成。通过使用铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)、钼(Mo)等金属元素、或者包含该金属元素的合金材料或化合物材料作为导电材料并且以单层结构或层合结构来形成导电层2132。
例如，在使用丝网印刷法形成用作天线的导电层2132的情况下，可以通过有选择地印刷将其粒径为几nm至几十μm的导电粒子溶解或分散在有机树脂中的导电膏来设置。作为导电粒子，可以使用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)以及钛(Ti)等中的任一个以上的金属粒子、卤化银的微粒子、或者分散性纳米粒子。另外，作为包含在导电膏中的有机树脂，可以使用选自用作金属粒子的粘合剂、溶剂、分散剂以及覆盖材料的有机树脂中的一种或多种。可以典型地举出环氧树脂、硅树脂等有机树脂。此外，当形成导电层时，优选在设置导电膏之后进行焙烧。例如，在使用以银为主要成分的微粒子(例如其粒径为1nm以上且100nm以下的微粒子)作为导电膏的材料的情况下，可以通过在150℃至300℃的温度范围内进行焙烧来使它固化，来形成导电层。另外，也可以使用以焊料或无铅焊料为主要成分的微粒子，在此情况下，优选使用粒径为20μm以下的微粒子。焊料或无铅焊料具有成本低的优点。
如此，通过将本发明适用于能够无接触地输入/输出数据的半导体装置，可以谋求实现低功耗化，所以特别在将本发明使用于小型半导体装置的情况下，是有效果的。
接着，对涉及本实施方式的半导体装置的工作例子进行说明。
半导体装置2180具有无接触地进行数据通讯的功能，并且包括高频电路81、电源电路82、复位电路83、时钟产生电路84、数据解调电路85、数据调制电路86、控制其它电路的控制电路87、存储电路88、以及天线89(参照图31A)。高频电路81是接收来自天线89的信号并且将从数据调制电路86接收的信号从天线89输出的电路。电源电路82是根据接收信号生成电源电位的电路。复位电路83是生成复位信号的电路。时钟产生电路84是基于从天线89输入的接收信号生成各种时钟信号的电路。数据解调电路85是解调接收信号且将该信号输出到控制电路87的电路。数据调制电路86是调制从控制电路87接收的信号的电路。另外，作为控制电路87，例如设置有代码提取电路91、代码判定电路92、CRC判定电路93、以及输出单元电路94。此外，代码提取电路91是分别提取传送到控制电路87的指令所包括的多个代码的电路。代码判定电路92是将被提取的代码与相当于参考值的代码比较而判定指令内容的电路。CRC判定电路93是基于被判定的代码检测出是否存在发送错误等的电路。在图31A中，除了控制电路87以外，还包括作为模拟电路的高频电路81、电源电路82。
接着，对上述半导体装置的工作的一个实例进行说明。首先，天线89接收无线信号。无线信号经由高频电路81被传送到电源电路82，并且产生高电源电位(以下，写为VDD)。VDD被供应给半导体装置2180所具有的各电路。另外，经由高频电路81被传送到数据解调电路85的信号被解调(以下，写为解调信号)。而且，经由高频电路81并且经过复位电路83及时钟产生电路84的信号以及解调信号被传送到控制电路87。被传送到控制电路87的信号被代码提取电路91、代码判定电路92、以及CRC判定电路93等分析。然后，根据被分析的信号输出存储在存储电路88内的半导体装置的信息。被输出的半导体装置的信息经过输出单元电路94而被编码。再者，被编码的半导体装置2180的信息经过数据调制电路86且从天线89作为无线信号发送。另外，低电源电位(以下，称为VSS)在构成半导体装置2180的多个电路中是通用的，并且可以将VSS作为GND来使用。
这样，通过将信号从读取/写入器传送到半导体装置2180并且将从该半导体装置2180传送来的信号使用读取/写入器接收，可以读出半导体装置的数据。
另外，半导体装置2180既可以是不安装电源(电池)而利用电磁波将电源电压供应给各电路的类型，又可以是安装电源(电池)并且利用电磁波和电源(电池)将电源电压供应给各电路的类型。
接着，将说明能够无接触地输入/输出数据的半导体装置的使用方式的一个实例。在包括显示部3210的便携式终端的侧面设置有读取/写入器3200，并且在货物3220的侧面设置有半导体装置3230(参照图31B)。当将读取/写入器3200接近设置有半导体装置3230的货物3220时，有关产品的信息诸如原材料、原产地、各个生产工序的检查结果、流通过程的历史、以及产品说明等被显示在显示部3210上。另外，在将商品3260使用传送带搬运时，可以利用读取/写入器3240和设置在商品3260上的半导体装置3250，对该商品3260进行检查(参照图31C)。作为半导体装置3230、半导体装置3250，可以适用上述半导体装置2180。这样，通过将涉及本发明的半导体装置应用于***，可以容易获得信息并且实现高功能化和高附加价值化。此外，因为涉及本发明的半导体装置可以实现低功耗化，所以可以使设置在货品上的半导体装置小型化。
另外，涉及本发明的半导体装置的用途很广泛，除了上述以外，还可以应用于任何东西，只要是无接触地明确对象物的历史等信息并且有利于生产、管理等的商品。例如，可以将它设置到如下物品上来使用：纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、随身物品、交通工具、食品、衣物、保健用品、生活用品、药品、以及电子设备等。参照图28A至28H对它们的例子进行说明。
纸币和硬币就是在市场上流通的货币，并且包括在特定区域中与货币同样通用的东西(兑换券)、纪念硬币等。有价证券是指支票、证券、期票等(参照图28A)。证书是指驾驶执照、居民证等(参照图28B)。无记名债券是指邮票、米券、各种赠券等(参照图28C)。包装容器是指用于盒饭等的包装纸、塑料瓶等(参照图28D)。书籍是指书、合订本等(参照图28E)。记录介质是指DVD软件、录像磁带等(参照图28F)。交通工具是指自行车等车辆、船舶等(参照图28G)。随身物品是指提包、眼镜等(参照图28H)。食品是指食物用品、饮料等。衣物是指衣服、鞋等。保健用品是指医疗仪器、健康仪器等。生活用品是指家具、照明设备等。药品是指医药品、农药等。电子设备是指液晶显示装置、EL显示装置、电视装置(电视接收机、薄型电视接收机)、以及手机等。
通过将半导体装置2180设置到纸币、硬币、有价证券、证书、无记名债券等，可以防止对其的伪造。另外，通过将半导体装置2180设置到包装容器、书籍、记录介质、随身物品、食品、生活用品、电子设备等，可以谋求实现检查***或租赁店的***等的效率化。通过将半导体装置2180设置到交通工具、保健用品、药品等，可以防止对其的伪造或偷窃，并且防止误吃药品。半导体装置2180可以贴附到物品的表面上，或嵌入到物品中。例如，半导体装置2180优选嵌入到书籍的纸中，或嵌入到由有机树脂构成的包装的该有机树脂中。
这样，通过将半导体装置设置到包装容器、记录介质、随身物品、食品、衣物、生活用品、电子设备等，可以谋求实现检查***或租赁店的***等的效率化。另外，通过将半导体装置设置到交通工具，可以防止对其的伪造或偷窃。另外，通过将半导体装置嵌入到动物等生物中，可以容易识别各个生物。例如，通过将具有传感器的半导体装置嵌入或贴附到家畜等生物中，可以不仅识别出生年份、性别或种类等，而且可以容易管理当前的体温等健康状态。
注意，本实施方式可以与上述实施方式自由组合而进行。
本说明书根据2006年12月5日在日本专利局受理的日本专利申请编号2006-327921而制作，所述申请内容包括在本说明书中。

Claims (20)

1.一种半导体装置，包括：
衬底；
在所述衬底上的绝缘层；
在所述绝缘层上的岛状单晶半导体层；
栅绝缘层，其包括：
接触于所述岛状单晶半导体层的顶面的第一绝缘层；以及
接触于所述岛状单晶半导体层的侧面的第二绝缘层，
在所述栅绝缘层上的栅电极，其中该栅电极被设置以横穿所述岛状单晶半导体层，
其中，所述第二绝缘层的介电常数小于所述第一绝缘层的介电常数，以及
其中所述第二绝缘层的表面相对于所述岛状单晶半导体层的侧面凸形弯曲。
2.根据权利要求1所述的半导体装置，其中，所述第二绝缘层的一部分与所述栅电极重叠。
3.根据权利要求1所述的半导体装置，其中，对所述栅绝缘层来说，跟接触于所述岛状单晶半导体层的顶面的区域相比，接触于所述岛状单晶半导体层的侧面的区域较厚。
4.根据权利要求3所述的半导体装置，其中，所述栅绝缘层的厚度满足t1＜t2≤3t1，所述t1为接触于所述岛状单晶半导体层的顶面的区域的厚度，而所述t2为接触于所述岛状单晶半导体层的侧面的区域的厚度。
5.根据权利要求1所述的半导体装置，其中，所述栅绝缘层包括夹在所述第一绝缘层和所述第二绝缘层之间的第三绝缘层。
6.根据权利要求1所述的半导体装置，其中，所述岛状单晶半导体层的端部的锥形角为45度以上且低于95度。
7.根据权利要求1所述的半导体装置，其中，所述衬底为单晶硅衬底。
8.根据权利要求1所述的半导体装置，其中，所述绝缘层为埋氧膜。
9.根据权利要求1所述的半导体装置，其中，所述半导体装置为选自包括RFID标签、ID标签、IC标签、RF标签、无线标签、以及电子标签的组中的一种。
10.一种半导体装置的制造方法，包括如下步骤：
将SOI衬底的半导体层形成为岛状；
接触于所述岛状半导体层的顶面以及侧面地形成第一绝缘层；
将所述第一绝缘层有选择地去掉直至所述岛状半导体层的顶面露出，以形成接触于所述岛状半导体层的侧面的第二绝缘层；
接触于所述岛状半导体层的顶面以及所述第二绝缘层地形成第三绝缘层；
在所述第三绝缘层上横穿所述岛状半导体层地形成栅电极层。
11.根据权利要求10所述的半导体装置的制造方法，其中，所述岛状半导体层被形成以使其端部的锥形角为45度以上且低于95度。
12.一种半导体装置的制造方法，包括如下步骤：
将SOI衬底的半导体层形成为第一岛状半导体层；
接触于所述第一岛状半导体层的顶面以及侧面地形成第一绝缘层；
将所述第一绝缘层有选择地去掉直至所述第一岛状半导体层的顶面露出，以形成接触于所述第一岛状半导体层的侧面的第二绝缘层并且在所述第一岛状半导体层的上层中形成非晶体区域；
去掉所述非晶体区域以形成第二岛状半导体层；
接触于所述第二岛状半导体层以及所述第二绝缘层地形成第三绝缘层；
在所述第三绝缘层上横穿所述第二岛状半导体层地形成栅电极层。
13.一种半导体装置的制造方法，包括如下步骤：
将SOI衬底的半导体层形成为第一岛状半导体层；
接触于所述第一岛状半导体层的顶面以及侧面地形成第一绝缘层；
对所述第一岛状半导体层和所述第一绝缘层进行以垂直方向为主体的各向异性刻蚀，来形成第二岛状半导体层和接触于所述第二岛状半导体层的侧面的第二绝缘层；
形成接触于所述第二岛状半导体层和所述第二绝缘层的第三绝缘层；
在所述第三绝缘层上横穿所述第二岛状半导体层地形成栅电极层。
14.根据权利要求13所述的半导体装置的制造方法，其中，在其膜厚度为60nm至70nm的范围内形成所述第一岛状半导体层，并且在其膜厚度为20nm至30nm的范围内形成所述第二岛状半导体层。
15.根据权利要求13所述的半导体装置的制造方法，其中，形成所述第二岛状半导体层以使其端部的锥形角为45度以上且低于95度。
16.根据权利要求13所述的半导体装置的制造方法，其中，将所述第二绝缘层和所述第三绝缘层形成为栅绝缘层。
17.根据权利要求13所述的半导体装置的制造方法，其中，所述第二绝缘层的介电常数小于所述第三绝缘层的介电常数。
18.根据权利要求13所述的半导体装置的制造方法，其中，在形成所述栅电极层之后，进行热处理。
19.根据权利要求13所述的半导体装置的制造方法，其中，使用通过SIMOX法形成的衬底作为所述SOI衬底。
20.根据权利要求13所述的半导体装置的制造方法，其中，使用通过粘合法形成的衬底作为所述SOI衬底。
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