KR20050052029A - 박막트랜지스터 - Google Patents

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KR20050052029A
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film transistor
semiconductor layer
gate electrode
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황의훈
이상걸
김득종
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삼성에스디아이 주식회사
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Abstract

박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트절연막 및 상기 게이트절연막 하부에 위치하여 상기 게이트절연막에 접하고, 80도 이하의 테이퍼를 갖는 에지를 구비하는 하부패턴을 포함한다. 이로써, 게이트 절연막의 절연내압 특성을 개선할 수 있다.

Description

박막트랜지스터{thin film transistor}
본 발명은 박막트랜지스터에 관한 것으로, 특히 절연내압 특성이 개선된 박막트랜지스터에 관한 것이다.
박막트랜지스터는 일반적으로 반도체층, 게이트 전극, 소오스/드레인 전극들 및 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막을 구비한다. 상기 박막트랜지스터를 사용한 회로에 있어서, 고속동작을 구현하기 위해서는 상기 박막트랜지스터의 문턱전압을 낮출 것이 요구되고 있다. 상기 박막트랜지스터의 문턱전압은 상기 게이트 절연막의 두께와 밀접한 관계가 있는데, 상기 문턱전압을 낮추기 위해서 상기 게이트 절연막은 얇아져야 한다.
그러나, 상기 게이트 절연막이 얇아짐에 따라 상기 게이트 절연막의 절연내압 특성은 악화될 수 있다. 상기 게이트 절연막의 절연내압 특성이란 상기 게이트 전극과 상기 반도체층 사이의 전계를 증가시킬 때, 상기 게이트 절연막이 절연파괴되기까지의 최대 전계를 말한다. 상기 게이트 절연막의 절연내압이 원하는 설계값 보다도 낮은 경우 상기 게이트 절연막은 파괴되기 쉽다. 이는 박막트랜지스터의 동작불량을 야기하고, 상기 박막트랜지스터를 사용한 표시장치에 있어서 표시불량을 유발할 수 있다.
이러한 게이트 절연막의 절연내압 특성을 개선하기 위해 대한민국 특허출원 제 1994-035626호에서는 저온화학기상증착(low temperature CVD) 산화막을 증착한 후, 이를 열산화하는 방법을 개시하고 있다. 그러나 이 경우, 상기 열산화를 높은 온도에서 진행하여야 하므로 고가의 석영기판을 필요로 하는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 절연내압 특성이 개선된 박막트랜지스터를 제공하고자 한다.
상기 기술적 과제를 이루기 위하여 본 발명은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트절연막 및 상기 게이트절연막 하부에 위치하여 상기 게이트절연막에 접하고, 80도 이하의 테이퍼를 갖는 에지를 구비하는 하부패턴을 포함한다.
상기 하부패턴의 에지의 테이퍼는 30도 이상인 것이 바람직하다. 더욱 바람직하게는 상기 하부패턴의 에지의 테이퍼는 60 내지 75도이다.
상기 게이트 절연막은 실리콘 산화막으로 이루어진 것이 바람직하다. 또한, 상기 게이트 절연막은 PECVD(plasma enchanced chemical vapor deposition)을 사용하여 형성된 것이 바람직하다.
상기 하부패턴은 반도체층일 수 있다.
이와는 달리, 상기 하부패턴은 게이트 전극일 수 있다. 이 경우, 상기 게이트 전극의 두께는 500 내지 3000Å인 것이 바람직하다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1은 일반적인 탑 게이트형 박막트랜지스터를 나타낸 평면도이다.
도 1을 참조하면, 일방향으로 반도체층(120)이 위치하고, 상기 반도체층(120) 상에 상기 반도체층(120)을 가로지르는 게이트 전극(140)이 위치한다. 상기 반도체층(120)과 상기 게이트 전극(140) 사이에는 게이트 절연막(미도시)이 위치한다. 상기 반도체층(120) 양측 단부에는 소오스/드레인 전극들(160)이 위치한다.
도 2a 및 도 2b는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 각각 취해진 본 발명의 제 1 실시예에 따른 탑게이트형 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b를 참고하면, 기판(100)을 제공하고, 상기 기판(100) 상에 완충막(미도시)을 형성하는 것이 바람직하다. 상기 완충막은 상기 기판(100)으로부터 유출되는 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 완충막 상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 결정화함으로써 다결정 실리콘층을 형성하는 것이 바람직하다. 상기 다결정 실리콘은 300 내지 1000Å의 두께를 갖는 것이 바람직하다.
이어서, 상기 다결정 실리콘층 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 다결정 실리콘층을 식각함으로써, 반도체층(120)을 형성한다. 상기 반도체층(120)은 테이퍼진 에지를 갖도록 형성하되, 상기 에지의 테이퍼는 80도 이하가 되도록 형성한다. 상기 다결정 실리콘층을 식각하는 것은 식각 균일도가 뛰어나고, 식각 선폭 손실(etch CD loss)이 적은 건식식각을 사용하여 수행하는 것이 바람직하다. 또한, 테이퍼진 에지를 갖는 반도체층(120)을 형성하는 것은 산소(O2)와 육불화황(SF6)의 혼합가스를 식각가스로 사용하여 수행하는 것이 바람직하다. 상기 산소(O2)는 상기 반도체층(120)을 형성함에 있어서 식각마스크인 상기 포토레지스트 패턴의 측면을 식각하는 역할을 하여 테이퍼진 에지를 갖는 반도체층(120)을 형성할 수 있게 한다. 상기 반도체층(120)의 에지의 테이퍼 각을 조절하는 것은 상기 산소(O2)와 상기 육불화황(SF6)의 유량부피비를 조절함으로써 수행할 수 있다.
이어서, 상기 반도체층(120) 상에 상기 반도체층(120)을 덮는 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 그러나 바람직하게는 절연내압 특성이 좋은 실리콘 산화막으로 형성한다. 상기 게이트 절연막(130)을 형성하는 것은 저온에서 PECVD(plasma enchanced chemical vapor deposition)을 사용하여 형성하는 것이 바람직하다.
상기 반도체층(120)을 80도 이하의 테이퍼진 에지를 갖도록 형성함으로써, 상기 게이트 절연막(130)은 상기 반도체층(120)의 측면에서 얇아지는 현상이 없어질 수 있다. 상기 반도체층(120)의 측면에서 게이트 절연막(130)의 두께가 얇아지는 경우 그 부분에서 게이트 절연막(130)이 절연파괴 될 수 있다. 결과적으로 상기 반도체층(120)을 80도 이하의 테이퍼진 에지를 갖도록 형성함으로써, 상기 게이트 절연막(130)을 상기 반도체층(120)의 상면과 측면에서 고른 두께를 갖도록 형성할 수 있다. 따라서, 상기 게이트 절연막(130)의 절연내압 특성은 향상될 수 있다.
상기 반도체층(120)의 에지의 테이퍼는 30도 이상인 것이 바람직하다. 상기 테이퍼가 30도 미만일 경우, 상기 반도체층(120)은 30도 미만의 얇은 에지로 인해 저항이 증가될 수 있다. 이는 후속하는 공정에서 상기 반도체층(120)에 형성되는 채널의 저항증가를 유발할 수 있다. 더욱 바람직하게는 상기 반도체층(120)의 저항특성과 상기 게이트 절연막(130)의 절연내압 특성을 확보하기 위하여는 상기 반도체층(120)의 에지의 테이퍼는 60 내지 75도이다.
이어서, 상기 게이트 절연막(130) 상에 게이트 전극물질을 적층하고 이를 패터닝함으로써, 게이트 전극(140)을 형성한다. 그리고 나서, 상기 게이트 전극(140)을 마스크로 하여 상기 반도체층(120)에 불순물을 주입함으로써, 상기 반도체층(120)에 소오스/드레인 영역들(120a)을 형성한다. 이 때, 상기 소오스/드레인 영역들(120a) 사이의 영역은 채널영역(120b)으로 한정된다.
이어서, 게이트 전극(140)을 포함한 기판 전면을 덮는 층간절연막(150)을 형성하고, 상기 층간절연막(150) 내에 상기 소오스/드레인 영역들(120a)을 각각 노출시키는 소오스/드레인 콘택홀들(150a)을 형성한다. 상기 소오스/드레인 콘택홀들(150a)이 형성된 기판 상에 소오스/드레인 전극물질을 적층하고 이를 패터닝함으로써, 상기 소오스/드레인 콘택홀들(150a)을 통해 상기 소오스/드레인 영역들(120a)에 각각 접하는 소오스/드레인 전극들(160)을 형성한다.
도 3은 본 발명의 제 2 실시예에 따른 바텀 게이트형 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 기판(300)을 제공한다. 상기 기판(300) 상에 게이트 전극물질을 적층하고 상기 적층된 게이트 전극물질 상에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 마스크로 하여 상기 게이트 전극물질을 식각함으로써, 게이트 전극(320)을 형성한다. 상기 게이트 전극(320)은 테이퍼진 에지를 갖도록 형성하되, 상기 에지의 테이퍼는 80도 이하가 되도록 형성한다. 상기 게이트 전극물질을 식각하는 것은 식각 균일도가 뛰어나고, 식각 선폭 손실(etch CD loss)이 적은 건식식각을 사용하여 수행하는 것이 바람직하다. 또한, 테이퍼진 에지를 갖는 게이트 전극(320)을 형성하는 것은 산소(O2)와 육불화황(SF6)의 혼합가스를 식각가스를 사용하여 수행하는 것이 바람직하다. 상기 산소(O2)는 게이트 전극(320)을 형성함에 있어서 식각마스크인 상기 포토레지스트 패턴의 측면을 식각하는 역할을 하여 테이퍼진 에지를 갖는 게이트 전극(320)을 형성할 수 있게 한다. 상기 게이트 전극(320)의 에지의 테이퍼 각을 조절하는 것은 상기 산소(O2)와 상기 육불화황(SF6)의 유량부피비를 조절함으로써 수행할 수 있다.
상기 게이트 전극(320)은 평판표시소자에 있어서 상기 게이트 전극(320)과 동시에 형성되는 게이트 배선의 저항특성 및 식각 선폭 손실을 고려할 때 500 내지 3000Å의 두께를 갖는 것이 바람직하다.
이어서, 상기 게이트 전극(320) 상에 게이트 절연막(330)을 적층한다. 상기 게이트 절연막(330)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 바람직하게는 상기 게이트 절연막(330)은 실리콘 산화막을 사용하여 형성한다. 또한, 바람직하게는 상기 게이트 절연막(330)은 저온에서 PECVD(plasma enchanced chemical vapor deposition)을 사용하여 형성한다.
상기 게이트 전극(320)을 80도 이하의 테이퍼진 에지를 갖도록 형성함으로써, 상기 게이트 절연막(330)은 상기 게이트 전극(320)의 측면에서 얇아지는 현상이 없어질 수 있다. 상기 게이트 전극(320)의 측면에서 상기 게이트 절연막(330)의 두께가 얇아지는 경우 그 부분에서 상기 게이트 절연막(330)은 절연파괴 될 수 있다. 결과적으로 상기 게이트 전극(320)을 80도 이하의 테이퍼진 에지를 갖도록 형성함으로써, 상기 게이트 절연막(330)을 상기 게이트 전극(320)의 상면과 측면에서 고른 두께를 갖도록 형성할 수 있다. 따라서, 상기 게이트 절연막(330)의 절연내압 특성은 향상될 수 있다.
상기 게이트 전극(320)의 에지의 테이퍼는 30도 이상인 것이 바람직하다. 상기 테이퍼가 30도 미만일 경우, 상기 게이트 전극(320)은 30도 미만의 얇은 에지로 인해 저항이 증가될 수 있다. 이는 평판표시장치에 있어, 상기 게이트 전극(320)과 동시에 형성되는 게이트 배선의 배선저항의 증가를 초래할 수 있다. 더욱 바람직하게는 상기 게이트 전극(320)의 저항특성과 상기 게이트 절연막(330)의 절연내압 특성을 확보하기 위하여는 상기 게이트 전극(320)의 에지의 테이퍼는 60 내지 75도이다.
이어서, 상기 게이트 절연막(330) 상에 반도체막 및 오믹콘택막을 차례로 형성한다. 이 경우, 상기 반도체막은 비정질 실리콘으로 형성하는 것이 바람직하며, 상기 오믹콘택막은 불순물이 도핑된 비정질 실리콘으로 형성하는 것이 바람직하다. 그러나, 상기 반도체막을 비정질 실리콘으로 형성한 후, 이를 ELA, SLS, MIC 또는 MILC법을 사용하여 결정화시키는 경우, 즉 상기 반도체막을 다결정 실리콘막으로 형성한 경우에는 상기 오믹콘택막을 형성하지 않는 것이 바람직하다. 그리고 나서, 상기 오믹콘택막 및 반도체막을 차례로 패터닝하여 반도체층 패턴(340) 및 오믹콘택층 패턴(350)을 형성한다. 이 때, 상기 반도체층 패턴(340)은 상기 게이트 전극(320)을 덮도록 형성한다.
이어서, 상기 오믹콘택층 패턴(350) 상에 소오스/드레인 전극 물질을 적층하고, 이를 패터닝하여 상기 게이트 전극(320)의 양측 단부와 중첩되는 소오스/드레인 전극들(360)을 형성한다. 이 때, 상기 소오스/드레인 전극들(360) 사이에는 상기 반도체층 패턴(340)이 노출된다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다.
<실험예 1>
절연기판 상에 비정질 실리콘층을 형성하고, 이를 결정화함으로써 500Å의 두께를 갖는 다결정 실리콘층을 형성한다. 상기 다결정 실리콘층 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 다결정 실리콘층을 식각함으로써 반도체층을 형성한다. 상기 다결정 실리콘을 식각함에 있어, 120/180sccm의 비율을 갖는 SF6/O2 개스를 사용하여 식각함으로써, 반도체층을 형성한다. 이어서, 상기 반도체층 상에 실리콘 산화막을 PECVD법을 사용하여 1000Å의 두께로 적층함으로써, 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 전극을 형성함으로써 박막트랜지스터를 제조하였다.
<실험예 2>
상기 다결정 실리콘층을 식각함에 있어서, 100/200sccm의 비율을 갖는 SF6/O2 개스를 사용하여 식각한 것을 제외하고는 상기 실험예 1과 동일한 방법으로 박막트랜지스터를 제조하였다.
<비교예 1>
상기 다결정 실리콘층을 식각함에 있어서, 150/150sccm의 비율을 갖는 SF6/O2 개스를 사용하여 식각한 것을 제외하고는 상기 실험예 1과 동일한 방법으로 박막트랜지스터를 제조하였다.
<비교예 2>
상기 다결정 실리콘층을 식각함에 있어서, 150/50sccm의 비율을 갖는 SF6/O2 개스를 사용하여 식각한 것을 제외하고는 상기 실험예 1과 동일한 방법으로 박막트랜지스터를 제조하였다.
도 4a, 도 5a, 도 6a 및 도 7a는 상기 실험예 1, 2 및 상기 비교예 1, 2에 따른 박막트랜지스터들에 있어서, 반도체층의 에지를 각각 나타낸 사진들이다. 도 4a를 참조하면, 상기 실험예 1에 따른 박막트랜지스터에 있어서, 반도체층 에지의 테이퍼(R)는 78도이다. 도 5a를 참조하면, 상기 실험예 2에 따른 박막트랜지스터에 있어서, 반도체층 에지의 테이퍼(S)는 60도이다. 도 6a를 참조하면, 상기 비교예 1에 따른 박막트랜지스터에 있어서, 반도체층 에지의 테이퍼(T)는 82도이다. 도 7a를 참조하면, 상기 비교예 2에 따른 박막트랜지스터에 있어서, 반도체층 에지의 테이퍼(U)는 90도 이다.
도 4b, 도 5b, 도 6b 및 도 7b는 상기 실험예 1, 2 및 상기 비교예 1, 2에 따른 박막트랜지스터들의 게이트 절연막의 절연내압 특성을 각각 나타낸 그래프들이다. 상기 그래프들에 있어서, X축은 게이트 전극과 반도체층 사이에 인가된 전계(elecrtric field; MV/㎝)이고, Y축은 상기 게이트 전극에서 측정한 누설전류(leakage current; A)이다.
도 4b 및 도 5b를 참조하면, 실험예 1 및 2에 따른 박막트랜지스터는 상기 게이트 전극과 상기 반도체층 사이의 전계가 5MV/cm에 이르기까지 게이트 누설전류가 1×10-12 A으로 거의 일정하다. 이로써, 상기 실험예 1 및 2에 따른 박막트랜지스터의 게이트 절연막의 절연내압 특성은 매우 양호하다고 할 수 있다.
도 6b 및 도 7b를 참조하면, 비교예 1 및 2에 따른 박막트랜지스터는 상기 게이트 전극과 상기 반도체층 사이의 전계가 2MV/cm를 초과하면 게이트 누설전류의 급격한 증가를 보인다. 이는 게이트 절연막이 절연파괴된 것으로 박막트랜지스터 동작불량 및 상기 박막트랜지스터를 표시장치에 사용할 경우 표시장치의 표시불량즉, 점불량(point defect), 라인불량(line defect) 및 휘도불균일을 초래할 수 있다.
상술한 바와 같이 본 발명에 따르면 게이트 절연막의 하부패턴을 80도 이하의 테이퍼를 갖는 에지를 구비하도록 형성함으로써, 상기 게이트 절연막의 절연내압 특성을 개선할 수 있다. 결과적으로 박막트랜지스터의 동작불량 및 상기 박막트랜지스터를 표시장치에 사용할 경우에 있어 표시장치의 표시불량을 억제할 수 있다.
도 1은 일반적인 탑 게이트형 박막트랜지스터를 나타낸 평면도이다.
도 2a 및 도 2b는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 각각 취해진 본 발명의 제 1 실시예에 따른 탑게이트형 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제 2 실시예에 따른 바텀 게이트형 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도이다.
도 4a, 도 5a, 도 6a 및 도 7a는 실험예 1, 2 및 비교예 1, 2에 따른 박막트랜지스터들의 반도체층의 에지를 각각 나타낸 사진들이다.
도 4b, 도 5b, 도 6b 및 도 7b는 실험예 1, 2 및 비교예 1, 2에 따른 박막트랜지스터들의 게이트 절연막의 절연내압 특성을 각각 나타낸 그래프들이다.
(도면의 주요 부위에 대한 부호의 설명)
100, 300 : 기판 120, 340 : 반도체층
140, 320 : 게이트 전극 130, 330 : 게이트 절연막

Claims (8)

  1. 게이트절연막;
    상기 게이트절연막 하부에 위치하여 상기 게이트절연막에 접하고, 80도 이하의 테이퍼를 갖는 에지를 구비하는 하부패턴을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 하부패턴의 에지의 테이퍼는 30도 이상인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 하부패턴의 에지의 테이퍼는 60 내지 75도인 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 절연막은 PECVD(plasma enchanced chemical vapor deposition)을 사용하여 형성된 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 하부패턴은 반도체층인 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 하부패턴은 게이트 전극인 것을 특징으로 하는 박막트랜지스터.
  8. 제 7 항에 있어서,
    상기 게이트 전극의 두께는 500 내지 3000Å인 것을 특징으로 하는 박막트랜지스터.
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