JPS59150469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59150469A JPS59150469A JP1638683A JP1638683A JPS59150469A JP S59150469 A JPS59150469 A JP S59150469A JP 1638683 A JP1638683 A JP 1638683A JP 1638683 A JP1638683 A JP 1638683A JP S59150469 A JPS59150469 A JP S59150469A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、単結晶絶縁基板上の却結晶半導体層上にＭＯ
Ｓ型半導体装置を形ルｙする半導体装置の製造方法に関
する。
Ｓ型半導体装置を形ルｙする半導体装置の製造方法に関
する。
一般に単結晶絶縁基板上に単結晶半導体層を形成し、そ
の上に半導体デバイスを形成する方法として、いわゆる
ｓｏｓ （ｓ目１ｃｏｎ ｏｎＳａｐｐｈｉｒｅ ）を
用いる方法が良く知られている。
の上に半導体デバイスを形成する方法として、いわゆる
ｓｏｓ （ｓ目１ｃｏｎ ｏｎＳａｐｐｈｉｒｅ ）を
用いる方法が良く知られている。
この方法は、先ず第１図（ａ） Ｋ示すように、サファ
イア基板１上に直接に単結晶シ１ルコン２を０．３〜１
．０μｍ程度エピタキシャル生長させる。さらに、その
上にＣＶＤ法により８ｉ０．膜を形成し、トランジスタ
領域となるべき部分にＣＶＤ−８４０，膜７ヲ残スヘ＜
ｃＶＤ−８ｉｏ！ｌＩＶヲハターニングする。次に、第
１図（ｂ）に示すように、Ｃ’Ｖ、Ｄ −Ｓｉｎ、 ％
７をエツチングマスクとして、トランジスタ領域以外
の部分（フィールド領域）の単結晶シリコンを異方性エ
ツチング液（たとえば水酸化カリウム；ＫＯＨ）を用い
てエツチングすることにより島状のシリコン（シリコン
島）２′を形成肱さらにＣＶ Ｄ −８ｉｏ、 ｐｊｉ
５３’ｘエツチングにより除去する。そして、このよう
にして得られたＳＯ８基板上に周知の従来のＭＯ８型半
導体集積回路の製造方法に゛よって第１１９１ （ｃ）
に示すように半導体デバイスを形成する。ここで、２．
はドレイン領域、２２はソースＩＭ ｔｉ！＜、３はゲ
ート酸化膜、４はゲーｌ■（多結晶シリコン）、５は保
護膜（たとえば硅りん酸ガラス１％；ＰＳＧｌｌ！４）
、６はアルミニウム％ｉ極である。なお、第２図は第１
図（ｃ）を上面がら見た状態を示しており、第３図は第
２図のＡ −Ａ’Ｈに沿って矢印方向に見た断面を拡大
して示している。ここで、６′はそれぞれアルミニウム
電極６とドレイン領域２、またはソース領域２２とのコ
ンタクト部である。
イア基板１上に直接に単結晶シ１ルコン２を０．３〜１
．０μｍ程度エピタキシャル生長させる。さらに、その
上にＣＶＤ法により８ｉ０．膜を形成し、トランジスタ
領域となるべき部分にＣＶＤ−８４０，膜７ヲ残スヘ＜
ｃＶＤ−８ｉｏ！ｌＩＶヲハターニングする。次に、第
１図（ｂ）に示すように、Ｃ’Ｖ、Ｄ −Ｓｉｎ、 ％
７をエツチングマスクとして、トランジスタ領域以外
の部分（フィールド領域）の単結晶シリコンを異方性エ
ツチング液（たとえば水酸化カリウム；ＫＯＨ）を用い
てエツチングすることにより島状のシリコン（シリコン
島）２′を形成肱さらにＣＶ Ｄ −８ｉｏ、 ｐｊｉ
５３’ｘエツチングにより除去する。そして、このよう
にして得られたＳＯ８基板上に周知の従来のＭＯ８型半
導体集積回路の製造方法に゛よって第１１９１ （ｃ）
に示すように半導体デバイスを形成する。ここで、２．
はドレイン領域、２２はソースＩＭ ｔｉ！＜、３はゲ
ート酸化膜、４はゲーｌ■（多結晶シリコン）、５は保
護膜（たとえば硅りん酸ガラス１％；ＰＳＧｌｌ！４）
、６はアルミニウム％ｉ極である。なお、第２図は第１
図（ｃ）を上面がら見た状態を示しており、第３図は第
２図のＡ −Ａ’Ｈに沿って矢印方向に見た断面を拡大
して示している。ここで、６′はそれぞれアルミニウム
電極６とドレイン領域２、またはソース領域２２とのコ
ンタクト部である。
ところで、前記単結晶シリコン２を島状に残すよう忙エ
ツチングする場合、異方性エツチング液を用いているの
でシリコン８２′は図示の如く台形状になる。そして、
このシリコン島２／上にゲー）Ｍ化を行なってゲート−
ヲ化ｈ１３を形成すると、ゲート酸化膜３の膜厚はシリ
コン島２１の仲）の部分が他の部分に比べて薄くなる。
ツチングする場合、異方性エツチング液を用いているの
でシリコン８２′は図示の如く台形状になる。そして、
このシリコン島２／上にゲー）Ｍ化を行なってゲート−
ヲ化ｈ１３を形成すると、ゲート酸化膜３の膜厚はシリ
コン島２１の仲）の部分が他の部分に比べて薄くなる。
これは、ゲート酸化中にシリコン島２′の裾の部分でシ
リコンが存在しなくなるがらである。このような形状の
ゲート酸化膜３を持ったＭＯ８型半導体装置においては
、上記ゲート酸化膜３の薄い部分で静電破壊が起こり易
く、耐圧が低くなる。また、サファイア基板１上に成長
させた１００面のシリコン２を異方性エツチング軟でエ
ツチングして台形のシリコン島２′を形成した場合、そ
のテーノｆｆｆＢは１１１面になる。一般に、１１１面
は、他の面方位に比べて界ＩｉＪ′Ｉ県位密度県人密度
。このため、シリコン島２′のテーノ？部のシリコン・
ゲート酸化膜界面リーク電流が増大し、デバイスの消費
電力、スピードなどに悪影瞥、シをもたらすので、デバ
イス性能が低いものとなる。また、異方性エツチング液
を用いて形成されたシリコン島２′のテーパ部は、走介
準電子顕微釘・などで掴察すると、厳密には整った１１
１面となっておらず、多少＋７−ＩＬＱ凸面となってい
る。したがって、このような表面状態のシリコン島２′
のテーパ部の上に成長させたゲート酸化膜３も、テーノ
４部と同様に凹凸状態になっている。したがって、この
チー１部におけるゲート酸化膜３にも電界集中による静
電破参が起こり易く、これによって正常なデバイス動作
が不可能になることがある。
リコンが存在しなくなるがらである。このような形状の
ゲート酸化膜３を持ったＭＯ８型半導体装置においては
、上記ゲート酸化膜３の薄い部分で静電破壊が起こり易
く、耐圧が低くなる。また、サファイア基板１上に成長
させた１００面のシリコン２を異方性エツチング軟でエ
ツチングして台形のシリコン島２′を形成した場合、そ
のテーノｆｆｆＢは１１１面になる。一般に、１１１面
は、他の面方位に比べて界ＩｉＪ′Ｉ県位密度県人密度
。このため、シリコン島２′のテーノ？部のシリコン・
ゲート酸化膜界面リーク電流が増大し、デバイスの消費
電力、スピードなどに悪影瞥、シをもたらすので、デバ
イス性能が低いものとなる。また、異方性エツチング液
を用いて形成されたシリコン島２′のテーパ部は、走介
準電子顕微釘・などで掴察すると、厳密には整った１１
１面となっておらず、多少＋７−ＩＬＱ凸面となってい
る。したがって、このような表面状態のシリコン島２′
のテーパ部の上に成長させたゲート酸化膜３も、テーノ
４部と同様に凹凸状態になっている。したがって、この
チー１部におけるゲート酸化膜３にも電界集中による静
電破参が起こり易く、これによって正常なデバイス動作
が不可能になることがある。
本発明は上記の事情に鑑みてなされたもので、単結晶絶
縁基板上の島状の単結晶半導体層の側面部におけるや綴
物の静電＠壊が起り難く、上記半導体層の界面リーク電
流が抑えられる高性能で高信頼性のＭ ０８型半導体装
置を実現し得る半導体装置の製造方法を提供するもので
ある。
縁基板上の島状の単結晶半導体層の側面部におけるや綴
物の静電＠壊が起り難く、上記半導体層の界面リーク電
流が抑えられる高性能で高信頼性のＭ ０８型半導体装
置を実現し得る半導体装置の製造方法を提供するもので
ある。
即ち、本発明の半導体装置の製造方法は、単結晶絶縁基
板上に単結晶半導体層を形、ｔ７！し、この半導体層の
一部にマスクとなる物質を堆積し、この物賢をマスクと
して前記半導体層の厚みの全部または一部を除去し、前
記半導体層のうち前記マスクの下から外へはみ出した部
分を非晶負半導体層に変換し、この非晶負半導体層を絶
繊物に変挟し、こののち前記マスクを除去して前記半導
体層上にＭＯａ型半導体デバイスを形成することを特徴
とするものである、 これによって、島状に残される半導体層の側面には絶縁
物が厚く形成されるので、この絶縁物の静電破壊が起り
婦い。また、上記島状の半導体層の側面は、絶縁物によ
り全て笹われているため、界面準位密度の大舞い１１１
面とはならないので、界面リーク電流が抑えられる。し
たがって、高性能で高信頼性のＭＯ８型半導体装置の実
現が可能になる。
板上に単結晶半導体層を形、ｔ７！し、この半導体層の
一部にマスクとなる物質を堆積し、この物賢をマスクと
して前記半導体層の厚みの全部または一部を除去し、前
記半導体層のうち前記マスクの下から外へはみ出した部
分を非晶負半導体層に変換し、この非晶負半導体層を絶
繊物に変挟し、こののち前記マスクを除去して前記半導
体層上にＭＯａ型半導体デバイスを形成することを特徴
とするものである、 これによって、島状に残される半導体層の側面には絶縁
物が厚く形成されるので、この絶縁物の静電破壊が起り
婦い。また、上記島状の半導体層の側面は、絶縁物によ
り全て笹われているため、界面準位密度の大舞い１１１
面とはならないので、界面リーク電流が抑えられる。し
たがって、高性能で高信頼性のＭＯ８型半導体装置の実
現が可能になる。
以下、図面を参照して本発明の一実施例としてＳＯＳ基
板上にＭＯＢ型半導体装四を製造する方法を詳細に説明
する。
板上にＭＯＢ型半導体装四を製造する方法を詳細に説明
する。
先ず、第４図（ａ）に示すように、サファイア基板１上
に＠接に単結晶シリコン膜２を０６μｍ程変ｂシ長りせ
、その上ＶＣＣＶＤ７ハにより８＋０２１ｉ史を略６０
０Ａ堆檀させ、トランジスタ領域となるべき部分にＣＶ
Ｄ−８１０，級７を残すべく写真蝕刻法によりＣＶ Ｄ
−８４０□膜を・９ターニングする。そして、第４図
（ｂ）に示すように、ＣＶＤ −８ｉｏ、膜７をエツチ
ングマスクとしてフィールド領域のシリコン膜を、異方
性エツチング液（たとえばＫＯＨ，ＮａＯＨ液）を用い
てシリコン・サファイア界面までエツチングする。
に＠接に単結晶シリコン膜２を０６μｍ程変ｂシ長りせ
、その上ＶＣＣＶＤ７ハにより８＋０２１ｉ史を略６０
０Ａ堆檀させ、トランジスタ領域となるべき部分にＣＶ
Ｄ−８１０，級７を残すべく写真蝕刻法によりＣＶ Ｄ
−８４０□膜を・９ターニングする。そして、第４図
（ｂ）に示すように、ＣＶＤ −８ｉｏ、膜７をエツチ
ングマスクとしてフィールド領域のシリコン膜を、異方
性エツチング液（たとえばＫＯＨ，ＮａＯＨ液）を用い
てシリコン・サファイア界面までエツチングする。
このようにシリコン２を選択的にエツチングして得られ
る島状シリコン（シリコン膜）２′は、異方性エツチン
グにより形成されたことによって台形となる。次に、第
４図（Ｃ）に示すように、ＣＶＤ−８ｉｎ、膜７をマス
クとして、前記台形のシリコン膜２′のチー／２部分の
結晶性を破壊するためのイオン注入を行なう。この場合
、注入イオンは、たとえはシリコンイオン、酸素イオン
、炭素イオンなどであり、イオン注入はマスク（ＣＶＤ
−８ｉｏ、 Ｉ逆７）に対して垂曲方向から行ねい、
チー／４部分の全領域をアモルファス化するために２回
のイオン注入を行なう。たとえば第１回目のイオン注入
は、加速電圧１１０に■、注入ドーズ２Ｘ１０／（ｍ
の歪性でシリコンイオンを注入し、第２回目のイオン注
入は、加Ｅｊ’ｔｔ圧２８０ Ｋ Ｖ、 注入Ｆ Ｘ
５ Ｘ Ｉ Ｑ１１１／６２の条件でシリコンイオン
の注入を行なう。このような２回のイオン注入により、
シリコン膜２′のうちＣＶＤ−８４０，８ｍ７によって
マスクされた部分の外へはみ出したチーツク部分は結晶
性が乱れたアモルファスシリコン８となるが、上記マス
クされた部分はイオンが達しないので単結晶シリコンの
ままである。次に、上記チーツク部で２０分の酸化を行
なう。このとき、アモルファスシリコン８は単結晶シリ
コンに比べてシリコン中へ酵素原子が拡散し易く、換言
すれは酸化速度が非常に速く、短し間で酸化されてしま
う。したがって、シリコン膜２１におけるチー１部分の
アモルファスシリコン８はたちまち酸化されてしまうが
、さらにその内側の単結晶シリコンは酸化速度が遅いの
で酸化が非常に進行し難い。その結果、テーパ部のアモ
ルファスシリコン８だけが酸化されて第４図（ｄ）に示
すように二酸化シリコン９となり、その内側の単結晶シ
リコンは殆んど酸化されず、横方向の酸化が殆んど々い
。次に、ＣＶ Ｄ −Ｓ ＋ ０２％ ７をエツチング
により除去する。そして、このようにして得られたＳＯ
８基板に通電のＭ ＯＳ型半導体製造装置の製造方法に
より以下の述べるように半導体デバイスを製造する。即
ち、第４図（ｅ）に示すようにゲート酸化を行なってシ
リコン膜２′の上面にもテーパ部の二酸化シリコン９に
連続する二酸化シリコンを形成する。次に、第４図（ｆ
）に示すように、二酸化シリコン９上にゲート電極（多
結晶シリコン）４を形成する。そして、第４図（ｇ）に
示すようにシリコン膜２／にドレイン仙城２．およびソ
ース領域２．を形成するため、これらの領域上の二酸化
シリコンを除去してゲート、酸化膜９′を残し、次にイ
オン（たとえは砒素イオン、Ａｓ）を注入する。そして
、第４ ＋＊＋（ｈ）に示すように、パッシベーション
＃＆１． （保峻側）としてたとえばＰＥＧ膜５を堆積
し、コンタクトホールを形成し、さらにその上にアルミ
ニウム電極６を形成する。
る島状シリコン（シリコン膜）２′は、異方性エツチン
グにより形成されたことによって台形となる。次に、第
４図（Ｃ）に示すように、ＣＶＤ−８ｉｎ、膜７をマス
クとして、前記台形のシリコン膜２′のチー／２部分の
結晶性を破壊するためのイオン注入を行なう。この場合
、注入イオンは、たとえはシリコンイオン、酸素イオン
、炭素イオンなどであり、イオン注入はマスク（ＣＶＤ
−８ｉｏ、 Ｉ逆７）に対して垂曲方向から行ねい、
チー／４部分の全領域をアモルファス化するために２回
のイオン注入を行なう。たとえば第１回目のイオン注入
は、加速電圧１１０に■、注入ドーズ２Ｘ１０／（ｍ
の歪性でシリコンイオンを注入し、第２回目のイオン注
入は、加Ｅｊ’ｔｔ圧２８０ Ｋ Ｖ、 注入Ｆ Ｘ
５ Ｘ Ｉ Ｑ１１１／６２の条件でシリコンイオン
の注入を行なう。このような２回のイオン注入により、
シリコン膜２′のうちＣＶＤ−８４０，８ｍ７によって
マスクされた部分の外へはみ出したチーツク部分は結晶
性が乱れたアモルファスシリコン８となるが、上記マス
クされた部分はイオンが達しないので単結晶シリコンの
ままである。次に、上記チーツク部で２０分の酸化を行
なう。このとき、アモルファスシリコン８は単結晶シリ
コンに比べてシリコン中へ酵素原子が拡散し易く、換言
すれは酸化速度が非常に速く、短し間で酸化されてしま
う。したがって、シリコン膜２１におけるチー１部分の
アモルファスシリコン８はたちまち酸化されてしまうが
、さらにその内側の単結晶シリコンは酸化速度が遅いの
で酸化が非常に進行し難い。その結果、テーパ部のアモ
ルファスシリコン８だけが酸化されて第４図（ｄ）に示
すように二酸化シリコン９となり、その内側の単結晶シ
リコンは殆んど酸化されず、横方向の酸化が殆んど々い
。次に、ＣＶ Ｄ −Ｓ ＋ ０２％ ７をエツチング
により除去する。そして、このようにして得られたＳＯ
８基板に通電のＭ ＯＳ型半導体製造装置の製造方法に
より以下の述べるように半導体デバイスを製造する。即
ち、第４図（ｅ）に示すようにゲート酸化を行なってシ
リコン膜２′の上面にもテーパ部の二酸化シリコン９に
連続する二酸化シリコンを形成する。次に、第４図（ｆ
）に示すように、二酸化シリコン９上にゲート電極（多
結晶シリコン）４を形成する。そして、第４図（ｇ）に
示すようにシリコン膜２／にドレイン仙城２．およびソ
ース領域２．を形成するため、これらの領域上の二酸化
シリコンを除去してゲート、酸化膜９′を残し、次にイ
オン（たとえは砒素イオン、Ａｓ）を注入する。そして
、第４ ＋＊＋（ｈ）に示すように、パッシベーション
＃＆１． （保峻側）としてたとえばＰＥＧ膜５を堆積
し、コンタクトホールを形成し、さらにその上にアルミ
ニウム電極６を形成する。
上述したようにして製造された半導体装置の断面は、第
５図に示Ｔ（これは第４図（ｈ）のＢ−Ｂ′糾に沿って
矢印方向に見た状態である）ようになり、シリコンに、
２１のテーパ部（特にその歩部）におけるゲート電極
４下のゲート酸化膜９′（二酸化シリコン９）の膜厚が
第３図に示した従来例のゲート酸化膜３に比べて厚くな
っている。
５図に示Ｔ（これは第４図（ｈ）のＢ−Ｂ′糾に沿って
矢印方向に見た状態である）ようになり、シリコンに、
２１のテーパ部（特にその歩部）におけるゲート電極
４下のゲート酸化膜９′（二酸化シリコン９）の膜厚が
第３図に示した従来例のゲート酸化膜３に比べて厚くな
っている。
したがって、上記チーｄ’ ＩＢ分において二酸化シリ
コン９の叶市破壊が起こり難く、半導体装いの信頼性が
高くなる。また、シリコン島２′のテーパ部は二酸化シ
リコン９の欣で全て愕われてし）るので、シリコン島２
／のテーノ母音すのシリコンは界面準位密度の大きい１
１１面とはならない。
コン９の叶市破壊が起こり難く、半導体装いの信頼性が
高くなる。また、シリコン島２′のテーパ部は二酸化シ
リコン９の欣で全て愕われてし）るので、シリコン島２
／のテーノ母音すのシリコンは界面準位密度の大きい１
１１面とはならない。
したがって、テーノｆ界面リーク電流が抑えら力、半導
体装置の性能が向上する。さらに、シリコン島２′のテ
ーノ４部をアモルファス化するときのイオン注入ハ、Ｃ
Ｖ Ｄ −Ｓ ｔｏ、ｒｐＡ７によるマスクに対して垂
面方向から行なわれるので、その後のアモルファスシリ
コン８を二酸化シＩＪコン９にするときの酸化において
横方向の酸イヒカ；進まない（従来の選択酸化法におけ
る横方向酸化に比べて非常に少ない）。したがって、こ
のこと１−１今後の微細化デバイスの素子分離技術に対
して非常に有効になる。
体装置の性能が向上する。さらに、シリコン島２′のテ
ーノ４部をアモルファス化するときのイオン注入ハ、Ｃ
Ｖ Ｄ −Ｓ ｔｏ、ｒｐＡ７によるマスクに対して垂
面方向から行なわれるので、その後のアモルファスシリ
コン８を二酸化シＩＪコン９にするときの酸化において
横方向の酸イヒカ；進まない（従来の選択酸化法におけ
る横方向酸化に比べて非常に少ない）。したがって、こ
のこと１−１今後の微細化デバイスの素子分離技術に対
して非常に有効になる。
なお、上記実施例では、トランジスタ領域以外の部分（
フィールド領域）のシリコンを完全にエツチング除去し
たが、この方法に幽らず、フィールド軸域を二酸化シリ
コンで埋める、シ１わゆる選択酸化法を用いてもよい。
フィールド領域）のシリコンを完全にエツチング除去し
たが、この方法に幽らず、フィールド軸域を二酸化シリ
コンで埋める、シ１わゆる選択酸化法を用いてもよい。
即ち、第６図（ａ）に示すようにサファイア基板１上に
成長させた単結晶シリコン２上に、二酸化シリコン７の
膜およびその上の窒化シリコン膜１０を形成したのちパ
ターニングし、異方性エツチング液で単結晶シリコン２
の膜厚の半分程度をエツチングする。そして、上記仝化
シリコン膜１０をマスクとしてたとえはシリコンイオン
Ｓのη１，１回目のイオン注入を加速重圧１１０ＫＶ、
注入ドーズ２×” ０”／ａｍ、”の条件で行なし・、
さらにシリコンイオンの第２回目のイオン注入を力ＩＩ
ｉ”１市田２８０ＫＶ’、注入ドーズ５ ｘ １ ｏ
’シン−の条件で行なう。これによって、単結晶シ１ノ
コン２のフィールド部分はアモルファスン１）コン８に
なる。次に、１０００℃、酸素雰囲気中で２０分酸化を
行ない、上記アモルファスシリコン８を第６図（ｆ）に
示すように二酸化シ１ノコン９にし、さらに９化シリコ
ン膜１０およびその下の二ｌ！Ｐ′７化シリコン７の膜
を除去する。これによって、サファイア基板１上に島状
の巣結品シ１ノコン２′が形成されたことになり、この
ＳＯ８基板上に通常のＭＯ８型半導体装置の製造方法に
よｉＪ第６図（Ｃ）に示すようなＭＯ８Ｏ８型半導体デ
ィスを形成する。ここで、２．はドレイン領域、２２は
ソース領域、４はゲート電析、５シまＰＳＧ験、６はア
ルミニウム電ｇ、９’はゲート酸化膜る。
成長させた単結晶シリコン２上に、二酸化シリコン７の
膜およびその上の窒化シリコン膜１０を形成したのちパ
ターニングし、異方性エツチング液で単結晶シリコン２
の膜厚の半分程度をエツチングする。そして、上記仝化
シリコン膜１０をマスクとしてたとえはシリコンイオン
Ｓのη１，１回目のイオン注入を加速重圧１１０ＫＶ、
注入ドーズ２×” ０”／ａｍ、”の条件で行なし・、
さらにシリコンイオンの第２回目のイオン注入を力ＩＩ
ｉ”１市田２８０ＫＶ’、注入ドーズ５ ｘ １ ｏ
’シン−の条件で行なう。これによって、単結晶シ１ノ
コン２のフィールド部分はアモルファスン１）コン８に
なる。次に、１０００℃、酸素雰囲気中で２０分酸化を
行ない、上記アモルファスシリコン８を第６図（ｆ）に
示すように二酸化シ１ノコン９にし、さらに９化シリコ
ン膜１０およびその下の二ｌ！Ｐ′７化シリコン７の膜
を除去する。これによって、サファイア基板１上に島状
の巣結品シ１ノコン２′が形成されたことになり、この
ＳＯ８基板上に通常のＭＯ８型半導体装置の製造方法に
よｉＪ第６図（Ｃ）に示すようなＭＯ８Ｏ８型半導体デ
ィスを形成する。ここで、２．はドレイン領域、２２は
ソース領域、４はゲート電析、５シまＰＳＧ験、６はア
ルミニウム電ｇ、９’はゲート酸化膜る。
上記方法により製造された半導体装置におし＼ても、シ
リコン島２／の側面の二酸化シ１ノコン９がＩ’？いの
で、この二酸化シリコン９の靜隼破壊が起り難いなど、
前述の実施例におけると同相′の効果が得られる。
リコン島２／の側面の二酸化シ１ノコン９がＩ’？いの
で、この二酸化シリコン９の靜隼破壊が起り難いなど、
前述の実施例におけると同相′の効果が得られる。
なお、本発明は上記実施例に限られ、るものではなく、
単結晶絶縁基板としてスピネルなどを用いてもよく、単
結晶半導体層としてガ１ノウム砒素などを成長させても
よｌ／Ｘ０ 〔発明の効果〕 上述したように本発明の半導体装い“の木“Ｚ進方法に
よれは、単結晶絶縁基板上の島状の単結晶半導体層の側
面部における絶縁物の静電破峻力（起り難く、上記半導
体層の界面リー′り軍′流カー相Ｊえられる高性能で高
信頼性のＭＯ８型半導体装置を実現できる２、また、上
記島状の単結Ｍ１半導体層の側面部における絶縁物を形
成するト）に、単結晶半導体層を非晶類半導体層にｆ
４”したのちＰ縁巻に変換するので、島状の単結晶ｉ−
，＜＊層の内部における横方向の酸化カー非常に少なく
、半導体デバイスの微細化上有利である。
単結晶絶縁基板としてスピネルなどを用いてもよく、単
結晶半導体層としてガ１ノウム砒素などを成長させても
よｌ／Ｘ０ 〔発明の効果〕 上述したように本発明の半導体装い“の木“Ｚ進方法に
よれは、単結晶絶縁基板上の島状の単結晶半導体層の側
面部における絶縁物の静電破峻力（起り難く、上記半導
体層の界面リー′り軍′流カー相Ｊえられる高性能で高
信頼性のＭＯ８型半導体装置を実現できる２、また、上
記島状の単結Ｍ１半導体層の側面部における絶縁物を形
成するト）に、単結晶半導体層を非晶類半導体層にｆ
４”したのちＰ縁巻に変換するので、島状の単結晶ｉ−
，＜＊層の内部における横方向の酸化カー非常に少なく
、半導体デバイスの微細化上有利である。
第１図（ａ）乃至第１図（ｃ）は従来の半導体装１１゛
の製造方法の主要工程を説明するために示す装置の断面
図、第２図は第１図（Ｃ）の装置な上面から見た平面図
、第３図は第２り１のＡ −Ａ／線に活って矢印方向に
見た断面図、第４図（ａ）乃至第４図（ｈ）は本発明に
係る半導体装置の製造方法の一実施例の主要工程を説明
するために示す装置の断面図、第５図は第４図（ｈ）の
Ｂ−Ｂ／線に泊って矢印方向に見た断面図、第６図（ａ
）乃至８ｇ６図（Ｃ）は本発明方法の他の実施例の王非
工程を説明するために示す装置の断面図である。 １・・・サファイア基板、２・・・単結晶シリコン、２
′・・・シリコン島、７・・・８ ｉ ０． ｇ、８・
・・アモルファスシリコン、９・・・二酸化シリコン、
９′・・・ゲート 酸化蛙つ！。
の製造方法の主要工程を説明するために示す装置の断面
図、第２図は第１図（Ｃ）の装置な上面から見た平面図
、第３図は第２り１のＡ −Ａ／線に活って矢印方向に
見た断面図、第４図（ａ）乃至第４図（ｈ）は本発明に
係る半導体装置の製造方法の一実施例の主要工程を説明
するために示す装置の断面図、第５図は第４図（ｈ）の
Ｂ−Ｂ／線に泊って矢印方向に見た断面図、第６図（ａ
）乃至８ｇ６図（Ｃ）は本発明方法の他の実施例の王非
工程を説明するために示す装置の断面図である。 １・・・サファイア基板、２・・・単結晶シリコン、２
′・・・シリコン島、７・・・８ ｉ ０． ｇ、８・
・・アモルファスシリコン、９・・・二酸化シリコン、
９′・・・ゲート 酸化蛙つ！。
Claims (4)
- （１）単結晶絶縁基板上に単結晶半導体層を形成する工
程と、上記単結晶半導体層の一部にマスクとなる物質を
堆積する工程と、前記物負なマスクとして前記単結晶半
導体層の厚みの全部または一部を除去する工程と、この
のち前記単結晶半導体〜のうち前記マスクの下から外へ
はみ出した部分を非品質半導体層に変換する工程と、上
記非晶實半纒体ｊ幅を絶縁物に変換する工程と、このの
ち前記マスクを除去し前記半導体層上に半導体デバイス
を形成する工程とを具備することを特徴とする半導体装
Ｗの製造方法。 - （２） 前記単結晶？！縁基板はサファイア基板であ
り、この基板上に単結晶シリコンをエピタキシャル成長
させることによって前記単結晶半導体層を形成すること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）前記非品質半導体層に変換する工程は、前記物質
をマスクとして非品質半導体層を形成する元素のイオン
注入によって行なうことを特徴とする前記特許請求の範
囲第１項記載の半導体装置の製造方法。 - （４）前記単結晶給線基板はサファイア基板であり、前
記単結晶半導体層は単結晶シリコンであり、この単結晶
シリコンのうち前記マスクイオン注入によってアモルフ
ァスシリコンにすることを特徴とする前記特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1638683A JPS59150469A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1638683A JPS59150469A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150469A true JPS59150469A (ja) | 1984-08-28 |
Family
ID=11914824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1638683A Pending JPS59150469A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150469A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314698A (ja) * | 1993-03-05 | 1994-11-08 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその作製方法 |
| JPH07176752A (ja) * | 1993-12-17 | 1995-07-14 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその作製方法 |
| JPH07176753A (ja) * | 1993-12-17 | 1995-07-14 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその作製方法 |
| US7851277B2 (en) | 2006-12-05 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7968884B2 (en) | 2006-12-05 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8067772B2 (en) | 2006-12-05 | 2011-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8581260B2 (en) | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
-
1983
- 1983-02-03 JP JP1638683A patent/JPS59150469A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314698A (ja) * | 1993-03-05 | 1994-11-08 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその作製方法 |
| JPH07176752A (ja) * | 1993-12-17 | 1995-07-14 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその作製方法 |
| JPH07176753A (ja) * | 1993-12-17 | 1995-07-14 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその作製方法 |
| US7851277B2 (en) | 2006-12-05 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7968884B2 (en) | 2006-12-05 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8067772B2 (en) | 2006-12-05 | 2011-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8283669B2 (en) | 2006-12-05 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US8834989B2 (en) | 2006-12-05 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8581260B2 (en) | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
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