CN101131927A - 增强等离子体蚀刻性能的方法 - Google Patents

增强等离子体蚀刻性能的方法 Download PDF

Info

Publication number
CN101131927A
CN101131927A CNA2007101417360A CN200710141736A CN101131927A CN 101131927 A CN101131927 A CN 101131927A CN A2007101417360 A CNA2007101417360 A CN A2007101417360A CN 200710141736 A CN200710141736 A CN 200710141736A CN 101131927 A CN101131927 A CN 101131927A
Authority
CN
China
Prior art keywords
etching
gas
feature
mask
protective finish
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101417360A
Other languages
English (en)
Inventor
B·纪
E·A·埃德尔伯格
T·亚纳加瓦
Z·黄
L·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/508,725 external-priority patent/US7977390B2/en
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN101131927A publication Critical patent/CN101131927A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

增强等离子体蚀刻性能的方法。本发明提供了一种在介电层中蚀刻特征的方法。在介电层上形成一掩模，在该掩模的暴露的表面形成一含硅的保护涂层。通过所述掩模和含硅保护涂层蚀刻出所述特征。含硅保护涂层形成前，可以局部地蚀刻所述特征。

Description

增强等离子体蚀刻性能的方法
技术领域
本发明涉及一种通过使用等离子体对由蚀刻掩模限定的结构进行完全地蚀刻从而获得半导体晶片上的结构的方法。
背景技术
在半导体等离子体蚀刻的应用中，通常使用等离子体蚀刻器将光致抗蚀剂掩模图形转变成硅晶片上的所需薄膜和/或叠层膜(导体或介电绝缘体)上的电路和线路图形。这是通过蚀刻去掉掩模图案开口区域光致抗蚀剂材料下面的薄膜(及叠层膜)实现的。激发真空壳体(也称作反应室)内包含的反应混合物产生放电，由此生成的化学活性物质和带电粒子(离子)引起蚀刻反应。另外，这些离子也通过在气体混合物与晶片材料间生成的电场朝向晶片材料被加速，沿着离子轨道的方向以所谓的各向异性蚀刻的方式定向除去蚀刻材料。蚀刻完成时，通过剥离除去掩模材料，原处复制了先前设计好的掩模图形的平面图形。蚀刻的过程中，图形转移的代价是，掩模材料通常会遭受侵蚀和/或损伤。结果，一些损伤和侵蚀也可能转移到下面的层，产生不希望出现的图形的畸变，例如条纹(striation)，CD变大等。
因此，蚀刻方法的目的包括减少光致抗蚀剂掩模的侵蚀以便增强光致抗蚀剂掩图形转移的精确度。
介电蚀刻中，深宽比(AR)的含义是特征(feature)深度(d)与宽度(w1)之间的比，如图9所示，其中在氮化硅阻挡层910上面是介电层908，介电层908上面是光致抗蚀剂掩模904。介电层908已经蚀刻形成特征916，其具有弓形的侧壁。在AR大于10的高深宽比(HAR)介电蚀刻中，有许多有挑战性的要求必须满足：
介电层和掩模层间的高蚀刻选择性；
垂直直特征轮廓(profile)；
临界尺寸(CD)的控制。
整个蚀刻过程中都需要较高的蚀刻选择性来保护掩模图形，并防止蚀刻轮廓出现不希望看到的无规则的偏差(条纹)。要保持器件成品，垂直直特征轮廓是必须的。有几种机制会引起垂直直轮廓的偏差：弓形，指特征的中上部分变宽(图9中w2＞w1)；颈缩(necking)，指靠近特征的顶部变窄(图10中w4＜w1)；锥化，指朝特征的底部变窄(w2＞w3)；扭曲，指特征底部的位置与取向的任意偏差或底部形状的畸变，其引起了与底部有源器件的不重合。弓形深度dB指产生弓形处的深度，其如图所示。由于特征尺寸不断缩小，CD控制越来越重要。通常，在HAR蚀刻中，必须使CD比掩模所限定的值减小或缩小。
图10是采用常规的技术形成特征1016执行的另一蚀刻的示意图。这个实例中，在形成特征宽度w2的弓形前，形成特征宽度w4的颈缩。
现有技术中，已经进行了大量的努力来解决这些问题。最具有挑战的一个问题是弓形保护，即消除垂直轮廓的弓形。常规采用的方法是，在等离子体蚀刻中，使用聚合的碳氟化学反应钝化特征侧壁。然而这种方法受限于各种复杂的具有竞争性的化学反应，在弓形保护与蚀刻停止之间必须做出折衷。当深宽比进一步增大时，这一常规的方法对弓形保护就不够了。蚀刻时侧壁钝化(沉积)的变化也已研究过，例如，在一个蚀刻步骤中提供钝化添加剂可增加等离子体蚀刻时的聚合反应的倾向，从而导致增强侧壁钝化与弓形保护。然而，蚀刻化学变得更加复杂，结果是更易受到诸如蚀刻停止的折衷的限制。
发明内容
为了实现以上所述并根据本发明的目的，提供了一种在介电层中蚀刻特征的方法。在介电层上形成一掩模。在该掩模的暴露的表面形成一含硅的保护涂层。通过所述掩模和含硅保护涂层蚀刻出所述特征。
据本发明的另一方面，提供一种在介电层中蚀刻出特征的方法。在介电层上形成一掩模。在该介电层中局部地蚀刻出特征。在局部地蚀刻的特征的侧壁上形成一含硅的保护涂层。完全蚀刻所述特征。
在本发明的另一方面，提供一种用于被布置在掩模下的介电层中形成特征的设备。一等离子体处理室，其包含构成一等离子体处理室壳体的一室壁、所述等离子体处理室壳体内的用于支撑衬底的一衬底支撑物、用于调节所述等离子体处理室壳体内的压力的一压力调节器、至少一个向所述等离子体处理室壳体提供功率来维持等离子体的电极、向所述等离子体处理室壳体输入气体的一气体入口，对所述等离子体处理室壳体进行排气的一气体出口。一气源与所述气体入口形成流体连接，所述气源包括一含硅沉积气源和一蚀刻气源。一控制器可控制地连接到所述气源和所述的至少一个电极，该控制器包含至少一个处理器和计算机可读介质。所述计算机可读介质包括用于在所述掩模的暴露的表面形成含硅涂层的计算机可读代码，其中包括：用于从所述含硅气源提供含硅沉积气体的计算机可读代码、用于将所述含硅沉积气体形成等离子体的计算机可读代码、用于由所述等离子体将含硅层沉积在掩模的暴露表面的计算机可读代码、用于终止从所述含硅气源供应含硅沉积气体的计算机可读代码。所述计算机可读介质还包括用于通过掩模和含硅保护层蚀刻特征的计算机可读代码，其中包括：用于从所述蚀刻气源提供蚀刻气体的计算机可读代码、用于将所述蚀刻气体形成用于在介电层中蚀刻特征的等离子体的计算机可读代码、以及用于终止从所述蚀刻气源供应蚀刻气体的计算机可读代码。
下面，在本发明的详述部分同时结合后面的附图，详细描述本发明的上述以及其它特点。
附图说明
附图用于举例说明本发明，而不是限制本发明，其中相同的附图标记表示相同的部件。其中：
图1是一发明的蚀刻工艺的流程图；
图2A-F是使用本发明的工艺形成一特征的示意图；
图3是实现本发明时可以使用的一***的示意图；
图4A-B实现本发明时可以使用的一计算机***的示意图；
图5是本发明另一实施例的流程图；
图6A-D是使用本发明的工艺形成一特征的示意图；
图7是本发明另一实施例的更具体的流程图；
图8A-D是使用本发明的工艺形成一特征的示意图；
图9是现有技术中使用会产生弓形的工艺蚀刻的一特征的剖面示意图；
图10是现有技术中使用会产生弓形的工艺蚀刻的另一特征的剖面示意图；
图11是使用本发明的一实施例蚀刻的一特征的剖面示意图。
具体实施方式
下面结合几个优选的实施方式以及相应的附图来详细描述本发明。下面的说明中，描述了一些具体的细节，从而使本发明能得到透彻的理解。显然，对本领域的技术人员来说，即使没有部分或全部的这些具体的细节，仍然可以实现本发明。另外，为了不给本发明带来不必要的混乱，熟知的工艺步骤和/或结构不进行详细的描述。
本发明提供一种蚀刻方法，其包含一非蚀刻步骤，其中沉积一含硅层以便能够改善掩模对介电层的蚀刻选择性和/或减少弓形以便提供更加垂直的轮廓。更优选的是，本发明提供高蚀刻选择性以便允许在介电层中蚀刻出具有特征深度与特征宽度的比值大于10∶1的高深宽比(HAR)的特征，以及特征的垂直直轮廓(侧壁)与临界尺寸(CD)的控制。优选的是，垂直的侧壁是指从底部到顶部与特征的底部形成88°到90°的角度的侧壁。
更高的选择性能保护掩模，从而能够使用更薄的掩模图案来改善分辨率并防止在蚀刻轮廓中出现的不希望的无规则的偏差(条纹)。
本发明的蚀刻工艺可以通过多个实施例来实现。为了便于理解，图1是本发明的一些实施例中可以使用的高级别流程图。在要蚀刻的层上提供一掩模(步骤104)。图2A中示出掩模204，其已形成在要蚀刻的介电层208上，该介电层208位于氮化硅阻挡层210上，该阻挡层210位于衬底上。衬底放置于处理室内(步骤106)。
图3是本发明优选实施例中能够使用的处理室300的示意图。本实施例中，等离子体处理室300包括：限制环302、一上电极304、一底电极308、一气源310、以及一排气泵320。气源310包括：一沉积气源312、一蚀刻剂气源314、以及一附加气源316。在等离子体处理室300内，衬底晶片308放置在底电极308上。底电极308具有用于容纳衬底晶片380的一合适的衬底夹紧装置(例如，静电、机械夹具，或其类似物)。该反应室顶部328包括与底电极308接近于相对放置的上电极304。上电极304、底电极308、以及限制环302限定出被约束的等离子体体积区域340。气体由气源310通过一气体入口343供应到约束的等离子体体积区域，并且通过限制环302以及排气泵320的排气口从约束的等离子体体积区域排出。排气泵320构成为等离子体处理室的一气体出口。第一RF源344与上电极304电连接。第二RF源348与底电极308电连接。室壁352限定出一等离子体壳体，以便限制环302、上电极304、底电极308被放置于它里面。第一RF源344与第二RF源348都可以包含一个60MHz的功率源、一个27MHz的功率源、以及一个2MHz的功率源。可以采用不同的方法将RF功率连接到电极。本发明的一个优选实施例可以使用加利福尼亚的佛雷蒙特的LAM研究公司TM(LAM Research CorporationTM of Fremont，California)制造的一300mmFlex45前端介电蚀刻机。一控制器335可控制地连接到第一RF源344、第二RF源348、排气泵320、连接到沉积气源312的第一控制阀337、连接到蚀刻剂气源314的第二控制阀339、以及连接到附加气源316的第三控制阀341。气体入口343从气源312、314、316向等离子体处理壳体内提供气体。可以将一喷淋头(showerhead)连接到气体入口343。气体入口343可以有各种可能：各个气源有单个入口，或者每一个气源有一个不同入口，或者每一个气源都有许多入口，或者其它可能的组合。
图4A和4B是一个计算机***400，它适合于用作控制器335。图4A是可以用作控制器335的一计算机***的一种可能的物理形态。当然，计算机***可以具有许多物理形态，其包括的范围从集成电路，印刷电路板，以及小型手持设备，直到巨型计算机。计算机***400包括一监视器402、一显示器404、一箱体406、一盘驱动408、一键盘410、以及一鼠标412。盘414是一种计算机可读介质，用于对计算机***400输入和输出数据。
图4B是计算机***400的一个实例的方框图。各种不同的子***连接到***总线420，处理器422(也称作中央处理单元，或CPU)连接到存储设备，其包括存储器424。存储器424包括随机存取存储器(RAM)和只读存储器(ROM)。本领域的人员熟知，ROM用于单向地将数据和指令传给CPU，RAM通常用于双向传送数据和指令。这两种存储器都可以含有下面要描述的任何合适的计算机可读介质。一固定盘426也双向地连接到CPU422；它提供额外的数据存储功能，也可以含有下面要描述的任何合适的计算机可读介质。固定盘426可以用于存储程序、数据以及类似物，它通常是一个次级存储介质(例如硬盘)，比主存慢。可以理解，在固定盘426内保存的信息，在适当的情形下，可以以标准的方式作为虚拟存储器合并到存储器424中。可移动盘414也可以采取下面要描述计算机可读介质的任何形式。
CPU 422也连接到各种输入/输出设备，例如，显示器404、键盘410、鼠标412、以及扬声器430。通常，输入/输出设备可以具有任何形式：视频显示屏、跟踪球、鼠标、键盘、麦克风、触摸屏、变换器卡片读出器、磁带或纸带读出器、图形输入板、探针、声音或手写识别器、生物测量读出器、或者其它的计算机。可以选择将CPU 422通过网络接口440连接到其它的计算机或者电信网络。使用这种网络接口，可以考虑，在进行上面描述的方法步骤时，CPU既可以从网络接收信息，也可以向网络输出信息。另外，本发明的方法实施例的实现可以只用CPU 422或者可以通过例如因特网的网络与分担部分处理工艺的远程CPU相结合。
另外，本发明的实施例进一步涉及具有其上含有执行各种计算机实施的操作的代码的计算机可读介质的计算机存储产品。所述介质和计算机代码可以是为了实现本发明的目的而专门设计并实现的，它们也可以是计算机软件领域的技术人员熟知并可以获得的。计算机可读介质的例子包括，但不限于：磁介质，例如硬盘、软盘、以及盘；光介质，例如CD-ROM、全息设备；磁光介质，例如软式光盘(floptical disk)；以及专门被配置用来存储并执行程序代码的硬件设备，例如专用集成电路(ASIC)、可编程逻辑器件(PLD)以及ROM和RAM设备。计算机代码的例子包括例如由编译器产生的机器代码，以及包含可由使用译码器的计算机执行的较高级代码的文件。计算机可读介质也可以是由在载波中包含的计算机数据信号所传输的和表示可由处理器执行的指令序列的计算机代码。
如图2B所示，一含硅保护层212形成在所述掩模204上(步骤108)。优选的是，形成含硅保护层使用的是含有SiF4的硅前驱气体。并不局限于理论，人们相信SiF4既提供硅也提供氟，其中硅用于含硅保护层的沉积，氟提供硅层的一些轮廓成形，并阻止要蚀刻的特征的底部的蚀刻停止。优选的是，沉积是不对称的，因此，在掩模材料与特征侧壁上沉积的量比蚀刻的介电层特征的底部多。正如图2B所示，相对于特征底部的介电层表面，在掩模204上形成更厚的保护硅层212。优选的是，如图2B所示，氟除去特征底部的硅。本优选实施例中，沉积是采用化学气相沉积(CVD)工艺在蚀刻室中原位进行的，它也在掩模的侧壁沉积一层薄的保护层。优选的是，沉积采用某种离子能，使该沉积具有选择性。沉积完成时，停止沉积气体的流动。
其它的实施例中，可以改变处理条件以改变硅保护层的厚度与空间分布。例如，当蚀刻得更深的时候，为了保护蚀刻的特征避免由于后续的蚀刻引起的进一步的畸变或弓形，人们希望在蚀刻特征的侧壁上形成一更厚的涂层。改变处理条件可以实现这一点。由于沉积保护硅层和蚀刻是分别的步骤，可以在不影响蚀刻工艺的情况下优化沉积含硅保护层的处理条件。
含硅保护层的CVD沉积可以用到的沉积用化学物质的例子可以是，但不限于SiH4、Si(CH3)4、SiH(CH3)3、SiH2(CH3)2、SiH3(CH3)、Si(C2H5)4、SiF4、以及其它的有机硅化合物，例如Si(OC2H5)4。优选的是，这些化学物质中卤素与硅的比不大于4∶1。SiF4是最优选的前驱，这是因为它不易燃，并且在半导体制造工厂里容易获得/存在。为了从SiF4中释放硅以用于沉积，在沉积等离子体中加入氟净化剂，例如氢(H2)。对于SiF4沉积，需要有足量的氢H2。H2与SiF4流速的比在0.5-5之间，优选的范围是1.5到2.5。也可以加入例如CH4和/或CF4的含碳前驱来改变薄膜的组分。为了掩模与弓形保护，在掩模和特征侧壁上的沉积必须是共形的。同时，为了防止蚀刻停止，必须抑制或阻止特征底部的沉积。另外，沉积在整个晶片表面上必须是均匀的。
沉积的保护层是掩模上的一层含非晶硅层(或多晶硅)。F、C以及H组分的存在会改变硅保护层。F的存在会产生不同材料表面上的选择性活性，结果，沉积优先发生在某些表面而不是其他表面。例如，相对于蚀刻介电特征的底部，沉积更优先发生在掩模的表面与蚀刻特征的侧壁上。优先沉积在掩模的表面上导致产生掩模保护并改善蚀刻选择性。优先沉积在蚀刻特征的侧壁上会抑制横向蚀刻，因此减小蚀刻特征的弓形。
含硅保护层的沉积在蚀刻工艺中是一个独立的步骤，该蚀刻工艺包括对于不同材料的不同蚀刻应用中的沉积气体的不同组合，其中该沉积过程通过使用可能的多步气体转换序列在包括掩模特征的蚀刻特征的周围提供含硅保护涂层。要完成这一步骤，控制器335控制第一控制阀337，使含SiF4的沉积气体从沉积气体源312进入处理室300，同时使第二控制阀339阻止蚀刻气体从蚀刻剂气体源314进入处理室。控制器335也会控制由第一和第二RF源344、348供应的功率以及排气泵320。也可以用控制器来控制晶片区域的压力、背面He冷却压力、衬底上的偏压、以及各种温度。
接着，如图2C所示，通过掩模204蚀刻介电层208以形成特征216。蚀刻应用可以包括，但不限于介电元件蚀刻，介电接触蚀刻(高深宽比接触(HARC)或镶嵌)、导体沟槽蚀刻(浅的或深的)、自对准接触蚀刻、栅掩模开口蚀刻、接触蚀刻、通孔介电蚀刻、双镶嵌通孔蚀刻、双镶嵌沟槽蚀刻、导体栅蚀刻、导体深沟槽蚀刻、导体浅沟槽隔离蚀刻、以及硬掩模开口。优选的是，使用高离子能产生定向蚀刻。如图所示，蚀刻会除去部分含硅保护层212。一些表面上的保护层会完全被除去。本例中，形成掩模204上的侧壁的保护层都已除去。含硅保护层的其它部分可以仅仅局部地除去。本例中，掩模204的上表面上的含硅保护层212只有一部分已被除去。其它的实施例中，保护层的其它部分可以局部地蚀刻掉或完全蚀刻掉。要完成这个步骤，控制器335可以使第一控制阀337停止沉积气体从沉积气源312流入处理室300，同时，使第二阀门339让蚀刻气体从蚀刻剂气源314流入处理室。控制器335会改变第一和第二RF源344、348供应的功率以及改变排气泵320的设置来适应蚀刻的要求。也可以用控制器来改变晶片区域的压力、背面压力、以及各种温度来适应蚀刻工艺的要求。
所述特征至少局部地蚀刻后，需要决定是否更多地蚀刻(步骤116)。这可以通过一组方法或者测量来决定。如果需要更多地蚀刻，那么工艺循环返回到步骤108，如图2D所示，在其中在掩模上沉积另一硅保护层218。本例中，原保护层的剩余部分成为新的硅保护层218的一部分。这个步骤中，再一次地，控制器335打开第一控制阀337以供应沉积气体，以及关闭第二控制阀339以停止蚀刻气体的流入。控制器335也可以改变其它的参数来适应沉积的要求。
如图2E所示，通过掩模进一步蚀刻所述特征(步骤112)，从而提供更深的特征216。在这个步骤中，再一次地，控制器335关闭第一控制阀337以停止沉积气体，以及打开第二控制阀339让蚀刻气体流入。控制阀335也可以改变其它的参数来适应蚀刻的要求。
优选的是，交替进行沉积和蚀刻步骤的循环(cycle)/指令重复(loop)被重复超过一次。优选的是这一循环重复超过三次。优选的是这一循环重复至少五次。这一循环可以重复几十次。也可以重复这一循环100次。
其它的实施例中，在掩模上沉积硅保护层的步骤108之前可以加入一个蚀刻步骤。
优选的是，保护层的蚀刻与沉积在同一个室内进行，但也可以在不同的室进行。由于沉积和蚀刻在同一室内进行，沉积和蚀刻间的循环可以快速进行。
优选的是，掩模是一种有机材料，其中的有机材料可以被规定为光致抗蚀剂、聚合物或非晶碳。也可以使用无机材料作为掩模。介电蚀刻用的无机材料掩模的例子包括多晶硅掩模和金属氧化物掩模。有机材料掩模用的材料的例子包括，但不限于较新一代的光致抗蚀剂，例如，深DV光致抗蚀剂、193nm光致抗蚀剂、157nm光致抗蚀剂、EUV光致抗蚀剂、e-束光致抗蚀剂、X射线光致抗蚀剂，以及其它的非光刻掩模，例如非晶碳。较早一代的光致抗蚀剂聚合物材料被设计成包含不饱和C-C键，例如C-C双键和甚至C-C三键来提供所需要的高的耐蚀性，即，对蚀刻气体混合物的化学惰性。这些键很强，要破坏它们需要高的激活能，因此，在相对低的离子能量的条件下，较早一代的光致抗蚀剂对该蚀刻气体混合物显现出极低的蚀刻速率。包括193nm与157nm的较新一代的光致抗蚀剂不含有这些不饱和键，因为这些不饱和键在光刻的曝光波长时会吸收，导致很大程度上减小光致抗蚀剂耐蚀性。通过在蚀刻阶段在光致抗蚀剂上提供含硅保护涂层，光致抗蚀剂的耐蚀性得到很大改善，即使是在高的离子轰击能的情形下。本发明可以改善掩模的耐蚀性的高的离子轰击能可以是50-2000eV。更优选的是，离子轰击能可以是200-1500eV。更优选的是，离子轰击能是500-1000eV。
本实施例中，在蚀刻进程中，使用原位等离子体化学工艺来增强和/或修正掩模，以及蚀刻特征的垂直侧壁。本实施例中，在将晶片暴露于蚀刻等离子体一段预期的时间之前/之后一段短的时间内，启动等离子体体化学沉积工艺。用以下方式来选择沉积工艺：将一硅薄膜形成在掩模图案上来保护掩模避免后来的蚀刻侵蚀。这会改变掩模图形的表面组分，从而，掩模的性质如同伪硬掩模，具有硅硬掩模的有益的蚀刻特性。
单蚀刻沉积蚀刻循环
图5是本发明另一实施例的高级别流程图。本实施例中，一光致抗蚀剂掩模形成在要蚀刻的层上(步骤504)。图6A中显示光致抗蚀剂掩模604，其已形成于要蚀刻的介电层608上，该介电层608位于氮化硅阻挡层610上，该阻挡层610位于衬底上。衬底放入处理室内(步骤506)。该处理室可以是图3中的处理室300，也可以是其它的处理室。如图9所示，蚀刻特征到一弓形深度dB(步骤508)。弓形深度dB是所需特征/叠层膜的整个蚀刻工艺都完成后弓形形成处的深度。弯曲深度dB可以通过例如剖面扫描电子显微镜(SEM)确定。一个实施例中，发现弓形深度在0.2到0.5μm之间。然而，弯曲深度取决于叠层膜的类型、蚀刻深度、以及蚀刻时间，因此，弯曲深度随不同条件而改变。
如图6C所示，沉积含硅保护层618(步骤512)。优选实施例中，硅保护层618通过提供含SiF4的沉积气体形成。由沉积气体形成等离子体。由等离子体沉积含硅保护层618。如前面的实施例所讨论的那样，可以调整等离子体的参数，以便将硅选择性地沉积在掩模的上表面，在掩模上表面上形成最厚的层。等离子体可以以较少的选择性沉积在特征的侧壁上，在图案的侧壁上形成较薄的一层。等离子体以最少的选择性沉积在特征的底部。如上所述，可以相信，SiF4的使用和合适的等离子体参数的选取，能够在特征616的底部没有硅的沉积，其如图所述。然后，如图5D所示，完成特征的蚀刻(步骤516)。剥离掩模(步骤520)。
单蚀刻沉积循环
图7是本发明另一实施例的高级流程图。本实施例中，一掩模形成在要蚀刻的层上(步骤704)。图8A显示掩模804，其已形成于要蚀刻的介电层808上，该介电层808位于氮化硅阻挡层810上，该阻挡层810位于衬底上。衬底放置于处理室内(步骤706)。该处理室可以是图3中的处理室300，也可以是其它的处理室。如图8B所示，沉积含硅保护层818(步骤708)。如前面的实施例所讨论的那样，可以调整等离子体的参数，将硅选择性地沉积在掩模的上表面，在光致抗蚀剂上表面形成最厚的层。等离子体可以以较少的选择性沉积在掩模的侧壁上，在掩模的侧壁形成较薄的一层。等离子体以最少的选择性沉积在介电层的上表面。如上所述，可以相信，SiF4的使用和合适的等离子体参数的选取，能够在介电层808的上表面没有硅的沉积，其如图所示。本实施例中，特征没有蚀刻到介电层的地方，特征的底部正是掩模特征的底部，它是介电层的上表面。
本实施例中，如图8C所示，只使用单一主要的蚀刻步骤来完全蚀刻一个特征816(步骤712)到阻挡层810。如图8D所示，接着剥离掩模(步骤716)。
本实施例中，含硅保护层用来保护掩模，而不是用于侧壁轮廓的保护。
优点
传统的PECVD中，衬底放置在接地基座上，加热到几百度℃。RF向上电极供应功率来维持沉积等离子体，或者使用诱导耦合等离子体(ICP)。这种传统的PECVD方法不适应于通常的反应离子蚀刻(RIE)型的等离子体蚀刻机，在那里，晶片放置在由RF提供功率的底电极上，上电极通常接地或者由独立的频率来驱动。而且，出于有源器件的热预算和损伤的考虑，晶片电极的加热通常限制在远低于(well below)100℃。SiF4基PECVD也表明RIE模式的等离子体不会提供足够的沉积，因为薄膜不断地被同时进行的蚀刻和溅射移除。意外发现，坚固的薄膜可以在优化的条件下使用RIE模式的等离子体在足够高的速率下被沉积。而且，加上最佳数量的RF偏置功率(例如2MHz或者其它的低频功率，其中低频功率被规定为小于5MHz)可以改善沉积的均匀性和薄膜的坚固性。最佳的2MHz功率优选是0-1000W，或者更优选的是5-500W。可以使用其它的方法提供低的偏置能量。要蚀刻的层可以是介电层(例如氧化硅)、导电层(例如金属与硅或者其它类型的半导体)、或者硬掩模层(例如氮化硅与氮氧化硅)。对于蚀刻导体层，在蚀刻步骤中可以使用卤素，例如，氯、氟、溴。
一些实施例的其它的优点是能够防止蚀刻锥化以及蚀刻停止。
意外地发现：包含SiF4的保护层的气体中加入H2虑及沉积工艺的控制。
本发明的优选实施例中，希望沉积气体的某些组分不与蚀刻气体的组分混合，因为某些混合会降低分开的沉积与蚀刻工艺的效率。结果，控制器应控制气流的时间，使得在加入另一种气体前，一种气体被耗尽。上述实施例中，蚀刻时不提供SiF4。
在蚀刻以及沉积中可以使用其它的惰性气体代替氩作为载气。别的惰性气体的例子是氦、氖和/或氙。
一个优选的实施例中，在介电蚀刻中不需要重聚合化学反应。较少聚合蚀刻化学反应有助于避免锥化和蚀刻停止。
优选的实施例中，使用通常的HAR碳氟蚀刻化学反应而不用加入分离的重聚合组分，例如CH3F或CH2F2。
试验结果
进行下面的试验：
试验1、一般的(blanket)硅片沉积与蚀刻特性
这个试验给出了使用SiF4在裸硅片上沉积含硅薄膜的方法。本例中使用下面的工艺条件：晶片区域压力(WAP)100mTorr、60MHz RF500W、100sccm SiF4、190sccm H2、225sccm Ar、馈给气体分布70％中心重量、底电极温度60℃、上电极温度100℃、内外区域的背面氦压力均为30Torr、处理时间180秒。用KLA F5X椭圆仪确定沉积的薄膜的特性。这个试验提供一种硅层沉积，它具有143.3nm的平均厚度，平均沉积速率是47.8nm/min，并且其范围为19.7nm(13.7％)的整个晶片(16.1nm)上的3sigma均匀度是11.3％。接着，该沉积的薄膜经受60秒常用的HAR氧化物蚀刻工艺。然后，利用一个新的薄膜模型使用KLAF5X椭圆仪重新确定蚀刻的晶片的特性。结果是，硅层的平均蚀刻速率是57.1nm/min，其范围是27.1nm/min(47.6％)的整个晶片(20.8nm/min)上的3sigma均匀度是36.5％。
试验2、2MHz RF偏压的沉积工艺的比较
这个试验中，所有的工艺条件都与试验1中的相同，除了同时使用200W 2MHz RF偏置功率。这个试验提供一种硅层沉积，它具有133.3nm的平均厚度，平均沉积速率是44.43nm/min，其范围是10.4nm(7.8％)的整个晶片(8.7nm)上的3sigma均匀度是6.6％。接着，该沉积的薄膜经受60秒常用的HAR氧化蚀刻工艺。然后，利用一个新的薄膜模型使用KLAF5X椭圆仪重新确定蚀刻的晶片的特性。结果是，硅层的平均蚀刻速率是46.4nm/min，其范围是5.6nm/min(12.0％)的整个晶片(3.5nm/min)上的3sigma均匀度是7.5％。增加的2MHz RF功率极大改善沉积的均匀度(3-sigma减少46％)以及HAR氧化物蚀刻的耐蚀性(蚀刻速率减小23％)。
试验3、局部蚀刻的图形化晶片上的沉积
这个试验中，对一个晶片采用了与试验2中的同样的沉积工艺进行了120秒，该晶片已由常用的HAR氧化物蚀刻等离子体蚀刻了300秒。剖面扫描电子显微镜(SEM)对例3的分析结果在下面的表1中给出。作为比较，只经过了300秒蚀刻的样品(比较例3a)也进行了分析并归纳在表1中。数据表明顶部CD减小很显著(44％)而没有任何的夹断(pinch-off)或底部堵塞(plugging)。事实上，意外地发现在SiF4沉积工艺的过程中孔的深度扩大152nm。这说明SiF4基沉积工艺是一种不会导致高深宽比孔中停止蚀刻的缩小掩模CD的有效方法。
表1局部地蚀刻的图形化晶片的沉积
  比较例3a：300秒HAR蚀刻的样品  例3：300秒HAR蚀刻后随120秒SiF4沉积的样品
  顶部CD(nm)(剖面SEM)   190   106
  蚀刻的在前的层与停止层间的距离(剖面SEM)   377   225
试验4、图形化晶片的沉积后的蚀刻
这个试验中，使用相同的常用的HAR氧化物蚀刻等离子体对试验3的晶片进一步蚀刻100秒来完成整个蚀刻工艺。样品接着使用氧灰化等离子体处理来去掉掩模层，以及形成用于SEM的剖面。结果(例4)在下面的表2中给出。作为比较，例4a是经过不带有SiF4沉积步骤的2步蚀刻(300秒+100秒)HAR蚀刻的样品的结果。如表中所示，第二个样品(蚀刻-沉积-蚀刻)中的弯曲几乎完全被消除。氧灰化等离子体将两个样品的有机掩模都除去了。相比较，无机含硅钝化层在氧灰化等离子体处理中保存下来，并且在第二个样品的SEM中可以清楚的看到。这是我们的SiF4沉积工艺将含硅薄膜层从掩模一直深入到蚀刻的孔中共形沉积的直接证据。硅基侧壁钝化薄膜对不希望的横向蚀刻具有更大的耐蚀性，因此，使轮廓的弓形最小化。这个例子表明局部蚀刻后使用SiF4沉积是一种有效的弓形保护方法。
表2图形化晶片的沉积后的蚀刻
  比较例4a：300秒HAR蚀刻+100秒HAR蚀刻的样品  例4：300秒HAR蚀刻、120秒SiF4沉积和100秒HAR蚀刻的样品
 顶部CD w1(nm)(剖面SEM)   117   122
 弓形CD w2(nm)(剖面SEM)   156   127
试验5、持续的蚀刻-沉积-蚀刻工艺
这个试验中，晶片使用一种方法按照下面的序列持续处理：200秒的常用的HAR蚀刻，60秒的SiF4沉积，200秒的常用的HAR蚀刻。处理的晶片接下来经受O2灰化等离子体处理，并形成用于SEM的剖面。结果显示在下面的表3中(例5)。在400秒持续蚀刻(例5a)的比较例中，由于严重的条纹化，顶部CD变大(blown out)到148nm。严重的条纹化是掩模层损伤和畸变的结果。相比较，例5的自上而下SEM检查表明蚀刻完成后HAR孔是没有条纹的的圆形开口。表3也表明蚀刻过程中使用SiF4沉积步骤时，蚀刻后更多的掩模保存下来。参见图10，除了顶部条纹化，比较例5a显示出在顶部与弓形深度间的129nm的颈缩(窄化)CD(图10中的w4)。作为比较，蚀刻过程中使用SiF4沉积的样品中，没有观察到颈缩。这个实施例表明，在HAR蚀刻工艺间使用SiF4沉积，不仅会减少弓形，也会保护掩模层，因此减小条纹、顶部CD变大以及颈缩。
表3持续的蚀刻-沉积-蚀刻工艺
  比较例5a：400秒持续HAR蚀刻的样品   例5：200秒HAR蚀刻、60秒SiF4沉积、接着200秒HAR蚀刻(持续处理)的样品
 顶部CD w1(nm)(剖面SEM)   148   127
 弓形CD w2(nm)(剖面SEM)   155   142
 蚀刻后保留的掩模(剖面SEM)   201   247
 顶部CD(nm)(自上而下SEM)   168   140
试验6顶部CD缩小的预沉积
这个试验中，晶片首先经过30秒的SiF4沉积处理，接着是在单一方法中400秒的常用的HAR氧化物蚀刻。结果显示在下面的表4中。作为比较，来自不使用SiF4预沉积直接蚀刻的数据(比较例5a)也在表4中给出。如表中所示，蚀刻前应用30秒的SiF4沉积实现了36nm的顶部CD减小。而且在预蚀刻SiF4沉积处理的样品中，保留更多的掩模。这表明，SiF4预沉积在蚀刻时保护掩模层。
表4顶部CD减小的预沉积
  比较例5a：没有SiF4预处理(400秒HAR蚀刻)的样品   例6：30秒SiF4沉积后随400秒HAR蚀刻的样品
 顶部CD(nm)(自上而下SEM)   168   132
 蚀刻后保留的掩模(剖面SEM)   201   256
图11是使用本发明的一个实施例蚀刻的特征1116的示意图。如图所示，特征1116没有弓形，而具有垂直的轮廓。
虽然，以优选实施例的方式描述了本发明，任何的替换、修改、变化以及各种等同置换都落入本发明的范围。也应注意到，有很多可替换的方式可用来来实施本发明的方法和设备。因此后面随附的权利要求应被解释为包括各种情形，如替换、修改、变化以及各种等同置换都落入本发明的精神和范围。

Claims (24)

1.一种在介电层中蚀刻特征的方法，包括：
在所述介电层上形成一掩模；
在所述掩模的暴露表面形成含硅保护涂层；
通过所述掩模和含硅保护涂层蚀刻所述特征。
2.如权利要求1所述的方法，其中所述特征具有底部，其中所述形成含硅保护涂层不在所述特征的所述底部沉积所述含硅涂层。
3.如权利要求1所述的方法，其中所述形成含硅保护涂层包括：提供一保护涂层气体，其包括SiF4、SiH4、Si(CH3)4、SiH(CH3)3、SiH2(CH3)2、SiH3(CH3)、Si(C2H5)4、或者其它的有机硅化合物中的至少一种；
将所述保护涂层气体转变为等离子体；
由所述等离子体沉积所述含硅保护涂层；
停止所述保护涂层气体。
4.如权利要求3所述的方法，其中所述保护涂层气体包括SiF4。
5.如权利要求4所述的方法，其中所述保护涂层气体进一步包括H2。
6.如权利要求5所述的方法，其中所述通过掩模和含硅保护涂层蚀刻所述特征包括：
提供没有CH3F和CH2F2的蚀刻气体；
由所述蚀刻气体形成等离子体，用它蚀刻所述特征。
7.如权利要求6所述的方法，进一步包括在形成所述硅保护涂层之前，在所述介电层中局部蚀刻所述特征到一弓形深度。
8.如权利要求6所述的方法，其中所述形成硅保护涂层和蚀刻所述特征重复进行至少三个循环。
9.如权利要求3所述的方法，其中所述沉积保护涂层包括提供5到500W间的偏置功率。
10.如权利要求9所述的方法，其中所述提供偏置功率包括提供一低频RF信号。
11.如权利要求10所述的方法，其中所述特征具有垂直轮廓。
12.如权利要求1所述的方法，进一步包括在形成所述硅保护涂层之前，在所述介电层中局部蚀刻所述特征到一弓形深度。
13.如权利要求1所述的方法，其中所述掩模是有机材料掩模。
14.如权利要求1所述的方法，其中所述通过掩模和含硅保护涂层蚀刻所述特征包括：
提供没有CH3F和CH2F2的一蚀刻气体；以及
由所述蚀刻气体形成等离子体，用它蚀刻所述特征。
15.一种在介电层中蚀刻特征的方法，包括：
在一介电层上形成一掩模；
在所述介电层中局部蚀刻所述特征；
在所述局部蚀刻的特征的侧壁上形成含硅保护涂层；以及
完全蚀刻所述特征。
16.如权利要求15所述的方法，其中所述局部蚀刻特征将所述特征蚀刻到一弓形深度。
17.如权利要求16所述的方法，其中所述特征具有底部，其中所述形成含硅保护涂层不在所述特征的所述底部沉积所述含硅涂层。
18.如权利要求17所述的方法，其中所述形成含硅保护涂层包括：提供一保护涂层气体，其包括SiF4、SiH4、Si(CH3)4、SiH(CH3)3、SiH2(CH3)2、SiH3(CH3)、Si(C2H5)4、或者其它的有机硅化合物中的至少一种；
将所述保护涂层气体转变为等离子体；
由所述等离子体沉积所述硅保护涂层；
停止所述保护涂层气体。
19.如权利要求18所述的方法，其中所述沉积保护涂层包括提供5到500W间的偏置功率。
20.如权利要求19所述的方法，其中所述提供偏置功率包括提供一低频RF信号。
21.如权利要求20所述的方法，其中所述特征具有垂直轮廓。
22.如权利要求15所述的方法，其中所述掩模是有机材料掩模。
23.如权利要求15所述的方法，其中所述完全蚀刻所述特征包括：
提供没有CH3F和CH2F2的一蚀刻气体；
由所述蚀刻气体形成等离子体，用它蚀刻所述特征。
24.一种用于在掩模下沉积的介电层中形成特征的设备，包括：
一等离子体处理室，包括：
构成一等离子体处理室壳体的一室壁；
所述等离子体处理室壳体内的用于支撑衬底的一衬底支撑物；
用于调节所述等离子体处理室壳体内的压力的一压力调节器；
至少一个向所述等离子体处理室壳体提供功率来维持等离子体的电极；
向所述等离子体处理室壳体输入气体的一气体入口；以及
对所述等离子体处理室壳体进行排气的一气体出口；
与所述气体入口形成流体连接的一气源，包括：
一含硅沉积气源；以及
一蚀刻气源；以及
可控制地连接到所述气源和所述的至少一个电极的一控制器，包含：
至少一个处理器；以及
计算机可读介质，具有
用于在所述掩模的暴露表面形成一含硅涂层的计算机可读代码，包括：
用于从所述含硅气源提供含硅沉积气体的计算机可读代码；
用于将所述含硅沉积气体形成等离子体的计算机可读代码；
用于由所述等离子体在所述掩模的暴露表面沉积一含硅层的计算机可读代码；和
用于终止从所述含硅气源提供所述含硅沉积气体的计算机可读代码；以及
用于通过所述掩模和含硅保护涂层蚀刻特征的计算机可读代码，包括：
用于从所述蚀刻气源提供蚀刻气体的计算机可读代码；
用于将所述蚀刻气体形成用于在介电层中蚀刻特征的等离子体的计算机可读代码；以及
用于终止从所述蚀刻气源提供所述蚀刻气体的计算机可读代码。
CNA2007101417360A 2006-08-22 2007-08-21 增强等离子体蚀刻性能的方法 Pending CN101131927A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/508,725 US7977390B2 (en) 2002-10-11 2006-08-22 Method for plasma etching performance enhancement
US11/508725 2006-08-22

Publications (1)

Publication Number Publication Date
CN101131927A true CN101131927A (zh) 2008-02-27

Family

ID=39129128

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101417360A Pending CN101131927A (zh) 2006-08-22 2007-08-21 增强等离子体蚀刻性能的方法

Country Status (6)

Country Link
JP (1) JP5085997B2 (zh)
KR (1) KR101468213B1 (zh)
CN (1) CN101131927A (zh)
MY (1) MY148830A (zh)
SG (1) SG140538A1 (zh)
TW (1) TWI453814B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102792428A (zh) * 2010-03-31 2012-11-21 朗姆研究公司 用于硅蚀刻的无机快速交变处理
CN104616956A (zh) * 2013-11-05 2015-05-13 北京北方微电子基地设备工艺研究中心有限责任公司 等离子体刻蚀设备及方法
CN105210178A (zh) * 2013-05-15 2015-12-30 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
CN105336665A (zh) * 2014-06-19 2016-02-17 中芯国际集成电路制造(上海)有限公司 基于超低k电介质的互连结构的制造方法及制造的产品
CN106856163A (zh) * 2016-11-22 2017-06-16 上海华力微电子有限公司 一种高深宽比图形结构的形成方法
CN107768233A (zh) * 2016-08-23 2018-03-06 朗姆研究公司 用于半导体处理的硅基沉积
CN111801775A (zh) * 2019-02-04 2020-10-20 株式会社日立高新技术 等离子处理方法以及等离子处理装置
CN114137803A (zh) * 2016-12-02 2022-03-04 Asml荷兰有限公司 改变蚀刻参数的方法
CN115513051A (zh) * 2022-11-04 2022-12-23 合肥晶合集成电路股份有限公司 硬掩模层返工方法及dmos形成方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5662079B2 (ja) * 2010-02-24 2015-01-28 東京エレクトロン株式会社 エッチング処理方法
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
JP6001940B2 (ja) * 2012-07-11 2016-10-05 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
US20140051256A1 (en) * 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
JP6331452B2 (ja) * 2014-02-19 2018-05-30 愛知製鋼株式会社 有機膜のエッチング方法
JP6549765B2 (ja) 2014-06-16 2019-07-24 東京エレクトロン株式会社 処理方法
JP2017098478A (ja) 2015-11-27 2017-06-01 東京エレクトロン株式会社 エッチング方法
JP6584339B2 (ja) * 2016-02-10 2019-10-02 Ｓｐｐテクノロジーズ株式会社 半導体素子の製造方法
JP6770848B2 (ja) 2016-03-29 2020-10-21 東京エレクトロン株式会社 被処理体を処理する方法
JP6784530B2 (ja) 2016-03-29 2020-11-11 東京エレクトロン株式会社 被処理体を処理する方法
WO2017170411A1 (ja) 2016-03-29 2017-10-05 東京エレクトロン株式会社 被処理体を処理する方法
WO2017170405A1 (ja) 2016-03-29 2017-10-05 東京エレクトロン株式会社 被処理体を処理する方法
JP6415636B2 (ja) * 2017-05-25 2018-10-31 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP7037384B2 (ja) * 2018-02-19 2022-03-16 キオクシア株式会社 半導体装置の製造方法
JP2020064924A (ja) * 2018-10-16 2020-04-23 東京エレクトロン株式会社 窒化膜の成膜方法および半導体装置の製造方法
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
CN109952645B (zh) * 2019-02-11 2022-03-15 长江存储科技有限责任公司 利用保护层的原位形成的新颖蚀刻工艺
JP7422557B2 (ja) * 2019-02-28 2024-01-26 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP7390199B2 (ja) * 2020-01-29 2023-12-01 東京エレクトロン株式会社 エッチング方法、基板処理装置、及び基板処理システム
JP2022150973A (ja) 2021-03-26 2022-10-07 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7320554B2 (ja) 2021-04-27 2023-08-03 株式会社アルバック エッチング方法
JP7498313B2 (ja) 2022-03-02 2024-06-11 株式会社日立ハイテク プラズマ処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US5545289A (en) * 1994-02-03 1996-08-13 Applied Materials, Inc. Passivating, stripping and corrosion inhibition of semiconductor substrates
JPH08195380A (ja) * 1995-01-13 1996-07-30 Sony Corp コンタクトホールの形成方法
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7169701B2 (en) * 2004-06-30 2007-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene trench formation to avoid low-K dielectric damage
TWI255502B (en) * 2005-01-19 2006-05-21 Promos Technologies Inc Method for preparing structure with high aspect ratio

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102792428B (zh) * 2010-03-31 2015-08-05 朗姆研究公司 用于硅蚀刻的无机快速交变处理
CN102792428A (zh) * 2010-03-31 2012-11-21 朗姆研究公司 用于硅蚀刻的无机快速交变处理
CN110729187A (zh) * 2013-05-15 2020-01-24 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
CN105210178A (zh) * 2013-05-15 2015-12-30 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
WO2015067125A1 (zh) * 2013-11-05 2015-05-14 北京北方微电子基地设备工艺研究中心有限责任公司 等离子体刻蚀设备及方法
CN104616956A (zh) * 2013-11-05 2015-05-13 北京北方微电子基地设备工艺研究中心有限责任公司 等离子体刻蚀设备及方法
CN105336665A (zh) * 2014-06-19 2016-02-17 中芯国际集成电路制造(上海)有限公司 基于超低k电介质的互连结构的制造方法及制造的产品
CN105336665B (zh) * 2014-06-19 2019-01-29 中芯国际集成电路制造(上海)有限公司 基于超低k电介质的互连结构的制造方法及制造的产品
CN107768233A (zh) * 2016-08-23 2018-03-06 朗姆研究公司 用于半导体处理的硅基沉积
CN106856163A (zh) * 2016-11-22 2017-06-16 上海华力微电子有限公司 一种高深宽比图形结构的形成方法
CN114137803A (zh) * 2016-12-02 2022-03-04 Asml荷兰有限公司 改变蚀刻参数的方法
CN111801775A (zh) * 2019-02-04 2020-10-20 株式会社日立高新技术 等离子处理方法以及等离子处理装置
CN111801775B (zh) * 2019-02-04 2024-03-22 株式会社日立高新技术 等离子处理方法以及等离子处理装置
CN115513051A (zh) * 2022-11-04 2022-12-23 合肥晶合集成电路股份有限公司 硬掩模层返工方法及dmos形成方法
CN115513051B (zh) * 2022-11-04 2023-02-10 合肥晶合集成电路股份有限公司 硬掩模层返工方法及dmos形成方法

Also Published As

Publication number Publication date
MY148830A (en) 2013-06-14
KR20080018110A (ko) 2008-02-27
JP5085997B2 (ja) 2012-11-28
TW200818313A (en) 2008-04-16
JP2008060566A (ja) 2008-03-13
KR101468213B1 (ko) 2014-12-03
TWI453814B (zh) 2014-09-21
SG140538A1 (en) 2008-03-28

Similar Documents

Publication Publication Date Title
CN101131927A (zh) 增强等离子体蚀刻性能的方法
US7977390B2 (en) Method for plasma etching performance enhancement
US6833325B2 (en) Method for plasma etching performance enhancement
KR101029947B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
CN101064244B (zh) 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
JP4579611B2 (ja) ドライエッチング方法
KR101160102B1 (ko) 가스 화학물 및 탄화 수소 첨가의 주기적 조절을 이용하는 플라즈마 스트리핑 방법
US7241683B2 (en) Stabilized photoresist structure for etching process
US7226868B2 (en) Method of etching high aspect ratio features
US20070202700A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
US5827437A (en) Multi-step metallization etch
WO2006096528A2 (en) Stabilized photoresist structure for etching process
EP1042796A1 (en) Improved techniques for etching an oxide layer
WO1997036322A1 (en) Methods and apparatus for minimizing etch rate loading
KR101075045B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
KR20040102337A (ko) 기판으로부터 잔류물을 제거하는 방법
US5968278A (en) High aspect ratio contact
US11651977B2 (en) Processing of workpieces using fluorocarbon plasma

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20080227